WO2007108252A1 - Ｉｃソケット及び半導体集積回路試験装置 - Google Patents

Ｉｃソケット及び半導体集積回路試験装置 Download PDF

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WO2007108252A1
WO2007108252A1 PCT/JP2007/052377 JP2007052377W WO2007108252A1 WO 2007108252 A1 WO2007108252 A1 WO 2007108252A1 JP 2007052377 W JP2007052377 W JP 2007052377W WO 2007108252 A1 WO2007108252 A1 WO 2007108252A1
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test
device under
waveform data
test signal
socket
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PCT/JP2007/052377
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French (fr)
Inventor
Michihide Ishida
Original Assignee
Techno-Sem Laboratory Co., Ltd.
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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester

Definitions

  • the present invention relates to an IC socket in which a semiconductor integrated circuit is mounted and a semiconductor integrated circuit test apparatus used for a performance test on the semiconductor integrated circuit.
  • the above test equipment powers the test equipment itself against the test target semiconductor integrated circuit (generally called the device under test or DUT (Device Under Test)) mounted on the test board via the IC socket. Or by supplying a test signal to the device under test and evaluating the performance of the device under test by comparing the output signal obtained from the device under test with the expected value.
  • the test signal is generated when the test apparatus itself controls the pattern generator based on the test program.
  • Patent Document 1 JP-A-8-063370
  • Patent Document 2 Japanese Patent Laid-Open No. 11-174084
  • Patent Document 3 Japanese Patent Laid-Open No. 11-176548
  • connection terminals for general-purpose memory and general-purpose logic ICs is relatively small.
  • a device under test a plurality of devices under test can be tested simultaneously in parallel by mounting a plurality of devices under test on a test board as described above. Is called.
  • Such a test method is called multi-test, and is introduced for the purpose of reducing the test cost by improving the throughput of test processing. At present, it is not possible to reduce the test cost by multi-test. There is a need to further reduce the test cost by further increasing the number of devices to be tested in parallel (number of parallel tests).
  • the conventional test apparatus that supports the multi-test employs a configuration in which a test signal generated in the test apparatus main body is supplied in parallel to each device under test.
  • the number of wires between the main unit and the test board becomes enormous, and there is a limit to the increase in the number of parallel tests.
  • test apparatus becomes large and requires a large installation space, and the cost of the test apparatus increases.
  • the present invention has been made in view of the above-described circumstances, and is capable of increasing the number of parallel tests without increasing the size of the apparatus and the complexity of the test program.
  • the object is to provide a circuit test apparatus.
  • the present invention in order to achieve the above object, in the present invention, as a first solution for an IC socket, in an IC socket in which a device under test is detachably mounted on a test board, control from the test apparatus main body is performed. A test signal generator is provided that generates a test signal based on the command and outputs the test signal to the device under measurement. [0008] Further, as the second solving means relating to the IC socket, the above first solving means further includes an evaluation means for evaluating the output signal of the measuring device and outputting the test result.
  • the above-mentioned second solution means further includes a test result storage means for storing a test result.
  • the test signal generation unit includes a test program storage unit for storing a test program, and a test program.
  • a CPU that generates a test signal generation control signal by executing it, and a pattern generator that generates a test signal based on the CPU signal input control signal generation control signal and outputs it to the device under test
  • a test program storage unit for storing a test program
  • a test program for storing a test program
  • a pattern generator that generates a test signal based on the CPU signal input control signal generation control signal and outputs it to the device under test
  • the test signal generator stores the waveform data of the test signal
  • the test apparatus main body A waveform data storage unit that sequentially reads out and outputs waveform data based on a control command from the control unit, and a D / A converter that converts the waveform data input from the waveform data storage unit into a test signal. Is adopted.
  • a device under test obtained by inputting a predetermined test signal to a device under test mounted on a test board via an IC socket.
  • the IC socket In a device that tests the performance of the device under test by determining the output signal, the IC socket generates a test signal based on a control command from the test device body and outputs it to the device under test.
  • the test board includes a plurality of IC sockets including a test signal generator, and each IC A means is adopted in which the device under test is mounted in the socket.
  • the IC socket includes an evaluation means for evaluating an output signal of the measuring device.
  • a means that the device under test is a memory device or a logic device is adopted in addition to any of the first to third solving means. To do.
  • the IC socket since the IC socket includes the test signal generator, it is possible to increase the number of parallel tests more than before without increasing the size of the apparatus and the complexity of the test program. .
  • FIG. 1 is a block diagram showing a functional configuration of main parts of an IC socket and a semiconductor integrated circuit test apparatus according to an embodiment of the present invention.
  • FIG. 2A is a first block diagram showing a detailed configuration of a test signal generator 2a in an embodiment of the present invention.
  • FIG. 2B is a second block diagram showing a detailed configuration of the test signal generator 2a in the embodiment of the present invention.
  • FIG. 3 is a flowchart showing the operation of the IC socket and semiconductor integrated circuit test apparatus according to one embodiment of the present invention. Explanation of symbols
  • FIG. 1 is a block diagram showing the functional configuration of the main parts of the IC socket and semiconductor integrated circuit test apparatus according to the present embodiment.
  • reference numeral 1 is a test board
  • 2 is an IC socket.
  • X is a device under test (DUT).
  • the test board 1 is a printed wiring board on which a plurality of IC sockets 2 are mounted, and is connected to a tester main body (test apparatus main body) via the test head.
  • IC socket 2 is used to mount device under test X on test board 1 in a detachable manner.
  • Device under test X A semiconductor integrated circuit mounted on the test board 1 via the IC socket 2.
  • the device under test X is various semiconductor integrated circuits such as a CPU (Central Processing Unit), a memory device, and a logic device.
  • Each of the IC sockets 2 includes a test signal generator 2a, a comparator 2b (evaluation means), and a test result memory 2c (test result storage means) as shown in the figure! /
  • the test signal generator 2a generates a test signal for testing the device under test X based on a control command to which the tester body force is also input, and supplies the test signal to the device under test X.
  • such a test signal generator 2a is a non-volatile test program memory 2d that stores a test program, and generates a test signal generation control signal by executing the test program.
  • a CPU Central Processing Unit
  • a pattern generation circuit 2f that generates a test signal based on the test signal generation control signal and outputs it to the device under test X, and the like.
  • the CPU 2e executes the test program by sequentially reading the test program code from the test program memory 2d, and the pattern generation circuit as a result of the execution.
  • the test signal generation control signal for controlling the generation of the test signal in 2f is output to the pattern generation circuit 2f.
  • a waveform data memory 2g (waveform data storage unit) and a D / A converter may be configured.
  • the waveform data memory 2g stores the waveform data of the test signal in advance, and sequentially reads out the waveform data and outputs it to the D / A converter 2h based on the control command of the tester body force.
  • the D / A converter 2h generates a test signal by digital / analog conversion of the waveform data sequentially input from the waveform data memory 2g, and outputs it to the device under test X.
  • Such a test signal generator 2a comprising the waveform data memory 2g and the D / A conversion 211 is simpler than the configuration of FIG.
  • the comparison unit 2b is a comparison circuit that compares the output signal of the device under test X with the test signal, and outputs the comparison result as a test result to the test result memory 2c.
  • the test result memory 2c is a test result storage unit that stores the test result input from the comparison unit 2b.
  • the operation of the test result memory 2c is controlled by the CPU 2e. Ie When the test command for starting the test is input from the tester body and the test of the device under test X is started, the CPU 2e sequentially stores the test results output from the comparison unit 2b in the test result memory 2c, while the tester 2 When a control command instructing the provision of test results is input from the main unit, the test results are read from the test result memory 2c and output to the tester main unit.
  • test signal generation unit 2a the comparison unit 2b, and the test result memory 2c include, for example, the non-volatile memory, CPU, pattern generation circuit, comparison circuit, and the like as element circuits. Integrated circuit).
  • the IC socket 2 in the semiconductor integrated circuit test apparatus includes a test signal generation unit 2a, a comparison unit 2b, and a test result memory 2c configured as, for example, an ASIC, and the test apparatus via the test board 1 Main unit force
  • the test signal output from the test signal generator 2 a based on the input control command is input to the device under test X, and the test signal is input from the device under test X to the device under test X.
  • the output signal (output signal) is input to the comparison unit 2b for evaluation, and the evaluation result is stored in the test result memory 2c as a test result, and the test board 1 and the test board 1 are based on a control command from the tester body. Output to the tester body via the strike head.
  • the tester body controls the test operation of the device under test X in the semiconductor integrated circuit test apparatus by controlling each test signal generator 2 a provided in each IC socket 2.
  • the test result is received from each test result memory 2c provided in each IC socket 2 and stored.
  • each test signal generator 2a in each icy packet 2 starts processing when it receives a test start command from the tester main body, first sets the memory device to the write mode, and sets address data indicating the start address of the memory device. To specify the memory cell at the start address as the test target (step S1).
  • each test signal generator 2a When addressing is completed in this manner, each test signal generator 2a generates data to be written in the memory cell at the head address as a test signal and outputs the data to the memory device, whereby the test signal is generated. Is written to the memory cell at the start address (step S2). For example, if the memory device has an address space consisting of a start address (00000000h) to an end address (FFFFFFFFh), a test signal is written to the start address (00000000h).
  • Each test signal generation unit 2a then sets the memory device to the read mode and writes the data (write pattern) written from the memory cell at the head address following the above-described test signal write. Read (step S3).
  • the comparison unit 2b evaluates the data (read pattern) from which the memory cell strength at the head address is read in this way by comparing it with the test pattern that is the expected value (step S4), and outputs the evaluation result.
  • the test result memory 2c stores the evaluation result as a test result (step S5).
  • the test signal is normally written in the memory cell at the head address, and the memory cell force at the head address is normally read out and output to the memory device. If there is an abnormality, a pattern different from the test signal is read out from the memory cell at the first address. Therefore, by comparing the read data with the test signal, the abnormality of the memory device including the memory cell at the head address can be determined.
  • the memory device is configured to store 8-bit data, and thus each address including the leading address is configured with 8 memory cell powers! If there is any abnormality only in the memory cell corresponding to the least significant bit, the test signal is normally written and normally read for each bit other than the least significant bit. Force equal to the signal In this case, the read data is not equal to the test signal. From these evaluation results, it can be seen that some abnormality exists only in the lowest-order bit.
  • each test signal generator 2a determines whether or not the test has been completed for all addresses (step S6). If “Yes”, the test is terminated. If this determination is “No”, the process returns to step S1, the next address is designated, and the processes of steps S2 to S6 are repeated. As a result, the test is completed for all the memory cells of the memory device, for example, all the memory cells from the start address (00000000h) to the end address (FFFFF FFFh). Then, when the test of the device under test X is completed in this way, each test signal generator 2a reports the completion to the tester body.
  • each test signal generator 2a provided in each IC socket 2 is individually connected based on the test program.
  • a test signal is written to the device under test X, and each comparison unit 2b provided in each IC socket 2 evaluates the read data and outputs the test result to the tester body. Therefore, the number of wires between the test board 1 on which the IC socket 2 is mounted and the tester body can be reduced more than before, so the number of parallel tests in the multi-test can be reduced without increasing the size of the device. It is possible to increase more than before.
  • test program incorporated in each test signal generator 2a targets one device under test X mounted in each IC socket 2, it targets the devices under test of the conventional parallel test number. It is simpler than the test program to be developed, and thus development time and development cost can be reduced as compared with the conventional test program.
  • each IC socket 2 performs a self-test on one device under test X attached to itself based on a control command from the tester body.
  • a different device under test X to each IC socket 2 and storing a test program corresponding to the device under test X in the test signal generator 2a
  • different devices under test X on one test board Can be performed in parallel.
  • a tester body that supports multi-stations
  • the force described for testing a memory device is used.
  • the present invention can be used for testing various semiconductor integrated circuits without being limited to the memory device.
  • the non-volatile memory for storing the test program is mounted in the IC socket 2 where the mounting space is limited, the storage capacity of the non-volatile memory cannot be increased without limit. Therefore, it is more suitable for testing memory devices and logic devices that have relatively simple test contents than a CPU with complex test contents.
  • the comparison unit 2b is configured to be mounted on each IC socket 2. good.
  • test result output from each comparison unit 2b is configured to be supplied to the tester body, but the test result (test data) is stored in each IC socket 2.
  • a memory (test result memory) may be provided, and the test data stored in the test result memory may be appropriately transferred to the tester body.

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Abstract

　この発明は、装置の大型化やテストプログラムの複雑化を来たすことなく並列試験個数を従来よりも増大させることを目的とする。 　この発明は、このような目的を達成するために、被測定デバイスをテストボード上に着脱自在に実装するＩＣソケットにおいて、試験装置本体からの制御指令に基づいて試験用信号を発生して被測定デバイスに出力する試験用信号発生部を備える、という解決手段を採用する。

Description

明 細 書
ICソケット及び半導体集積回路試験装置
技術分野
[0001] 本発明は、半導体集積回路が装着される ICソケット及び半導体集積回路に性能試 験に供される半導体集積回路試験装置に関する。
背景技術
[0002] 周知のように、半導体集積回路の製造過程では、各種プロセス工程を経て製造さ れた半導体集積回路を所定の試験装置 (半導体集積回路試験装置)を用いて性能 評価し、当該性能評価によって正常品と判定された半導体集積回路のみを市場に 出荷する。
上記試験装置は、 ICソケットを介してテストボード上に実装された検査対象半導体 集積回路（一般に被測定デバイスあるいは DUT (Device Under Test)と呼ばれる。） に対して、試験装置本体力 テストボードに電源や試験用信号を供給することによつ て被測定デバイスに入力させ、被測定デバイスカゝら得られた出力信号を期待値と比 較することにより被測定デバイスの性能評価を行う。上記試験用信号は、試験装置本 体がテストプログラムに基づいてパターン発生器を制御することによって生成される。 このような試験装置については多く特許出願されている力 例えば以下の特許公開 公報に記載されて 、るものがある。
特許文献 1 :特開平 8— 063370号公報
特許文献 2：特開平 11— 174084号公報
特許文献 3：特開平 11— 176548号公報
発明の開示
発明が解決しょうとする課題
[0003] ところで、接続端子数が数百本を超える大規模集積回路の場合は 1つの被測定デ バイス毎に試験を行うが、汎用メモリや汎用ロジック IC等の接続端子数が比較的少な V、被測定デバイスの場合には、上述したように複数個の被測定デバイスをテストボー ドに実装することにより複数個の被測定デバイスを並行して同時に試験することが行 われる。このような試験方法はマルチテストと称し、試験処理のスループットの向上を 図ることにより試験コストを低コストィ匕する目的で導入されたものである力 マルチテス トによる試験コストの低コスト化は現状では不十分であり、並列試験する被測定デバ イスの個数 (並列試験個数)をさらに増大させることにより試験コストをさらに低減する ことが要望されている。
[0004] しかしながら、上記マルチテストに対応した従来の試験装置は、試験装置本体で発 生した試験用信号を各々の被測定デバイスに並行して供給する構成を採用している ために、試験装置本体とテストボードとの間の配線数が膨大となり、並列試験個数の 増大に限界がある。例えば 16ビットデータを記憶すると共に 24ビットアドレス空間を 有するメモリデバイスの場合、入力データ線として 16本、出力データ線として 16本、 アドレス線として 24本、その他の制御線として数本が必要であり、よって 1つの被測定 デバイスについて 56本以上の配線が必要となるため、このようなメモリデバイスを例 えば 100個並列試験しょうとした場合には、 5600本（ = 56 X 100)以上の配線が必 要となる。
このように試験装置本体とテストボードとの間の配線数が膨大となると、試験装置が 大型化して広い設置スペースを必要としたり、試験装置の装置コストが高くなるという 問題が発生する。
[0005] また、並列試験個数を増大させると、テストプログラムの構成が複雑ィ匕するので、テ ストプログラムの開発に時間を要すると共に開発コストが増大するという問題点もある
[0006] 本発明は、上述した事情に鑑みてなされたものであり、装置の大型化やテストプロ グラムの複雑ィ匕を来たすことなく並列試験個数を従来よりも増大させることが可能な 半導体集積回路試験装置を提供することを目的とするものである。
課題を解決するための手段
[0007] 上記目的を達成するために、本発明では、 ICソケットに係る第 1の解決手段として、 被測定デバイスをテストボード上に着脱自在に実装する ICソケットにおいて、試験装 置本体からの制御指令に基づいて試験用信号を発生して被測定デバイスに出力す る試験用信号発生部を備える、という手段を採用する。 [0008] また、 ICソケットに係る第 2の解決手段として、上記第 1の解決手段において、測定 デバイスの出力信号を評価して試験結果を出力する評価手段をさらに備える、という 手段を採用する。
[0009] ICソケットに係る第 3の解決手段として、上記第 2の解決手段において、試験結果 を記憶する試験結果記憶手段をさらに備える、と 、う手段を採用する。
[0010] ICソケットに係る第 4の解決手段として、上記第 1〜第 3のいずれか 1つの解決手段 において、試験用信号発生部は、テストプログラムを記憶するテストプログラム記憶部 と、テストプログラムを実行することにより試験用信号生成用制御信号を生成する CP Uと、該 CPU力 入力される試験用信号生成用制御信号に基づいて試験信号を生 成して被測定デバイスに出力するパターン発生器とを備える、という手段を採用する
[0011] ICソケットに係る第 5の解決手段として、上記第 1〜第 3のいずれか 1つの解決手段 において、試験用信号発生部は、試験用信号の波形データを記憶し、試験装置本 体からの制御指令に基づいて波形データを順次読み出して出力する波形データ記 憶部と、該波形データ記憶部から入力された波形データを試験用信号に変換する D /A変 とを備える、という手段を採用する。
[0012] 一方、半導体集積回路試験装置に係る第 1の解決手段として、 ICソケットを介して 試験ボード上に実装された被測定デバイスに所定の試験用信号を入力して得られる 被測定デバイスの出力信号を判定することにより被測定デバイスの性能を試験する 装置において、 ICソケットは、試験装置本体からの制御指令に基づいて試験用信号 を発生して被測定デバイスに出力する試験用信号発生部を備える、という手段を採 用する。
[0013] また、半導体集積回路試験装置に係る第 2の解決手段として、上記第 1の解決手 段において、テストボードは試験用信号発生部を備えた複数の ICソケットを備え、各 々の ICソケットに被測定デバイスが実装される、という手段を採用する。
[0014] 半導体集積回路試験装置に係る第 3の解決手段として、上記第 1または第 2の解決 手段において、 ICソケットは、測定デバイスの出力信号を評価する評価手段を備える 、という手段を採用する。 [0015] 半導体集積回路試験装置に係る第 4の解決手段として、上記第 1〜第 3いずれか の解決手段にぉ 、て、被測定デバイスはメモリデバイスあるいはロジックデバイスであ る、という手段を採用する。
発明の効果
[0016] 本発明によれば、 ICソケットが試験用信号発生部を備えるので、装置の大型化や テストプログラムの複雑ィ匕を来たすことなく並列試験個数を従来よりも増大させること が可能である。
図面の簡単な説明
[0017] [図 1]本発明の一実施形態に係わる ICソケット及び半導体集積回路試験装置の要部 の機能構成を示すブロック図である。
[図 2A]本発明の一実施形態における試験信号発生部 2aの詳細構成を示す第 1のブ ロック図である。
[図 2B]本発明の一実施形態における試験信号発生部 2aの詳細構成を示す第 2のブ ロック図である。
[図 3]本発明の一実施形態に係わる ICソケット及び半導体集積回路試験装置の動作 を示すフローチャートである。 符号の説明
[0018] X…被測定デバイス、 1…テストボード、 2" 'ICソケット、 2a…試験信号発生部、 2b • · ·比較部 (評価手段) , 2c- ·試験結果メモリ (試験結果記憶手段）
発明を実施するための最良の形態
[0019] 以下、図面を参照して、本発明の一実施形態について説明する。
図 1は、本実施形態に係る ICソケット及び半導体集積回路試験装置の要部の機能 構成を示すブロック図である。この図において、符号 1はテストボード、 2は ICソケット
、 Xは被測定デバイス（DUT : Device Under Test)である。
[0020] テストボード 1は、複数の ICソケット 2が実装されたプリント配線板であり、テストへッ ドを介してテスタ本体 (試験装置本体)と接続されている。 ICソケット 2は、被測定デバ イス Xを着脱自在にテストボード 1に実装するためのものである。被測定デバイス Xは 、上記 ICソケット 2を介してテストボード 1上に実装される半導体集積回路である。この 被測定デバイス Xは、 CPU (Central Processing Unit)、メモリデバイス、ロジックデバ イス等、各種の半導体集積回路である。
[0021] 上記各々の ICソケット 2は、図示するように試験信号発生部 2a、比較部 2b (評価手 段)及び試験結果メモリ 2c (試験結果記憶手段)を備えて！/、る。試験信号発生部 2a は、テスタ本体力も入力される制御指令に基づいて、被測定デバイス Xを試験するた めの試験信号を発生させて被測定デバイス Xに供給するものである。
[0022] このような試験信号発生部 2aは、図 2Aに示すように、テストプログラムを記憶する 不揮発性のテストプログラムメモリ 2d、上記テストプログラムを実行することによって試 験用信号生成用制御信号を生成する CPU (Central Processing Unit) 2e、及び上記 試験用信号生成用制御信号に基づいて試験信号を生成して被測定デバイス Xに出 力するパターン発生回路 2f、等によって構成されている。上記 CPU2eは、テスタ本 体力 試験開始を指示する制御指令が入力されると、テストプログラムメモリ 2dからテ ストプログラムのコードを順次読み込むことにより当該テストプログラムを実行し、当該 実行の結果としてパターン発生回路 2fにおける試験用信号の生成を制御するため の試験用信号生成用制御信号をパターン発生回路 2fに出力する。
[0023] なお、このような試験信号発生部 2aについては、種々の構成方法が考えられる。例 えば、図 2Bに示すように波形データメモリ 2g (波形データ記憶部）と D/A変 力も構成するようにしても良い。波形データメモリ 2gは、試験用信号の波形データを 予め記憶し、テスタ本体力 の制御指令に基づ 、て波形データを順次読み出して D /A変換器 2hに出力する。 D/A変換器 2hは、波形データメモリ 2gから順次入力され る波形データをデジタル/アナログ変換することにより試験用信号を生成して被測定 デバイス Xに出力する。このような波形データメモリ 2gと D/A変翻211とからなる試 験信号発生部 2aは、図 2Aの構成よりも単純なので低コストである。
[0024] 比較部 2bは、被測定デバイス Xの出力信号を上記試験信号と比較する比較回路 であり、上記比較結果を試験結果として試験結果メモリ 2cに出力する。試験結果メモ リ 2cは、比較部 2bから入力される試験結果を記憶する試験結果記憶手段である。こ の試験結果メモリ 2cの動作は CPU2eによって制御されるようになっている。すなわち 、 CPU2eは、テスタ本体から試験開始を指示する制御指令が入力されて被測定デ バイス Xの試験を開始すると、比較部 2bから出力される試験結果を試験結果メモリ 2c に順次記憶させる一方、テスタ本体から試験結果の提供を指示する制御指令が入力 されると、試験結果メモリ 2cから試験結果を読み出してテスタ本体に出力させる。
[0025] 上記試験信号発生部 2a、比較部 2b及び試験結果メモリ 2cは、例えば上記不揮発 性メモリ、 CPU,パターン発生回路及び比較回路等を要素回路として含む ASIC (A pplication Specific Integrated Circuit :特定用途向け集積回路）によって実現される。
[0026] すなわち、本半導体集積回路試験装置における ICソケット 2は、例えば ASICとし て構成された試験信号発生部 2a、比較部 2b及び試験結果メモリ 2cを備え、テストボ ード 1を介して試験装置本体力 入力される制御指令に基づいて試験信号発生部 2 aから出力された試験信号を被測定デバイス Xに入力させると共に、試験信号を被測 定デバイス Xに入力することによって被測定デバイス Xから出力された信号（出力信 号)を比較部 2bに入力させて評価し、その評価結果を試験結果として試験結果メモリ 2cに記憶させると共に、テスタ本体からの制御指令に基づいてテストボード 1及びテ ストヘッドを介してテスタ本体に出力する。
[0027] なお、上記テスタ本体は、各々の ICソケット 2に設けられた各々の試験信号発生部 2aを制御することにより、本半導体集積回路試験装置における被測定デバイス Xの 試験動作を統括的に制御すると共に、各々の ICソケット 2に設けられた各々の試験 結果メモリ 2cから試験結果を受け付けて記憶する。
[0028] 次に、このように構成された本半導体集積回路試験装置の動作について詳しく説 明する。
[0029] 本半導体集積回路試験装置を用いた半導体集積回路の動作試験では、新たに製 造された半導体集積回路が製品仕様として予め規定された各種定格値を満足する か否かが評価される。したがって、試験内容は、半導体集積回路の種類や性能に応 じて異なるものとなる。このような事情から、以下の動作説明では、一例として被測定 デバイス Xをメモリデバイスとした場合について、半導体集積回路の動作を図 3に示 すフローチャートに沿って説明する。
[0030] メモリデバイスの動作試験では、各アドレスのメモリセルが正常にデータを記憶し、 この記憶したデータを正常に読み出すことができる力否かが試験される。各々の icy ケット 2における各々の試験信号発生部 2aは、テスタ本体から試験開始指令を受信 すると処理を開始し、最初にメモリデバイスを書込モードに設定すると共にメモリデバ イスの先頭アドレスを示すアドレスデータを生成することにより当該先頭アドレスのメ モリセルを試験対象として指定する (ステップ S1)。
[0031] このようにしてアドレス指定が完了すると、各々の試験信号発生部 2aは、上記先頭 アドレスのメモリセルに書込むデータを試験信号として生成してメモリデバイスに出力 することにより、上記試験信号を先頭アドレスのメモリセルに書込ませる (ステップ S2) 。例えばメモリデバイスが先頭アドレス（00000000h)〜終了アドレス（FFFFFFFFh)か らなるアドレス空間を有する場合、先頭アドレス（00000000h)に試験信号が書き込ま れる。
[0032] そして、各々の試験信号発生部 2aは、上述した試験信号の書込みに引き続いて、 メモリデバイスを読出モードに設定すると共に先頭アドレスのメモリセルから書き込ま れているデータ（書込パターン）を読み出す (ステップ S3)。比較部 2bは、このようにし て先頭アドレスのメモリセル力も読み出されたデータ (読出パターン）を期待値である 試験パターンと比較することにより評価し (ステップ S4)、その評価結果を出力する。 試験結果メモリ 2cは、上記評価結果を試験結果として記憶する (ステップ S5)。
[0033] ここで、メモリデバイスに異常がな 、場合、試験信号は先頭アドレスのメモリセルに 正常に書き込まれ、また当該先頭アドレスのメモリセル力 正常に読み出されて出力 される力 メモリデバイスに異常がある場合には、試験信号とは異なるパターンが先 頭アドレスのメモリセル力 読み出されることになる。したがって、読出データと試験信 号とを比較することにより、先頭アドレスのメモリセルを含むメモリデバイスの異常を判 定することができる。
[0034] 例えば、メモリデバイスが 8ビットデータを記憶するように構成されており、よって先 頭アドレスを含む各アドレスが 8つのメモリセル力 構成されて!、る場合にぉ 、て、 8 ビットデータの最下位ビットに相当するメモリセルのみに何らかの異常があった場合、 当該最下位ビット以外の各ビットにっ 、ては試験信号が正常に書き込まれ、また正 常に読み出されるので、読出データと試験信号とは等しくなる力 最下位ビットにつ いては読出データと試験信号とが等しくならない。このような評価結果から、最下位ビ ットのみに何らかの異常が存在することが判る。
[0035] このようにして先頭アドレスのメモリセルの試験が完了すると、各々の試験信号発生 部 2aは、全アドレスについて試験が完了した力否かを判断し (ステップ S6)、の判断 力 S「Yes」の場合は試験を終了し、この判断が「No」の場合には、処理をステップ S1に 戻して次のアドレスを指定して上記ステップ S2〜S6の処理を繰り返す。この結果、メ モリデバイスの全アドレス、例えば先頭アドレス（00000000h)〜終了アドレス（FFFFF FFFh)の全メモリセルについて試験が完了する。そして、各々の試験信号発生部 2a は、このようにして被測定デバイス Xの試験が終了すると、当該終了をテスタ本体に 報告する。
[0036] このような本実施形態によれば、テスタ本体から試験開始指令が入力されると、各 々の ICソケット 2に設けられた各々の試験信号発生部 2aがテストプログラムに基づい て個々の被測定デバイス Xに試験信号を書き込むと共に、各々の ICソケット 2に設け られた各々の比較部 2bが読出データを評価して試験結果をテスタ本体に出力する。 したがって、 ICソケット 2が実装されたテストボード 1とテスタ本体との間の配線数を従 来よりも削減することができるので、装置の大型化を来たすことなくマルチテストにお ける並列試験個数を従来よりも増大させることが可能である。
[0037] 各々の試験信号発生部 2aに組み込まれるテストプログラムは、各々の ICソケット 2 に装着された 1つの被測定デバイス Xを対象とするので、従来の並列試験個数の被 測定デバイスを対象とするテストプログラムよりも単純であり、よって開発時間及び開 発コストを従来よりも削減することができる。
[0038] また、本実施形態によれば、各々の ICソケット 2がテスタ本体からの制御指令に基 づいて、自らに装着された 1つの被測定デバイス Xについて自立的に試験を行うので 、例えば各々の ICソケット 2に異なる被測定デバイス Xを装着し、かつ、当該被測定 デバイス Xに応じたテストプログラムを試験信号発生部 2aに記憶させることにより、 1 つのテストボード上で異なる被測定デバイス Xの試験を並行して行うことができる。ま た、マルチステーションに対応したテスタ本体の場合には、各ステーション毎に異なる 被測定デバイス Xの試験を並行して行うことができる。 したがって、本実施形態によれば、少量多品種の被測定デバイス Xの試験に柔軟 に対応することができる。
[0039] なお、本発明は上記実施形態に限定されるものではなぐ例えば以下のような変形 が考えられる。
(1)上記実施形態の動作説明ではメモリデバイスを試験する場合について説明した 力 本発明はメモリデバイスに限定されることなぐ各種の半導体集積回路の試験に 用いることができる。ただし、テストプログラムを記憶させる不揮発性メモリを実装スぺ ースに制約がある ICソケット 2内に実装する関係で、不揮発性メモリの記憶容量を無 制限に大きくすることができない。したがって、試験内容が複雑な CPUよりも試験内 容が比較的単純なメモリデバイスやロジックデバイスの試験に好適である。
[0040] (2)上記実施形態では比較部 2bを各々の ICソケット 2に装着するように構成したが、 この比較部 2bについては、各々の ICソケット 2ではなぐテストヘッドに設けるようにし ても良い。
[0041] (3)上記実施形態では、各々の比較部 2bから出力される試験結果をテスタ本体に供 給するように構成したが、各々の ICソケット 2内に試験結果 (試験データ）を記憶する メモリ（試験結果メモリ）を設け、当該試験結果メモリ内に記憶された試験データを適 宜テスタ本体に転送するようにしても良 、。

Claims

請求の範囲
[1] 被測定デバイスをテストボード上に着脱自在に実装する ICソケットであって、
試験装置本体からの制御指令に基づいて試験用信号を発生して被測定デバイス に出力する試験用信号発生部を備えることを特徴とする ICソケット。
[2] 測定デバイスの出力信号を評価して試験結果を出力する評価手段をさらに備える ことを特徴とする請求項 1記載の ICソケット。
[3] 試験結果を記憶する試験結果記憶手段をさらに備えることを特徴とする請求項 2記 載の ICソケット。
[4] 試験用信号発生部は、テストプログラムを記憶するテストプログラム記憶部と、 前記テストプログラムを実行することにより試験用信号生成用制御信号を生成する CPU (Central Processing Unit)と、
該 CPU力 入力される試験用信号生成用制御信号に基づいて試験信号を生成し て被測定デバイスに出力するパターン発生器と
を備えることを特徴とする請求項 1記載の ICソケット。
[5] 試験用信号発生部は、テストプログラムを記憶するテストプログラム記憶部と、 前記テストプログラムを実行することにより試験用信号生成用制御信号を生成する CPU (Central Processing Unit)と、
該 CPU力 入力される試験用信号生成用制御信号に基づいて試験信号を生成し て被測定デバイスに出力するパターン発生器と
を備えることを特徴とする請求項 2記載の ICソケット。
[6] 試験用信号発生部は、テストプログラムを記憶するテストプログラム記憶部と、 前記テストプログラムを実行することにより試験用信号生成用制御信号を生成する CPU (Central Processing Unit)と、
該 CPU力 入力される試験用信号生成用制御信号に基づいて試験信号を生成し て被測定デバイスに出力するパターン発生器と
を備えることを特徴とする請求項 3記載の ICソケット。
[7] 試験用信号発生部は、
試験用信号の波形データを記憶し、試験装置本体からの制御指令に基づ!、て前 記波形データを順次読み出して出力する波形データ記憶部と、
該波形データ記憶部から入力された波形データを試験用信号に変換する D/A (D egitalZAnalog)変翻と
を備えることを特徴とする請求項 1記載の ICソケット。
[8] 試験用信号発生部は、
試験用信号の波形データを記憶し、試験装置本体からの制御指令に基づ!、て前 記波形データを順次読み出して出力する波形データ記憶部と、
該波形データ記憶部から入力された波形データを試験用信号に変換する D/A (D egitalZAnalog)変翻と
を備えることを特徴とする請求項 2記載の ICソケット。
[9] 試験用信号発生部は、
試験用信号の波形データを記憶し、試験装置本体からの制御指令に基づ!、て前 記波形データを順次読み出して出力する波形データ記憶部と、
該波形データ記憶部から入力された波形データを試験用信号に変換する D/A (D egitalZAnalog)変翻と
を備えることを特徴とする請求項 3記載の ICソケット。
[10] ICソケットを介してテストボード上に実装された被測定デバイスに所定の試験用信 号を入力して得られる被測定デバイスの出力信号を判定することにより被測定デバイ スの性能を試験する装置であって、
前記 ICソケットは、試験装置本体からの制御指令に基づいて試験用信号を発生し て被測定デバイスに出力する試験用信号発生部を備える
ことを特徴とする半導体集積回路試験装置。
[11] テストボードは試験用信号発生部を備えた複数の ICソケットを備え、各々の ICソケ ットに被測定デバイスが実装されることを特徴とする請求項 10記載の半導体集積回 路試験装置。
[12] 測定デバイスの出力信号を評価する評価手段をさらに備えることを特徴とする請求 項 10記載の半導体集積回路試験装置。
[13] 測定デバイスの出力信号を評価する評価手段をさらに備えることを特徴とする請求 項 11記載の半導体集積回路試験装置。
被測定デバイスはメモリデバイスあるいはロジックデバイスであることを特徴とする請 求項 10記載の半導体集積回路試験装置。
被測定デバイスはメモリデバイスあるいはロジックデバイスであることを特徴とする請 求項 11記載の半導体集積回路試験装置。
被測定デバイスはメモリデバイスあるいはロジックデバイスであることを特徴とする請 求項 12記載の半導体集積回路試験装置。
被測定デバイスはメモリデバイスあるいはロジックデバイスであることを特徴とする請 求項 13記載の半導体集積回路試験装置。
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