JPH0349248A - Lsiソケット - Google Patents
LsiソケットInfo
- Publication number
- JPH0349248A JPH0349248A JP1185406A JP18540689A JPH0349248A JP H0349248 A JPH0349248 A JP H0349248A JP 1185406 A JP1185406 A JP 1185406A JP 18540689 A JP18540689 A JP 18540689A JP H0349248 A JPH0349248 A JP H0349248A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- lsi
- test
- socket
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 7
- 238000011990 functional testing Methods 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Connecting Device With Holders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はL I Sソケットに関し、特に電子機器−(
rZに使用するプリント基板に接続するLSIソケット
に関する。
rZに使用するプリント基板に接続するLSIソケット
に関する。
(、(JYsKの技術〕
1ノで米のr、、 s rソケットに挿着するI−、S
Iの機能試験は、t、 S I q+一体ではLSI
テスタにより検証していた。さらにLSIを1リント基
板に実装した状態ではインサーキットテスター、汎用テ
スタ、もしくは専用テスターを開発し機能試験を行なっ
ている。
Iの機能試験は、t、 S I q+一体ではLSI
テスタにより検証していた。さらにLSIを1リント基
板に実装した状態ではインサーキットテスター、汎用テ
スタ、もしくは専用テスターを開発し機能試験を行なっ
ている。
上述した従来のLSIソケットを介して汎用LSIがプ
リント基板に搭載された場合テスタでは多くの試験パタ
ーンを作成する!z・要がある。
リント基板に搭載された場合テスタでは多くの試験パタ
ーンを作成する!z・要がある。
はな、インサーキットテスタでは集積度の高いLSIの
ときは試験が・困難となっている。Jな、汎用LSIが
複数搭載された電子回路パッケージにおいても汎用の機
能テスタでは試験パターンが莫大となり機能検証が困難
となってきている。さらに、プリント基板上に新たに試
験回路を追加することは実装する領域が2割〜3割増加
することになり、実装効率が悪くなる。また、専用機能
テスタは一番最適な方法であるが、構成回銘毎に作成す
るため多大な費用が必要になる。
ときは試験が・困難となっている。Jな、汎用LSIが
複数搭載された電子回路パッケージにおいても汎用の機
能テスタでは試験パターンが莫大となり機能検証が困難
となってきている。さらに、プリント基板上に新たに試
験回路を追加することは実装する領域が2割〜3割増加
することになり、実装効率が悪くなる。また、専用機能
テスタは一番最適な方法であるが、構成回銘毎に作成す
るため多大な費用が必要になる。
本発明のLSIソケットは、LSIのり−I;端子を挿
入するソケットと、プリント基板に接続する接続端子と
、前記LSIを試験する試験回路と、制御信号によって
前記ソケットの接続な前記接続端子または前記試験回路
に切替えるセレクタ回路とを有している。
入するソケットと、プリント基板に接続する接続端子と
、前記LSIを試験する試験回路と、制御信号によって
前記ソケットの接続な前記接続端子または前記試験回路
に切替えるセレクタ回路とを有している。
次に、本発明について図面を参照して説明する。第1図
及び第2図は本発明の一実施例のブロック図及び斜視図
である。
及び第2図は本発明の一実施例のブロック図及び斜視図
である。
ソケット本体14は、LSI2を挿着するソケット12
と、プリント基板に接続する接続端子13とLSI2の
機能試験をするバウンダリイスキャンパス(以下BSと
記す)回路1とを有して構成される。BS回Itは制御
端子7から入力される制御信号によってソケット12の
接続を接続端子13または試験回路に切替る。次に動作
について説明する。
と、プリント基板に接続する接続端子13とLSI2の
機能試験をするバウンダリイスキャンパス(以下BSと
記す)回路1とを有して構成される。BS回Itは制御
端子7から入力される制御信号によってソケット12の
接続を接続端子13または試験回路に切替る。次に動作
について説明する。
第3図は本実施例のスキャンパス回路の詳細ブロック図
、第4図及び第5図はLSIの入力及び′1旨)−Jに
グrする動1乍モードを示す図である。通常動作モード
すなわち非試験状態の場合は、セレクタ回路8゜11の
端子Aの信号レベルをr I Jに、端子Bの信号レベ
ルを「]」に設定する。次に試験モードの場合は、入力
端FがらのシリアルデータSINをラッチ回路9に人出
し保持させる。データを送り込むためのデータシフトは
、端子Aを信号レベル「1」にし、端子0に正のパルス
を人力することによりJ’lff次、ラッチ回路9のデ
ータシフトを行う。ラッチ回路9にラッチされたデータ
は端子Aの信号レベルをr Q 、+にセットする二と
により端子Hに接続したLSIの入力端子に印加するこ
とができる。またL S I端子に対応したソケッ1〜
端子りからパラレルに試験データをラッーy−回路9に
収り込む場合は、端子A、Bを[OJにセットすること
により可能となる。
、第4図及び第5図はLSIの入力及び′1旨)−Jに
グrする動1乍モードを示す図である。通常動作モード
すなわち非試験状態の場合は、セレクタ回路8゜11の
端子Aの信号レベルをr I Jに、端子Bの信号レベ
ルを「]」に設定する。次に試験モードの場合は、入力
端FがらのシリアルデータSINをラッチ回路9に人出
し保持させる。データを送り込むためのデータシフトは
、端子Aを信号レベル「1」にし、端子0に正のパルス
を人力することによりJ’lff次、ラッチ回路9のデ
ータシフトを行う。ラッチ回路9にラッチされたデータ
は端子Aの信号レベルをr Q 、+にセットする二と
により端子Hに接続したLSIの入力端子に印加するこ
とができる。またL S I端子に対応したソケッ1〜
端子りからパラレルに試験データをラッーy−回路9に
収り込む場合は、端子A、Bを[OJにセットすること
により可能となる。
第5図は、LSI出力に対する動作モードで、り)す、
第3図の端子A、Bに信号レベル「11をセラl−する
と通常動作モードとなり、端子Aに信号レベル「11を
セラl−L端子Cに正のパルス信号を印加することによ
り端子りに接続したLSI出力信号をラッチ回路9に取
り込むことができる。
第3図の端子A、Bに信号レベル「11をセラl−する
と通常動作モードとなり、端子Aに信号レベル「11を
セラl−L端子Cに正のパルス信号を印加することによ
り端子りに接続したLSI出力信号をラッチ回路9に取
り込むことができる。
さらに端子A、Bを「Ojにセットすることにより端子
Hに接続したLSIソケットの外部信号にランチ回路9
のラッチデータを出力することかできる。
Hに接続したLSIソケットの外部信号にランチ回路9
のラッチデータを出力することかできる。
このようにスキャンパス回路10をLSIの出力及び入
力端子に接続し端子7 (A、B、C)に制御信号を加
えることにより、LSIに対し試験入力及び試験結果の
出力可能とし、しかもLSIンケノトには独に設定した
シリアル入力、シリアル出力端子によりLSIソケット
から直接試験人力と試験結果の出力を可能とすることが
できる。
力端子に接続し端子7 (A、B、C)に制御信号を加
えることにより、LSIに対し試験入力及び試験結果の
出力可能とし、しかもLSIンケノトには独に設定した
シリアル入力、シリアル出力端子によりLSIソケット
から直接試験人力と試験結果の出力を可能とすることが
できる。
以上説明したように本発明は、バウンダリイスキャンパ
ス回路をソケット本体に内蔵することにより、従来より
困難であった高集積度の汎用LSIの試験をプリント基
板に実装した場合においても容易に内蔵したバウンダリ
イスキャンパス回路を動作させることにより試験が可能
となる。
ス回路をソケット本体に内蔵することにより、従来より
困難であった高集積度の汎用LSIの試験をプリント基
板に実装した場合においても容易に内蔵したバウンダリ
イスキャンパス回路を動作させることにより試験が可能
となる。
さらに実″′A横Ju上スペースかない場合においても
、スキャンパス回路のスペースをとることなく試験回路
を構成することが可能となる効果がある。
、スキャンパス回路のスペースをとることなく試験回路
を構成することが可能となる効果がある。
第1図及び第2図は本発明の一実施例のブロック図及び
斜視図、第3図は本実施例のBS回路のr’、¥MAブ
ロック図、第4図及び第5図は本実施例を説明するため
のLSrの入力及び出力に対する49J乍モードを示す
図である。 ■・・バウンダリイスキャンパス(BS)回路、2・・
LSI、l 4,5.6・入出力糸1子、7・・・制t
14子、8,11・・・セレクタ回路、9・ラッチ回路
、10・・・スキャンバス回路、12・・・ソケ7・ト
、13・・・接続端子、14・・・ソケット本体。
斜視図、第3図は本実施例のBS回路のr’、¥MAブ
ロック図、第4図及び第5図は本実施例を説明するため
のLSrの入力及び出力に対する49J乍モードを示す
図である。 ■・・バウンダリイスキャンパス(BS)回路、2・・
LSI、l 4,5.6・入出力糸1子、7・・・制t
14子、8,11・・・セレクタ回路、9・ラッチ回路
、10・・・スキャンバス回路、12・・・ソケ7・ト
、13・・・接続端子、14・・・ソケット本体。
Claims (1)
- LSIのリード端子を挿入するソケットと、プリント基
板に接続する接続端子と、前記LSIを試験する試験回
路と、制御信号によって前記ソケットの接続を前記接続
端子または前記試験回路に切替えるセレクタ回路とを有
することを特徴とするLISソケット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1185406A JPH0349248A (ja) | 1989-07-17 | 1989-07-17 | Lsiソケット |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1185406A JPH0349248A (ja) | 1989-07-17 | 1989-07-17 | Lsiソケット |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0349248A true JPH0349248A (ja) | 1991-03-04 |
Family
ID=16170239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1185406A Pending JPH0349248A (ja) | 1989-07-17 | 1989-07-17 | Lsiソケット |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0349248A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0712901A (ja) * | 1993-06-16 | 1995-01-17 | Nec Corp | バウンダリスキャン機能付icソケット |
JPH0784009A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体集積回路の試験装置 |
WO2007108252A1 (ja) * | 2006-03-17 | 2007-09-27 | Techno-Sem Laboratory Co., Ltd. | Icソケット及び半導体集積回路試験装置 |
-
1989
- 1989-07-17 JP JP1185406A patent/JPH0349248A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0712901A (ja) * | 1993-06-16 | 1995-01-17 | Nec Corp | バウンダリスキャン機能付icソケット |
JPH0784009A (ja) * | 1993-09-14 | 1995-03-31 | Nec Corp | 半導体集積回路の試験装置 |
WO2007108252A1 (ja) * | 2006-03-17 | 2007-09-27 | Techno-Sem Laboratory Co., Ltd. | Icソケット及び半導体集積回路試験装置 |
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