JP2641214B2 - 回路試験方法 - Google Patents

回路試験方法

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JP2641214B2
JP2641214B2 JP62225424A JP22542487A JP2641214B2 JP 2641214 B2 JP2641214 B2 JP 2641214B2 JP 62225424 A JP62225424 A JP 62225424A JP 22542487 A JP22542487 A JP 22542487A JP 2641214 B2 JP2641214 B2 JP 2641214B2
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Description

【発明の詳細な説明】 発明の背景 本発明は、担体上に設けられた複数の集積回路を含む
回路を試験する方法であって、前記複数の集積回路のう
ちの少なくとも何れか１個の集積回路に試験パターンを
直列に供給すると共に一時的に記憶させ、次いで前記複
数の集積回路を動作状態にして前記試験パターンから結
果パターンを生成させ、次いで前記複数の集積回路のう
ちの前記結果パターンが得られた集積回路から前記結果
パターンを直列に取り出し、この取り出された結果パタ
ーンに基づいて前記担体上の集積回路の動作及びこれら
集積回路間の相互接続の良否を試験する回路試験方法に
関するものである。
斯様な担体にはプリント回路板から成るものがある
が、本発明はこれらプリント回路板の相互接続技術に限
定されるものではない。集積回路が益々複雑化するにつ
れて、確実な試験方法の需要が高まっている。その理由
は、早期製造段階での製品の除去は後の製造段階で製品
を除去するよりも通常遥かに安価に済むからである。集
積回路は斯様な担体に装着する前に徹底的に試験するこ
とができるため、斯様な集積回路に未検出の欠陥が有り
得る可能性は無視し得る程度に少ない。それにも拘わら
ず、担体に装着した回路構成の試験をすることは有効で
ある。その理由は、集積回路は担体への装着中に損傷を
受けたり、また相互接続機能（又は単に相互接続）が不
良となることがあるからである。
２つの（又はそれ以上の）集積回路間の相互接続機能
とは、例えばつぎに列記するような素子又はその一部の
動作特性、従ってそれらの素子又はその一部の良／不良
構造を意味するものとする。
a.担体上に設けた導体パターン： 断線及び／又は短絡を試験する； b.前記導体パターンの種々の導体と集積回路モジュール
の接続ピンとの間の結線； c.前記接続ピンと集積回路の基板に設けたボンディング
・パッドとの間の例えばボンディング・ワイヤによる結
線； d.ボンディング・パッドと試験／結果パターンの関連ビ
ットに対する入／出力端子との間に随意設けるバッファ
素子； e. 斯様に接続し、少なくともディジタル的に機能させ
るための集積回路間に設ける任意の他の素子。これらの
素子は、例えば相互接続ジャックションを接地する成端
抵抗のような受動素子とすることができる。或いは又、
上記素子は、例えばラッチ回路のような慣例のTTLロジ
ックで構成したモジュールのような、それ自体では試験
することができない集積回路とすることもできる。
従来技術 例えば米国特許第3,761,695号明細書に開示されてい
るように、種々の集積回路を連続的に試験する走査−試
験原理に従って組合せ集積回路を試験することは既知で
ある。走査−試験原理は、入力及び出力状態においては
集積回路に存在する多数の双安定素子がシフトレジスタ
として接続されるため、試験及び結果パターンをそれぞ
れこれらのシフトレジスタに直列に入力させたり、それ
らのシフトレジスタから出力させることができると云う
ことに基づいている。実行状態では、上記双安定素子は
集積回路が正規の使用状態にあるかの如くに用いられ
る。前記米国特許に記載されている原理は「蛇行」（Se
rpentine）概念にまで広げることができる。この蛇行概
念とは複数個の集積回路をチエーン（鎖状）に接続する
ことである。試験パターン及び結果パターンは、上記チ
エーンにおける或る集積回路の結果パターンに対する出
力ラインが、そのチエーンのつぎの集積回路の試験パタ
ーンに対する入力ラインとしても作用するようにしてチ
エーンにめぐらせることができる。集積回路を縦続接続
すると、試験／結果パターンは、それらを所定位置に到
達させる前に幾つもの集積回路に通過させなければなら
ないことが屡々ある。幾つもの試験／結果パターンを同
時に用いる場合には、それらを蛇行結線に沿って正しい
距離離間させて、それらを正確に入力させ、かつ正しく
評価する必要もある。これがため試験するのに長時間か
かり、しかも試験装置によって絶えず監視する必要があ
るため、この試験装置ではテストパターンを与えたり、
先に受信された結果パターンを評価したりするように、
その処理能力を切換えることはできない。
前述した蛇行概念の他の欠点は、集積回路の１つが機
能しなくなる場合に、試験／結果パターンが直列転送に
より多面的なものとなると、大抵の場合に他の集積回路
を試験することができないと云うことにある。さらに、
全ての集積回路は相対的に同期をとって作動させる必要
があり、しかもこらの集積回路にはいずれも関連する試
験設備を持たせる必要がある。
上述した問題は、２つ以上の集積回路間の相互接続機
能を試験する場合にも云えることである。この試験で
は、１個以上の集積回路に試験パターンを与え、これら
の試験パターンを相互接続機能部を経て伝送し、かつ結
果パターンを１個以上の集積回路（同じもの、又は他の
もの）から出力させる。試験パターンは或る集積回路の
出力レジスタに供給するも、結果パターンは一般に他の
集積回路の入力レジスタから出力させる。集積回路を内
部試験する場合には、一般に試験パターンを入力レジス
タに供給するも、結果パターンは同じ集積回路の出力レ
ジスタから出力させるのが普通である。
発明の目的 本発明の目的は、試験下にある集積回路又は相互接続
機能部を除くすべての集積回路及び相互接続部機能部は
通常実質上短絡されるように配置し得ることからして、
欠陥回路配置又は欠陥相互接続機能部が、これらが設け
られている担体と同じ担体上にある他の集積回路又は相
互接続機能部を試験するのに妨げとならないようにする
試験方法を提供することにある。
さらに本発明の目的は、各集積回路を２つのレベルで
制御可能として、個々の試験モードを簡単に制御でき、
しかもさらに、結線を標準化して、情報又は制御用の追
加の結線を必要とすることなく任意の回路又は相互接続
機能部を試験することのできる情況を創造し得る方法を
提供することにある。
結線技法は、特にその結線に要する担体の面積がごく
僅かで済み、種々の集積回路に任意にアドレス指定する
ことができ、上記試験処置に前記方法論を適用でき、し
かもインターフェースを変える必要なく集積回路の機能
毎に試験内容の変更及び追加ができるように、簡単なも
のとすることができる。
発明の概要 本発明は冒頭にて述べた回路試験方法において、前記
何れか１個の集積回路を初期設定状態にし、この初期設
定状態の集積回路のモード制御レジスタに該集積回路の
第１端子を介して第１制御情報又は第２制御情報を含む
モード制御信号列を供給して記憶させ、 前記モード制御レジスタに記憶されたモード制御信号
列が前記第１制御情報を含む場合は当該集積回路の前記
第１端子と、前記複数の集積回路における他の集積回路
の前記第１端子に対応する端子に結合されるべき当該集
積回路の第２端子とを短絡させて前記第１端子に供給さ
れる直列信号が前記他の集積回路に供給されるように
し、 前記モード制御レジスタに記憶されたモード制御信号
列が前記第２制御情報を含む場合は当該集積回路の前記
第１端子を当該集積回路の入力レジスタの入力端子に結
合して前記第１端子に供給される試験パターンが該入力
レジスタに記憶されるようにする一方、当該集積回路の
出力レジスタに得られる結果パターンが前記第２端子を
介して取り出されるようにする、 ことを特徴とする。
上述した本発明によれば、モード制御を簡単に調整し
得るため、所要に応じ、多数の異なるモードを実現する
ことができる。試験下における集積回路及び相互接続機
能部以外の他の集積回路におけるものは短絡するため、
これら他の集積回路及びこれら集積回路における相互接
続機能部に著しい欠陥があっても、試験を通常通りに行
うことができる。
第２モードでは、集積回路の内部の試験及び相互接続
機能の試験の双方に試験パターンを用いることができ
る。
本発明は前述した方法によって容易に試験することの
できる多数の集積回路を具える担体及び斯種の担体に設
けるのに適し、後に集積回路及び／又は相互接続機能を
試験し得る集積回路の双方にも関するものである。
実施例の説明 第１図は本発明の原理を具体化する集積回路の一例を
示すブロック線図である。外被をブロック20にて示すこ
の集積回路は４つのレジスタ30,32,34,36を具えてい
る。シフトレジスタ30は入力端子22からスイッチ42を供
給さるモード制御信号列を受信し、本例ではこの信号列
を４ビットとする。レジスタへの信号列の記憶は端子CL
におけるクロックパルスによって同期をとって、端子TS
Tに現れる直列パターンの受信を指示する第１制御信号
と、スイッチ42を頂部位置にセットして、モード制御信
号列を受信し得ることを示す端子C/Dにおける第２制御
信号との制御下にて行う。非試験状態におけるレジスタ
32、34、36は透過的であり、これらのレジスタは外部回
路にとっては知覚することができないものである。
集積回路の実際のユーザ機能は、レジスタ34の双安定
素子（これも本例では４つ）と、この場合他に特定され
ない組合せロジック（及び随意の他の素子）を含むブロ
ック38とで見たされる。レジスタ34の双安定素子は、こ
れらを斯かるブロックに双方向結合させることにより、
上記ブロック38の内部フリップフロップとして作動させ
る。入／出力状態ではレジスタ34を通常の走査−試験法
で作動させて、試験／結果パターンを外部回路とやりと
りさせる。レジスタ34は内部フリップフロップを該当値
にプリセットし得る情報を記憶すべく作動させるように
もする。この場合における集積回路の実際の機能はブロ
ック38により全面的に見たされる。レジスタ34のフリッ
プフロップ及びこれらのフリップフロップによってセッ
トされるフリップフロップはブロック38内の任意の位置
に地理的に位置させることができる。便宜上ユーザ機能
は敢えて特定しないものとする。内部走査試験を行わず
に、レジスタ32の出力端子をレジスタ36の入力端子に直
接接続するもともできる。
本例のレジスタ32は６段から成り、これらには入力端
子26を経て並列に情報を満たすことができる。レジスタ
32は入力端子22及び適切な位置に切換えたスイッチ42と
44を介してモード制御信号列を直列に満たすこともでき
る。レジスタ32はレジスタ34への直列出力端子を有して
いる。レジスタ32はブロック（組合せロジック）38への
並列出力端子も有している。レジスタ32は相互接続機能
を試験する場合には、結果パターンを並列に受信して、
直列に出力させる。これに対し、ブロック38を試験する
場合には、試験パターンを直列に受信して、並列に出力
させる。これら２つの策は必ずしも実行させる必要はな
い。
本例のレジスタ36は６段から成り、これらにはブロッ
ク（組合せロジック）38から情報を並列に満たすことが
できる。このレジスタ36はレジスタ34から情報を直列に
満たすこともできる。レジスタ36の情報スイッチ46及び
48を正しい位置に切換えて、出力端子24に直列に供給す
ることができる。レジスタ36は出力端子28への並列出力
端子を有している。このレジスタ36は、相互接続機能を
試験する場合には試験パターンを直列に受信して、並列
に出力する。ブロック38を試験する場合には、結果パタ
ーンを並列に受信して、そのパターンを直列に出力させ
る。これら２つの策も必ずしも実行させる必要はない。
シフトレジスタ30は、スイッチ46が適切な位置に切換
えられる場合に出力端子24に接続される直列出力端子を
有している。場合によっては斯かる出力端子24への結線
が不要である場合もあり、このような場合にはレジスタ
30の直列出力端子はなくすようにする。直列入力端子22
と直列出力端子24との間には、４つのスイッチ42,44,4
6,48がすべて適切な位置にある場合に作動するロジック
短絡回路40も設ける。このロジック短絡回路には随意ク
ロック・バッファを設けて、これらの短絡回路の多数が
直列に接続さる場合に、時間遅れの影響を標準化し、精
度問題をなくすことができる。最後に、集積回路はシフ
トレジスタ30（又はその一部）に接続するデコーダ50も
具えている。このデコーダはシフトレジスタ30の所定ビ
ット又はビット組合せを復号化して、集積回路20用の所
定の内部制御信号を形成することができる。シフトレジ
スタ30の内容を予め完全に復号化しておき、デコーダを
不要とすることもできる。この場合には、レジスタ32と
36との間にあるレジスタ34を他の位置、例えば入力端子
22とレジスタ32との間、又はレジスタ36と出力端子24と
の間に位置させることもできる。レジスタ34は、それに
情報を直列に直接満たせるように単一のものとすること
ができる。レジスタ34は、種々の試験／結果パターンを
逐次それに記憶させ、かつ集合的に保有し得るように例
えばレジスタ・バンク又はレジスタ・スタックの形態に
複数のものとすることもできる。試験パターンの長さ
は、例えば（この場合の）４ビットのような一定の長さ
を有するものとすることもできるも、内部的には遥かに
長い試験パターンが必要である。この場合には多重直−
並列変換を行う。このことは結果パターンについても云
えることである。レジスタ・バンク／スタックのアドレ
ス指定はレジスタ30/デコーダ50からの適当な制御信号
によっても行うことができる。
動作モード 第１図の回路はつぎの制御モードで作動することがで
きる。
− 端子C/Dに現れる定められた信号と、端子TSTに現れ
る試験制御信号との制御下にてスイッチ42は（図面の）
上側の位置に切換えられ、レジスタ30はモード制御信号
列で直列に満たされる。この場合に、本例ではスイッチ
46も上側の位置にあり、モード制御信号列を接続点24に
接続される他の集積回路に伝送することもできる。担体
上に設けられる各集積回路のモード制御レジスタはすべ
て同じ長さのものとするのが有利である。レジスト30へ
情報を満たす際には端子CLに現れるクロックパルスによ
って同期をとる。
端子C/Dに前記所定の信号が現れない場合には、スイ
ッチ42及び46は下側の位置にある。このことからして、
モード制御信号が供給されない場合には、第１図の回路
の作動はモード制御レジスタ30の内容によって制御する
ことができる。これらの制御モードはつぎのようなこと
に関連させることができる。
− アドレスの認識。後に詳述する試験モードは、モー
ドレジスタ30の所定のビット位置に予め定められたパタ
ーンが記憶される場合にのみ有効となる。他の場合には
いずれも動作モードが有効となる。この場合にはユーザ
の意図した機能だけが実行される。この認識はデコーダ
50にて行われる。
− スイッチ44,48のセット。短絡回路40は、入力端子2
2に供給さる順次の信号列が出力端子24に直接出力され
るように、スイッチ44,48が（図面で見て）「内側」位
置にある場合に有効である。このことは試験パターン又
は結果パターンを実質上遅延なしで他の集積回路に結合
させることができることを意味する。スイッチ44,48が
「外側」位置にあり、しかも端子TSTにて「試験」制御
信号が受信される場合には、端子22に現れる信号列を試
験パターンとして取扱う必要があり、これを用いてレジ
スタ32及び／又は34及び／又は36を適当な試験パターン
で直列に満たすことができる。なお、各試験ビットの機
能については後に説明する。端子TSTに前記「試験」制
御信号の供給後にその制御信号がなくなると、試験パタ
ーンは（組合せ）ロジック回路38で処理されて、結果パ
ターンがレジスタ34及び／又は36に現れるか、或いは
又、相互接続機能を経て試験パターンが転送され、その
後相互接続機能についての試験結果がレジスタ32に現れ
る。相互接続機能についての試験の結果パターンは通
常、その試験のための試験パターンを与えた集積路以外
の集積回路に現れる。ついで、試験制御信号が端子TST
に再び現れる（端子CLに１つ又は予め定められた多数の
クロックパルスが現れた後）場合には、その試験パター
ンを評価するために端子24を経て出力さることができ
る。入力状態及び出力状態は双方共に端子CLにおけるク
ロックパルスによって同期をとる。実行状態も端子CLの
クロックパルスによって随意同期をとることができる。
このようなことはまれにしか起こらず、例えば種々の集
積回路間にてハンド−シェーク−プロトコルを果たす場
合（さもなければ、これらの集積回路を試験することは
できない）及び一般的には例えば周波数が低過ぎるため
に遂次シフトクロックパルスの使用が適さない場合であ
る。このような場合には外部クロック又は内部クロック
を設ける。
選択的に制御し得る他のモードは次の１つ以上のもの
とすることができる。即ち、／スイッチ44/48、がライ
ン40を経る短絡回路を実現するのと同様な方法でレジス
タ34を一対のスイッチによって短縮させる。これと同じ
ことをレジスタ32及び／又は36に対して行うことができ
る。入力端子22をレジスタ36の直列入力端子に直接短絡
させることもできる。また、レジスタ32の直列出力端子
を出力端子24に直接短絡させることもできる。さらに、
ブロック38の内部に対する内部制御信号は所定の信号と
することができる。
第２図はレジスタ32,34及び36と、ブロック380との構
成関係の他の例を示したものであり、この列におけるブ
ロック380も組合せロジック（図示せず）以外に多数の
フリップフロップを具えている。先ず、レジスタ34に対
する選択的に制御し得る短絡回路をスイッチ60,62及び
ライン64によって構成する。レジスタ32のフリップフロ
ップは集積回路の外部から（端子26を経て）受信し得る
一連の６ビット情報を包含する。ブロック380を試験し
た後のレジスタ36のフリップフロップは他の素子に供給
すべき６ビット情報を包含している。或いは又、レジス
タ36のフリップフロップは相互接続機能を試験する前に
は斯かる相互接続機能部に供給すべき試験パターンを包
含しており、この試験パターンは例えば他の集積回路に
て受信することができる。上述したこと以外に、レジス
タ32,36の多数のレジスタ段はブロック38/380の内部構
成部品に双方向に接続することができる。
第２図にはブロック380が内部に多数のフリップフロ
ップも具えていることを示している。これらのフリップ
フロップもブロックにて示してある。レジスタ32の入力
段すべてに対するレジスタ36の出力段までのブロック38
0のロジック深度は３ビットとする。組合せロジックは
あらゆる種類の横方向結線を可能にする。実際には機能
回路を６つの並列に組織化した独立して情報をロードさ
せることのできる走査試験チェーンに分ける。このため
にはレジスタ32を直−並列変換器とし、レジスタ36を並
−直列変換器とする。これに対し、１つの担体上におけ
る集積回路間の相互接続機能を試験する場合には、レジ
スタ36を直−並列変換器とし、レジスタ32を並−直列変
換器とすることができる。
第１図ではレジスタ34をブロック38にビット単位で双
方向に接続するように示している。第２図ではレジスタ
34の個々のビット位置をブロック380内の予め定めた各
内部フリップフロップに単方向に接続する。これがた
め、本例ではビット位置52,54の内容を予定値に設定す
ることができる。さらにビット位置56,58の情報内容
は、後段の走査試験チェーンのフリップフロップと何ら
相互作用させることなく対応する選択方法にて取出すこ
とができる。このように作動させることの利点は、ブロ
ック380内の個々の走査試験チェーンの深度が１ビット
位置よりも（遥かに）大きくてもレジスタ36に情報を１
度満たすだけで十分であると云うことにある。
モードとしては次のようなモードをとることができ
る。即ち、 a.ライン40による短絡； b.走査試験をビット幅が６で、しかもビット深度が３の
試験パターンで行う。結果パターンの寸法も同じとす
る。実際上、斯種パターンの寸法は通常非常に大きい。
c.レジスタ32をビット幅が６で、ビット深度が１の試験
パターンで満たす；レジスタ36では同じ寸法の結果パタ
ーンが形成され、レジスタ34は作動させない。
d.cと同じとするが、この場合にはレジスタ34も作動さ
せる。
e.レジスタ34だけを作動させ、レジスタ32,36を短絡さ
せる（このようにすればパターンを入力端子22を経て供
給し、かつ出力端子24を経て迅速に出力させることがで
きる）。特に集積回路そのものを試験するのに有利なモ
ードや、特に相互接続機能を試験するのに有利なモード
などあらゆる種類のモードを実行させることができる。
担体についての説明 第３図は本発明を適用し得る３個の集積回路を有して
いる担体の一例を示したものである。集積回路70は第１
図の集積回路に外見上似ており、これは３つの制御端子
TST,CL、C/Dと、入力側260における６つのピンと、出力
側280における６つのピンとを具えており、他にモード
制御信号列の入力端子220と出力端子240も具えている。
集積回路72,74も集積回路70と同じように示してある
が、これらは各々機能が全く異なるものとすることがで
きる。図面では集積回路72,74が入力側に僅か４つのピ
ンと、出力側にも同数のピンを有するようにしか示して
ない。入力端子220,222,224はこれらが出力端子240,24
2,244にそれぞれ対応するようにする。端子240と222は
相互接続し、集積回路70におけるモード制御レジスタを
短絡する場合には、モード制御信号列をを集積回路72に
直接供給することができる。このことは上記信号列を試
験パターンとするか、所用に応じ結果パターンとする場
合についても云える。端子242と224も相互接続して、３
つの集積回路をディジーチェーンに配置するも、種々の
コンポーネントを短絡させることができるために、それ
でも信号伝達は速い。（各集積回路毎にクロックバッフ
ァを設ける場合には、随意遅延時間を１クロックパルス
分とする。なお、クロック・バッファは図面が複雑とな
るために図示してない）。
集積回路70の出力側280は６個のピンを具えている
が、集積回路72,74の各入力側262,264は４つのピンを具
えているだけである。先ず、集積回路を設けてある担体
が果たすべき機能によって相互接続パターンを決定す
る。モード制御信号列がない場合、即ち、第１図の端子
22に対する直列入力端子に与えるべき一連の試験パター
ンがない場合には、出力端子240は一時使用されなくな
る。これがため、斯様な場合には、集積回路を設けてあ
る担体の機能結線パターンに上記ピンを組込むことがで
きる。この場合には、関連する情報信号を端子220から
直接取出すことができる。
【図面の簡単な説明】
第１図は本発明の原理を具体化する集積回路の一例を示
すブロック線図； 第２図は第１図の一部分における相互関係を詳細に示す
ブロック線図； 第３図は数個の集積回路を有している担体の一例を示す
ブロック線図である。 20……集積回路 22……モード制御信号列入力端子 24……出力端子、26……入力端子 28……出力端子、 30,32,34,36……レジスタ 38……組合せロジック、40……ロジック短絡回路 42,44,46,48……スイッチ 50……デコーダ、60,62……スイッチ 64……短絡回路、70,72,74……集積回路 380……組合せロジック
フロントページの続き (56)参考文献 特開 昭57−69349（ＪＰ，Ａ) 特開 昭59−3561（ＪＰ，Ａ)

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】担体上に設けられた複数の集積回路を含む
    回路を試験する回路試験方法であって、前記複数の集積
    回路のうちの少なくとも何れか１個の集積回路に試験パ
    ターンを直列に供給すると共に一時的に記憶させ、次い
    で前記複数の集積回路を動作状態にして前記試験パター
    ンから結果パターンを生成させ、次いで前記複数の集積
    回路のうちの前記結果パターンが得られた集積回路から
    前記結果パターンを直列に取り出し、この取り出された
    結果パターンに基づいて前記担体上の集積回路の動作及
    びこれら集積回路間の相互接続の良否を判定する回路試
    験方法において、 前記何れか１個の集積回路を初期設定状態にし、この初
    期設定状態の集積回路のモード制御レジスタに該集積回
    路の第１端子を介して第１制御情報又は第２制御情報を
    含むモード制御信号列を供給して記憶させ、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第１制御情報を含む場合は当該集積回路の前記第
    １端子と、前記複数の集積回路における他の集積回路の
    前記第１端子に対応する端子に結合されるべき当該集積
    回路の第２端子とを短絡させて前記第１端子に供給され
    る直列信号が前記他の集積回路に供給されるようにし、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第２制御情報を含む場合は当該集積回路の前記第
    １端子を当該集積回路の入力レジスタの入力端子に結合
    して前記第１端子に供給される試験パターンが該入力レ
    ジスタに記憶されるようにする一方、当該集積回路の出
    力レジスタに得られる結果パターンが前記第２端子を介
    して取り出されるようにする、 ことを特徴とする回路試験方法。
  2. 【請求項２】前記モード制御信号列が第３制御情報を含
    む一方、前記入力レジスタがｎ（ｎは１より大なる整
    数）個のビット位置を有し、前記モード制御レジスタに
    記憶された前記モード制御信号列が上記第３制御信号を
    含んでいる場合、前記入力レジスタは該レジスタの前記
    入力端子に直列に供給される前記テスタパターンをnxm
    （ｍは１より大なる整数）ビットのテストパターンとな
    るように直列／並列変換し、該nxmビツトのテストパタ
    ーンから前記結果パターンが生成されることを特徴とす
    る特許請求の範囲第１項に記載の回路試験方法。
  3. 【請求項３】前記モード制御レジスタに記憶されたモー
    ド制御信号列が前記第３制御情報を含む場合、前記結果
    パターンが前記出力レジスタにより並列／直列変換され
    た後、前記第２端子を介して取り出されることを特徴と
    する特許請求の範囲第２項に記載の回路試験方法。
  4. 【請求項４】前記モード制御信号列が第４制御情報を含
    み、前記モード制御レジスタに記憶された前記モード制
    御信号列に該第４制御情報が含まれている場合、前記入
    力レジスタは当該集積回路の相互接続部を介して結果パ
    ターンを並列に入力し、前記出力レジスタは当該集積回
    路の相互接続部を介して試験パターンを並列に出力する
    ことを特徴とする特許請求の範囲第１項、第２項又は第
    ３項に記載の回路試験方法。
  5. 【請求項５】前記モード制御信号列が更に第５制御情報
    を含み、前記モード制御レジスタに記憶された前記モー
    ド制御信号列が該第５制御情報を含む場合、前記第１端
    子と第２端子との間に他の制御レジスタが介挿され、前
    記他の制御レジスタを介して当該集積回路内の双安定素
    子の書き込み及び読み出しがさなれることを特徴とする
    特許請求の範囲第１項ないし第４項の何れか一項に記載
    の回路試験方法。
  6. 【請求項６】複数の集積回路が設けられた担体であっ
    て、前記複数の集積回路は第１端子及び第２端子を各々
    有すると共に前段側の集積回路の第２端子が後段側の集
    積回路の第１端子に結合されるようにデイジーチェーン
    態様で結合され、前記複数の集積回路の各々が、 初期設定状態において前記第１端子を介して第１制御情
    報又は第２制御情報を含むモード制御信号列を入力して
    記憶するモード制御レジスタと、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第１制御情報を含んでいる場合に前記第１端子と
    前記第２端子とを短絡させる短絡回路と、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第２制御情報を含んでいる場合に前記第１端子に
    接続される入力端子を有し、前記第１端子に直列に供給
    される試験パターンを記憶する入力レジスタと、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第２制御情報を含んでいる場合に前記第２端子に
    接続される出力端子を有し、当該集積回路で得られる結
    果パターンを前記第２端子を介して直列に出力する出力
    レジスタと、 を有していることを特徴とする担体。
  7. 【請求項７】前記モード制御信号列が第３制御情報を含
    む一方、前記入力レジスタがｎ（ｎは１より大なる整
    数）個のビット位置を有し、前記モード制御レジスタに
    記憶されたモード制御信号列が前記第３制御情報を含ん
    でいる場合、前記入力レジスタが前記試験パターンをnx
    m（ｍは１より大きい整数）ビットの試験パターンに直
    列／並列変換することを特徴とする特許請求の範囲第６
    項に記載の担体。
  8. 【請求項８】前記モード制御レジスタに記憶されたモー
    ド制御信号列が前記第３制御情報を含む場合、前記出力
    レジスタが前記結果パターンを並列／直列変換して前記
    第２端子を介して送出することを特徴とする特許請求の
    範囲第７項に記載の担体。
  9. 【請求項９】前記モード制御信号列が第４制御情報を含
    み、前記モード制御レジスタに記憶された前記モード制
    御信号列に該第４制御情報が含まれている場合、前記入
    力レジスタは当該集積回路の相互接続部を介して結果パ
    ターンを並列に入力し、前記出力レジスタは当該集積回
    路の相互接続部を介して試験パターンを並列に出力する
    ことを特徴とする特許請求の範囲第６項、第７項又は第
    ８項に記載の担体。
  10. 【請求項１０】前記モード制御信号列が更に第５制御情
    報を含む一方、前記集積回路は前記第１端子と第２端子
    との間に他のレジスタを有し、前記モード制御レジスタ
    に記憶された前記モード制御信号列が該第５制御情報を
    含む場合、前記他のレジスタは当該集積回路内の所定の
    双安定素子に対して２値情報の書き込み及び読み出しを
    行うことを特徴とする特許請求の範囲第６項ないし第９
    項の何れか一項に記載の担体。
  11. 【請求項１１】前記他のレジスタが複数個のレジスタを
    含み、これらレジタが前記モード制御レジスタに記憶さ
    れたモード制御信号列に含まれる制御情報により択一的
    に選択されることを特徴とする特許請求の範囲第10項に
    記載の担体。
  12. 【請求項１２】前記入力レジスタ、前記出力レジスタ及
    び前記他のレジスタの少なくとも何れか一つが前記モー
    ド制御レジスタに記憶されたモード制御信号列に含まれ
    る制御情報により短絡されることを特徴とする特許請求
    の範囲第10項又は第11項に記載の担体。
  13. 【請求項１３】前記短絡回路が前記第１端子と前記第２
    端子との間の信号経路上にクロックにより駆動されるバ
    ッファフリップフロップを有していることを特徴とする
    特許請求の範囲第６項ないし第12項の何れか一項に記載
    の担体。
  14. 【請求項１４】前記複数の集積回路のうちの何れか１個
    の集積回路の前記第２端子が、前記担体における当該集
    積回路の後段側の集積回路の前記第１端子以外の回路点
    にも接続されていることを特徴とする特許請求の範囲第
    ６項ないし第13項の何れか一項に記載の担体。
  15. 【請求項１５】第１端子及び第２端子と、 初期設定状態において前記第１端子を介して第１制御情
    報又は第２制御情報を含むモード制御信号列を入力して
    記憶するモード制御レジスタと、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第１制御情報を含む場合に前記第１端子と前記第
    ２端子とを短絡させる短絡回路と、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第２制御情報を含む場合に前記第１端子に接続さ
    れる入力端子を有し、前記第１端子に直列に供給される
    試験パターンを記憶するための入力レジスタと、 前記モード制御レジスタに記憶されたモード制御信号列
    が前記第２制御情報を含む場合に前記第２端子に接続さ
    れる出力端子を有し、当該集積回路で得られた結果パタ
    ーンを前記第２端子を介して直列に出力する出力レジス
    タと、 を有していることを特徴とする集積回路。
  16. 【請求項１６】前記モード制御信号列が第３制御情報を
    含む一方、前記入力レジスタがｎ（ｎは１より大きい整
    数）個のビット位置を有し、前記モード制御レジスタに
    記憶されたモード制御信号列が前記第３制御信号を含ん
    でいる場合、前記入力レジスタが前記試験パターンをnx
    m（ｍは１より大きい整数）ビットの試験パターンに直
    列／並列変換することを特徴とする特許請求の範囲第15
    項に記載の集積回路。
  17. 【請求項１７】前記モード制御レジスタに記憶されたモ
    ード制御信号列が前記第３制御情報を含む場合、前記出
    力レジスタが前記結果パターンを並列／直列変換して前
    記第２端子を介して送出することを特徴とする特許請求
    の範囲第16項に記載の集積回路。
  18. 【請求項１８】前記モード制御信号列が第４制御情報を
    含み、前記モード制御レジスタに記憶された前記モード
    制御信号列に該第４制御情報が含まれている場合、前記
    入力レジスタは当該集積回路の相互接続部を介して結果
    パターンを並列に入力し、前記出力レジスタは当該集積
    回路の相互接続部を介して試験パターンを並列に出力す
    ることを特徴とする特許請求の範囲第15項、第16項又は
    第17項に記載の集積回路。
  19. 【請求項１９】前記モード制御信号列が更に第５制御情
    報を含む一方、前記第１端子と第２端子との間に他のレ
    ジスタを有し、前記モード制御レジスタに記憶された前
    記モード制御信号列が前記第５制御情報を含む場合、前
    記他のレジスタは当該集積回路内の所定の双安定素子に
    対して２値情報の書き込み及び読み出しを行うことを特
    徴とする特許請求の範囲第15項ないし第18項の何れか一
    項に記載の集積回路。
  20. 【請求項２０】前記他のレジスタが複数個のレジスタを
    含み、これらレジスタが前記モード制御レジスタに記憶
    されたモード制御信号列に含まれる制御情報により択一
    的に選択されることを特徴とする特許請求の範囲第19項
    に記載の集積回路。
  21. 【請求項２１】前記入力レジスタ、前記出力レジスタ及
    び前記他のレジスタの少なくとも何れか一つが前記モー
    ド制御レジスタに記憶されたモード制御信号列に含まれ
    る制御情報により短絡されることを特徴とする特許請求
    の範囲第19項又は第20項に記載の集積回路。
  22. 【請求項２２】前記短絡回路が前記第１端子と前記第２
    端子との間の信号経路上にクロックにより駆動されるバ
    ッファフリップフロップを有していることを特徴とする
    特許請求の範囲第15項ないし第21項の何れか一項に記載
    の集積回路。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL192801C (nl) * 1986-09-10 1998-02-03 Philips Electronics Nv Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen.
US6522985B1 (en) 1989-07-31 2003-02-18 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US5329471A (en) * 1987-06-02 1994-07-12 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US6085336A (en) * 1987-06-02 2000-07-04 Texas Instruments Incorporated Data processing devices, systems and methods with mode driven stops
US5684721A (en) * 1987-09-04 1997-11-04 Texas Instruments Incorporated Electronic systems and emulation and testing devices, cables, systems and methods
US5535331A (en) * 1987-09-04 1996-07-09 Texas Instruments Incorporated Processor condition sensing circuits, systems and methods
DE3911939A1 (de) * 1989-04-12 1990-10-18 Philips Patentverwaltung Integrierte schaltungsanordnung
US5805792A (en) * 1989-07-31 1998-09-08 Texas Instruments Incorporated Emulation devices, systems, and methods
US5048021A (en) * 1989-08-28 1991-09-10 At&T Bell Laboratories Method and apparatus for generating control signals
JPH0389182A (ja) * 1989-08-31 1991-04-15 Sharp Corp 集積回路装置
NL9000380A (nl) * 1990-02-16 1991-09-16 Philips Nv Sequentiele finite state machine schakeling, alsmede geintegreerde schakeling voorzien van de schakeling.
JP3118266B2 (ja) * 1990-03-06 2000-12-18 ゼロックス コーポレイション 同期セグメントバスとバス通信方法
US5153882A (en) * 1990-03-29 1992-10-06 National Semiconductor Corporation Serial scan diagnostics apparatus and method for a memory device
US6675333B1 (en) * 1990-03-30 2004-01-06 Texas Instruments Incorporated Integrated circuit with serial I/O controller
TW216472B (ja) * 1991-12-18 1993-11-21 Philips Nv
US5471481A (en) * 1992-05-18 1995-11-28 Sony Corporation Testing method for electronic apparatus
US5617021A (en) * 1992-07-23 1997-04-01 Xilinx, Inc. High speed post-programming net verification method
EP0595379B1 (en) * 1992-09-07 2002-11-20 Koninklijke Philips Electronics N.V. A method and apparatus for analog test signal usage in a digital environment
US5636229A (en) * 1992-11-18 1997-06-03 U.S. Philips Corporation Method for generating test patterns to detect an electric shortcircuit, a method for testing electric circuitry while using test patterns so generated, and a tester device for testing electric circuitry with such test patterns
DE768538T1 (de) * 1995-10-13 1998-03-12 Jtag Technologies Bv Verfahren, Prüfer und Schaltung zur Triggerimpulsbeauftragung einer Einrichtung
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5719879A (en) * 1995-12-21 1998-02-17 International Business Machines Corporation Scan-bypass architecture without additional external latches
US5869979A (en) * 1996-04-05 1999-02-09 Altera Corporation Technique for preconditioning I/Os during reconfiguration
US6035260A (en) * 1997-04-23 2000-03-07 Northrop Grumman Corporation Wrist strap integrity check circuitry
US5872455A (en) * 1997-05-16 1999-02-16 Northrop Grumman Corporation Wrist strap test mode circuitry
US7155646B2 (en) * 1999-02-10 2006-12-26 Texas Instruments Incorporated Tap and test controller with separate enable inputs
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
JP2000081466A (ja) * 1998-09-07 2000-03-21 Oki Electric Ind Co Ltd 半導体集積装置
US6430718B1 (en) * 1999-08-30 2002-08-06 Cypress Semiconductor Corp. Architecture, circuitry and method for testing one or more integrated circuits and/or receiving test information therefrom
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
DE10142675A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Steuerregister
JP3785388B2 (ja) * 2002-09-17 2006-06-14 松下電器産業株式会社 故障検出方法
US7284170B2 (en) * 2004-01-05 2007-10-16 Texas Instruments Incorporated JTAG circuit transferring data between devices on TMS terminals
US7508724B2 (en) * 2006-11-30 2009-03-24 Mosaid Technologies Incorporated Circuit and method for testing multi-device systems
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US20100067203A1 (en) * 2008-07-08 2010-03-18 T-Ray Science Inc. Apparatus for carrying photoconductive integrated circuits
US10867689B2 (en) * 2019-02-12 2020-12-15 Micron Technology, Inc. Test access port architecture to facilitate multiple testing modes

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
US4357703A (en) * 1980-10-09 1982-11-02 Control Data Corporation Test system for LSI circuits resident on LSI chips
US4488259A (en) * 1982-10-29 1984-12-11 Ibm Corporation On chip monitor
GB8432533D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Integrated circuits
US4635261A (en) * 1985-06-26 1987-01-06 Motorola, Inc. On chip test system for configurable gate arrays
GB8518860D0 (en) * 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
GB8518859D0 (en) * 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
NL8502476A (nl) * 1985-09-11 1987-04-01 Philips Nv Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers.
US4710933A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Parallel/serial scan system for testing logic circuits
US4931722A (en) * 1985-11-07 1990-06-05 Control Data Corporation Flexible imbedded test system for VLSI circuits
US4701920A (en) * 1985-11-08 1987-10-20 Eta Systems, Inc. Built-in self-test system for VLSI circuit chips
US4710927A (en) * 1986-07-24 1987-12-01 Integrated Device Technology, Inc. Diagnostic circuit
NL192801C (nl) * 1986-09-10 1998-02-03 Philips Electronics Nv Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen.

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