SE465441B - Foerfarande foer undersoekning av integrerade kretsar samt medel foer genomfoerande av foerfarandet - Google Patents

Foerfarande foer undersoekning av integrerade kretsar samt medel foer genomfoerande av foerfarandet

Info

Publication number
SE465441B
SE465441B SE8703460A SE8703460A SE465441B SE 465441 B SE465441 B SE 465441B SE 8703460 A SE8703460 A SE 8703460A SE 8703460 A SE8703460 A SE 8703460A SE 465441 B SE465441 B SE 465441B
Authority
SE
Sweden
Prior art keywords
register
connection
integrated circuit
test
integrated circuits
Prior art date
Application number
SE8703460A
Other languages
English (en)
Other versions
SE8703460D0 (sv
SE8703460L (sv
Inventor
W A Sauerwald
Jong F G M De
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Publication of SE8703460D0 publication Critical patent/SE8703460D0/sv
Publication of SE8703460L publication Critical patent/SE8703460L/sv
Publication of SE465441B publication Critical patent/SE465441B/sv

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558Addressing or selecting of subparts of the device under test
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555Control logic

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Communication Control (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

465 441 2 sig själv-inte kan undersökas, t ex en modul som är utförd i konventio- nell TTL-logik, t ex en láskrets.
Exempel på känd teknik: Det är känt att undersöka en kombination av integrerade kretsar enligt ”scan”-testprincipen, som t ex är beskriven i amerikanska patent- skriften 3.761.695 där de olika integrerade kretsarna undersökes i följd. Denna testprincip är baserad på det faktum att ett antal bistabila element, som finns i den integrerade kretsen, i ingángs- och utgångstill- stånden kopplas såsom skiftregister så att test- respektive resultat- mönstren kan matas in och matas ut i serie för att bilda nämnda skift- register. I exekveringstillståndet användes nämnda bistabila element på ett sådant sätt som om kretsen vore i normal drift. Den i nämnda patent- skrift beskrivna principen kan utvidgas till 'serpentin“-konceptet. Ser- pentin-konceptet innebär att de integrerade kretsarna anslutes i en kedja. Testmönstren och resultatmönstren kan förflytta sig i nämnda kedja därigenom att en utgángsledning för resultatmönster hos en krets i kedjan också verkar såsom en ingángsledning för testmönster för en efterföljande krets i kedjan. Som följd av kaskadkopplingen av de integrerade kretsarna måste test/resultatmönstren ofta passera flera integrerade kretsar innan ' de når fram till ett givet ställe. När flera test/resultatmönster använ- des samtidigt måste de vidare vara åtskilda det korrekta avståndet längs den så bildade serpentinförbindningen för att matas in korrekt och utvär- deras korrekt. Som följd härav tar undersökningen läng tid och kräver kontinuerlig övervakning genom en testanordning, varför denna senare inte kan använda sin behandlingskapacitet för att omväxlande tillföra ett testmönster och utvärdera ett tidigare mottaget resultatmönster.
En ytterligare nackdel med det beskrivna serpentinkonceptet är att det i händelse av fel hos en av kretsarna i många fall inte är möjligt att undersöka de andra integrerade kretsarna om test- och/eller resultat- mönstren är försenade genom serietransporten. Vidare mäste alla de så förefintliga integrerade kretsarna drivas inbördes synkront och de måste alla ha den aktuella testfaciliteten. Allt detta reducerar användbarheten av detta koncept avsevärt.
Det ovanstående problemet gäller också när förbindningsfunktionen mellan två eller flera integrerade kretsar undersökes. I detta test matas testmönster till en eller flera integrerade kresar, som kommunicerar via förbindningsfunktionen, medan resultatmönster tas ut från en eller flera integrerade kretsar (den samma eller andra). Testmönstret matas till ett 465 441 I 3 utgångsregister, medan resultatmönstret tas ut från ett ingångsregister i en annan integrerad krets. För en intern test av den integrerade kretsen matas vanligen testmönstret till ett ingångsregister, medan resultat- mönstret vanligen tas ut från ett utgångsregister i samma integrerade krets.
Andamål med uppfinningen Det är ett ändamål med uppfinningen att åstadkomma ett förfarande, där en felaktig kopplingsanordning eller en felaktig förbindningsfunktion vanligen inte behöver inverka menligt på undersökningen av andra integre- rade kretsar eller förbindningsfunktioner på samma bärare, emedan det hela kan anordnas så att alla integrerade kretsar och förbindningsfunk- tioner utom den integrerade krets eller den förbindningsfunktion, som undersökes, vanligen är väsentligen kortslutna. Det är ytterligare ett ändamål att åstadkomma ett förfarande, där styrning av de respektive integrerade kretsarna kan realiseras på två nivåer, varigenom inställning av individuella testmoder är lätt att realisera, och där vidare, genom en standardisering av förbidningarna, en omgivning kan åstadkommas i vilken en godtycklig krets eller förbindningsfunktion kan göras redo för under- sökning utan att extra förbindningar för information eller styrning är nödvändiga.
Förbindningstekniken kan vara enkel så att bl a bara en liten yta på bäraren behöver tas i anspråk; godtycklig adresserbarhet av de inte- grerade kretsarna kan realiseras; metoden kan anpassas till de ovan be- skrivna testprocedurerna; och för varje integrerad kretsfunktion är vari- ationer och tillägg möjliga utan att det är nödvändigt att gränssnittet ändras för undersökningen.
Sammanfattning av uppfinningen Enligt uppfinningen kännetecknas ett inledningsvis beskrivet för- farande därav att de integrerade kretsarna, före aktivering av nämnda in- gångstillstånd, ställes in i ett begynnelsetillstånd i vilket ett mod- styrsignaltåg matas till en tredje anslutning och lagras i ett modstyr- register i åtminstone en av de integrerade kretsarna, och att ett första innehåll i modregistret därvid, såsom ett första alternativ, bringar en första styrsignal att kortsluta den nämnda tredje anslutningen i den aktuella integrerade kretsen direkt till en fjärde anslutning för att koppla information som tas emot på den tredje anslutningen direkt till en ytterligare anslutning på en annan integrerad krets, vilken ytterligare anslutning motsvarar den tredje anslutningen och är ansluten till nämnda 465 441 4 fjärde anslutning, att ett andra innehåll i modregistret, såsom ett andra alternativ, bringar en andra styrsignal att genomkoppla den tredje an- slutningen, medan nämnda modregister shuntas, till ett ingångsregister för att till detta mata lokala testmönstersignaler, och att koppla den nämnda fjärde anslutningen, under shuntning av nämnda modstyrregister, till ett utgångsregister för att avleda lokala resultatmönstersignaler därifrån så att de nämnda tredje och fjärde anslutningarna därvid verkar såsom de nämnda första respektive andra anslutningarna. Som följd av den lätt inställbara modstyrningen kan många olika moder realiseras om så krävs. Som följd av kortslutningen kan undersökningar av andra integre- rade kretsar och förbindningsfunktioner för andra integrerade kretsar, även med avsevärda defekter, vanligen genomföras.
I den andra moden kan testmönstret användas både för en undersök- ning av det inre av en integrerad krets och för undersökning av en för- bindningsfunktion.
Uppfinningen avser också både en bärare som är försedd med ett an- tal integrerade kretsar, som lätt kan undersökas medelst förfarandet, och en integrerad krets som är lämplig för att anordnas på en sådan bärare, varvid den integrerade kretsen och/eller förbindningsfunktionerna kan undersökas. Ytterligare fördelar och realiseringar är beskrivna i under- kraven.
Sammanfattning av figurerna Uppfinningen beskrivs mera detaljerat med hjälp av exempel under hänvisning till bifogade schematiska ritningar, där Figur 1 visar ett blockschema för en integrerad krets utförd i en- lighet med uppfinningens principer, Figur 2 visar en detalj av det inbördes förhållandet i en del av figur 1, Figur 3 visar ett exempel på en bärare med flera integrerade kret- sar.
Beskrivning av en integrerad krets Figur 1 visar ett blockschema av en integrerad krets som är utförd i enlighet med uppfinningens principer. Höljet är angivet genom blocket . Kretsen omfattar fyra register 30, 32, 34, 36. Skiftregistret 30 matas via strömställaren 42 genom ingången 22 för att ta emot ett mod- styrsignaltåg; i detta enkla exempel har det fyra bitar. Lagringen därav synkroniseras genom klockpulser på klämman CL och sker under styrning med en första styrsignal på klämman TST, vilken anger att ett seriemönster 465 441' tas emot, och en andra styrsignal på klämman C/D vilken ställer om ström- ställaren 42 till det övre läget och således signalerar att modstyrsig- naltåget kan tas emot. I läget för ej test är registren 32, 34, 36 genom- släppliga och ej märkbara för omgivningen.
Kretsens aktuella användarfunktion verkställes av de bistabila ele- menten i registret 34 (i detta exempel således fyra) och blocket 38 som i detta fall innefattar kombinationslogik som inte beskrives närmare (samt eventuellt ytterligare element). De bistabila elementen i registret 34 verkar genom sin dubbelriktade koppling till blocket 38 såsom interna vippor i nämnda block. I ingångs/utgångstillstånden drives registret 34 på det vanliga "scan"-testsättet för att leda ett test/resultatmönster från/till omgivningen. I en annan utföringsform tjänar det att lagra in- formation med vilken interna vippor kan förinställas till ett aktuellt värde. I detta fall verkställes den integrerade kretsens aktuella funk- tion uteslutande av blocket 38. Vipporna i registret 34 och de vippor som därvid ställes in kan geografiskt vara belägna var som helst inuti blocket 38. För enkelhets skull beskrives användarfunktionen icke när- mare. Det är också möjligt att det interna "scan"-testet inte realiseras utan att registrets 32 utgång anslutes direkt till registrets 36 ingång.
Registret 32 har i detta exempel sex steg som kan ställas in parallellt via ingången 26. Det kan vidare ställas in i serie via ingån- gen 22 och strömställarna 42 och 44 förutsatt att dessa är inställda i de rätta lägena. Registret 32 har en serieutgång till registret 34. Regist- ret 32 har en parallellutgång till (kombinations-) logikblocket 38. För undersökning av förbindningsfunktionen tas ett resultatmönster emot parallellt och matas ut i serie. För undersökning av blocket 38 tas ett testmönster emot i serie och matas ut parallellt. Det är inte absolut nödvändigt att dessa två saker realiseras.
Registret 36 har i detta exempel sex steg som kan ställas in parallellt från (kombinations-) logikblocket 38. Det kan vidare ställas in i serie från registret 34. Registret 36 kan mata sin information i serie till utgången 24 förutsatt att strömställarna 46 och 48 befinner sig i de korrekta lägena. Registret 36 har en parallellutgång genom ut- gångarna 28. För undersökning av förbindningsfunktionen tas ett testmön- ster emot i serie och matas ut parallellt. För undersökning av blocket 38 tas ett resultatmönster emot parallellt och matas ut i serie. Det är inte heller absolut nödvändigt att dessa båda saker realiseras.
Skiftregistret 30 har en serieutgång till ugången 24 förutsatt att 465 441 6 strömställaren 46 befinner sig i det rätta läget. I vissa fall är denna senare anslutning överflödig och registret 30 har ingen serieutgång.
Vidare finns en logisk kortslutning 40 som är aktiv när de fyra ström- ställarna 42, 44, 46, 48 alla är inställda i de rätta lägena mellan serieingången 23 och serieutgången 24. Eventuellt har denna logiska kort- slutning en klockstyrd buffert, varigenom tidsfördröjningseffekter kan standardiseras och inga definitionsproblem uppstår när ett (stort) antal av dessa kortslutningar är anslutna i serie. Slutligen innefattar den integrerade kretsen en avkodare 50 som är ansluten till (en del av) skiftregistret 30. Avkodaren 50 kan avkoda vissa bitar eller bitkombina- tioner i skiftregistret 30 för att bilda en given intern styrsignal för den integrerade kretsen 20. I en annan utföringsform har innehållet i skiftregistret 30 redan avkodats fullständigt och avkodaren 50 är över- flödig. Registret 34 som i detta fall är anslutet mellan registren 32 och 36 kan alternativt vara beläget på ett annat ställe, t ex mellan ingången 22 och registret 32 eller mellan registret 36 och utgången 24. Såsom är visat kan det vara ensamt så att det kan ställas in direkt i serie. Det kan också vara flerfaldigt, t ex i form av en registerbank eller stack så att olika test/resultatmönster kan successivt lagras däri och återvinnas kollektivt. Det är också möjligt att testmönstren har en fast längd, t ex (i detta fall) fyra bitar, medan internt ett mycket längre testmönster är nödvändigt. Multipel serie - parallellomvandling äger därvid rum. Det- samma gäller för resultatmönstren. Adressering av registerbanken/stacken kan återigen ske genom en lämplig styrsignal från registret 30/avkodaren 50.
Arbetsmoder Kretsen enligt figur 1 kan arbeta i följande moder: - Under styrning genom en given signal på klämman C/D och teststyr- signalen på klämman TST befinner sig strömställaren 42 i det övre läget och registret 30 ställes in i serie med ett modstyrtåg. I detta exempel befinner sig därvid också strömställaren 46 i det övre läget och modstyr- tåget kan också översändas till andra integrerade kretsar som är för- bundna med anslutningen 24. Det är fördelaktigt om alla modstyrregister i de respektive integrerade kretsarna som är anordnade på en bärare har samma längd. Vid inställningen sker synkronisering genom klockpulser på anslutningen CL.
Om nämnda signal inte uppträder på klämman C/D befinner sig ström- ställarna 42 och 46 i det nedre läget. Detta betyder att om inga modstyr- 465 441 7 signaler tillföres kretsens drift kan styras genom innehållet i modstyr- registret 30. Dessa styrmoder kan avse följande: - Igenkänning av en adress. Testmoden som kommer att beskrivas i det efterföljande är aktiverad bara om ett förutbestämt mönster är lagrat i vissa bitpositioner av modregistret 30. I alla andra fall är den drifts- mod aktiverad, i vilken bara de avsedda användarfunktionerna genomföres.
Denna igenkänning äger rum i avkodaren 50.
- Inställning av strömställarna 44, 48. Kortslutningen 40 är aktive- rad om dessa befinner sig i sitt "inre" läge så att ett efterföljande signaltåg som tillföres ingången 22 matas ut direkt på utgången 24. Detta betyder att ett testmönster eller resultatmönster kan kopplas in i en annan integrerad krets praktiskt taget utan fördröjning. Om ström- ställarna 44, 48 befinner sig i det "yttre" läget och en “test"-styrsig- nal tas emot på klämman TST så skall ett signaltåg på anslutningen 22 be- handlas såsom ett testmönster och kan användas för att ställa in regist- ren 32 och/eller 34 och/eller 36 i serie med ett lämpligt testmönster.
Funktionen av de respektive testbitarna kommer att förklaras i det efter- följande. Om därefter "test"-styrsignalen på klämman TST försvinner be- handlas testmönstret i den (kombinatoriska) logiska kretsen 38, varigenom ett resultatmönster uppträder i registren 34 och/eller 36, eller alterna- tivt testmönstret transporteras via en förbindningsfunktion, varefter re- sultatet av en undersökning av förbindningsfunktionen uppträder i regist- ret 32. Resultatmönstret av en undersökning av en förbindningsfunktion kommer vanligen att uppträda i en annan integrerad krets än den, i vilken testmönstret för nämnda undersökning har tillförts. Om sedan teststyrsig- nalen återigen uppträder på klämman TST (efter en eller ett tidigare be- stämt större antal klockpulser på klämman CL) kan testmönstret tas ut för utvärdering genom anslutningen 24. Ingångstillståndet och utgångstill- ståndet är båda synkroniserade genom klockpulser på klämman CL. Exekve- ringstillståndet kan eventuellt också vara synkroniserat genom klockpul- ser på klämman CL. Detta kommer ofta inte att ske, t ex då handskaknings- protokoll realiseras mellan olika integrerade kretsar (dessa kan inte undersökas på annat sätt) och generellt då användning av serieskiftklock- styrning inte skulle vara optimal, t ex till följd av en alltför låg fre- kvens. I detta fall kan antingen en extern klocka eller en intern klocka vara anordnad.
Ytterligare moder som kan ställas in selektivt kan vara en eller flera av följande. Registret 34 är kortslutet medelst ett par ström- 465 441 8 ställare på samma sätt som strömställarna 44/46 åstadkommer en kortslut- ning genom ledningen 40. Detsamma kan ske för registren 32 och/eller 36.
Det är också möjligt att kortsluta ingången 22 direkt till registrets 36 serieingång. Det är också möjligt att kortsluta registrets 32 serieutgång direkt till utgången 24. Vidare kan en given intern styrsignal för det inre av blocket 38 alstras.
Figur 2 visar ett annat exempel på det organisatoriska förhållandet mellan registren 32, 34 och 36 och ett block 380 som i detta fall också innefattar ett antal vippor förutom (den ej visade) kombinationslogiken.
I första hand realiseras en selektivt styrbar kortslutning för registret 34 medelst strömställare 60, 62 och ledningen 64. Registrets 32 vippor innehåller en serie av sex informationsbitar som kan vara mottagna från utsidan av kretsen (via anslutningen 26). Vípporna i registret 36 inne- håller efter en undersökning av blocket 380 representationer av sex in- formationsbitar som skall matas till ytterligare element. Alternativt innehåller de, före en undersökning av en förbindningsfunktion, ett test- mönster som skall matas till nämnda förbindningsfunktion, vilket test- mönster sedan exempelvis kan tas emot i en annan integrerad krets. För- utom detta är det möjligt att ett antal av registerstegen i registren 32, 36 är dubbelriktat anslutna till interna komponenter i blocket 38/380.
Figur 2 visar att det inre av blocket 380 också innefattar ett antal vippor. De är visade genom block. Det logiska djupet, mätt i bitar, är tre bitar för alla ingångsstegen i registret 32 fram till utgångs- stegen i registret 36. Kombinationslogiken kan ge upphov till alla typer av tvärförbindningar. I realiteten är den funktionella kretsen uppdelad i sex parallellt organiserade oberoende laddningsbara 'scan'-testkedjor, för vilket ändamål registret 32 bildar en serie-parallellomvandlare och registret 36 bildar en parallell-serieomvandlare. Omvänt kan registret 36, för undersökning av en förbindningsfunktion mellan integrerade kret- sar på en bärare, bilda en serie-parallellomvandlare medan registret 32 kan bilda en parallell-serieomvandlare.
Det är visat i figur 1 att registret 34 är anslutet bitvis och dubbelriktat till blocket 38. I figur 2 är varje individuell bitposition ansluten enkelriktat till en respektive tidigare bestämd intern vippa in- uti blocket 380. Som följd härav kan innehållet i bitpositionerna 52, 54 i detta exempel ställas in på förutbestämda värden. Vidare kan informa- tionsinnehållet i bitpositionerna 56, 58 avledas på ett motsvarande selektivt sätt utan interaktion med av senare vippor i testkedjan.
W fw 465 441 i 9 Fördelen med en sådan funktion är att det i vissa fall kommer att räcka att fylla registret 36 bara en gång, även om djupet hos de individuella "scan"-testkedjorna inuti blocket 380 är (mycket) större än 1 bitposi- tion.
Följande moder är möjliga: a. kortslutning genom förbindningen 40; b. ' "scan"-testet genomföres med ett testmönster som är sex bitar brett och tre bitar djupt, varvid resultatmönstrets dimension är densamma. I praktiken kommer sådana mönster vanligen att ha avsevärt större dimen- sioner; c. 4 registret 32 fylles med ett testmönster som är sex bitar brett och en bit djupt; ett resultatmönster med samma dimension bildas i registret 36, medan registret 34 ej är aktiverat; d. samma som c, men i detta fall är också registret 34 aktiverat; e. bara registret 34 är aktiverat, medan registren 32, 36 är kort- slutna (fördelen med detta är att ett mönster därvid snabbt kan tillföras via ingången 22 och tas ut via utgången 24). Alla typer av moder kan rea- liseras, av vilka några i synnerhet är fördelaktiga för undersökning av den integrerade kretsen själv och några i synnerhet är fördelaktiga för undersökning av förbindningsfunktionerna_ Beskrivning av en bärare Figur 3 visar en bärare med tre integrerade kretsar på vilka upp- finningen kan tillämpas. Den integrerade kretsen 70 ser till det yttre lika-dan ut som kretsen enligt figur 1: tre styranslutningar TST, CL, C/D, sex stift 260 på ingångssidan och sex stift 280 på utgångssidan.
Vidare finns en ingång 220 och en utgång 240 för ett modstyrsignaltåg. De integrerade kretsarna 72, 74 är visade på ett motsvarande sätt men indi- viduellt kan de ha helt olika funktioner. På ritningen visas att de var och en bara har fyra stift på ingångssidan och samma antal stift på ut- gångssidan. Anslutningarna 220, 222, 224 motsvarar varandra liksom an- slutningarna 240, 242 och 244. Anslutningarna 240 och 222 är förbundna.
När kortslutningen omkring modstyrregistret i kretsen 70 är aktiverad kan således ett modstyrsignaltåg matas direkt till den integrerade kretsen 72. Detsamma gäller också då nämnda signaltåg är ett testmönster eller, om så är tillämpbart, ett resultatmönster. Anslutningarna 242 och 224 är också sammanbundna; de tre integrerade kretsarna är således anordnade i en kedja men som följd av de olika komponenternas kortslutningsbarhet blir signalpassagen trots detta snabb. (Eventuellt är fördröjningen en 465 441 klockpuls om en klockstyrd buffert finns för varje integrerad krets, vilket inte är visat för att förenkla att ritningen).
Anslutningen 280 har sex stift medan anslutningarna 262, 264 var och en bara har fyra stift. Förbindningsmönstren bestämmes i första hand genom de funktioner som den med integrerade kretsar försedda bäraren skall utföra. Om inte något modstyrsignaltåg uppträder och ej heller något serietestmönster som skall matas till en motsvarande serieingång (22 i figur 1) kommer utgången 240 temporärt inte att användas. Därför är det i detta fall möjligt att låta nämnda stift ingå i det funktionella förbindningsmönstret för bäraren som är försedd med integrerade kretsar.
Den aktuella informationssignalen kan därvid avledas direkt från klämman 220. 'x U

Claims (14)

10 15 20 25 30 35 465 441 ' 11 Patentkrav
1. Förfarande för att undersöka kretsar innefattande integrerade kret- sar som är anordnade på en bärare (76), vid vilket ett testmönster matas i serie till en integrerad krets (20), som är inställd i ett ingångstill- stånd, genom en första anslutning (22) därpå och lagras temporärt, varef- ter de integrerade kretsarna ställes in i ett exekveringstillstånd för att bilda ett resultatmönster av nämnda testmönster, vilket resultatmöns- ter som finns i någon av de integrerade kretsarna, som är inställd i ett utgångstillstånd, sedan tas ut i serie genom en andra anslutning (24) därpå för att, genom en utvärdering av dess informationsinnehåll, åstad- komma en karakteristisk indikation på korrekt/felaktig funktion av de in- tegrerade kretsarna respektive deras förbindningsfunktion, k ä n n e - t e c k n a t av att de integrerade kretsarna, före aktivering av nämnda ingångstillstånd, ställes in i ett begynnelsetillstånd, i vilket ett mod- styrsignaltåg matas till en tredje anslutning och lagras i ett modstyr- register (30), i åtminstone en av de integrerade kretsarna, och att ett första värde på innehållet i modregistret sedan, såsom ett första alter- nativ, bringar en första styrsignal att kortsluta (40) den nämnda tredje anslutningen i den aktuella integrerade kretsen direkt till en fjärde an- slutning för att koppla information som tagits emot på den tredje anslut- ningen direkt till en ytterligare anslutning på en annan integrerad krets, vilken ytterligare anslutning är förbunden med nämnda fjärde an- slutning och motsvarar den tredje anslutningen, att ett andra värde på innehållet i modregistret, såsom ett andra alternativ, bringar en andra styrsignal att genomkoppla den tredje anslutningen, medan nämnda modre- gister shuntas, till ett ingångsregister (32, 34, 36) för att till detta mata lokala testmönstersignaler, och att koppla den nämnda fjärde anslut- ningen, medan det nämnda modstyrregistret shuntas, till ett utgångsregis- ter (32, 34, 36) för att avleda lokala resultatmönstersignaler därifrån så att de nämnda tredje och fjärde anslutningarna därvid verkar såsom de nämnda första respektive andra anslutningarna.
2. Förfarande enligt patentkravet 1, k ä n n e t e c k n a t av att i nämnda andra alternativ ett tredje värde på innehållet i modstyrregist- ret påverkar nämnda testmönster i form av ett nxm (n,m>1)-bits testmöns- ter för att åstadkomma serie/parallellomvandling och tillförsel till de aktuella komponenterna på bäraren. 465 441 10 15 20 25 30 35 12
3. Förfarande enligt patentkravet 2, k ä n n e t e c k n a t av att det nämnda tredje innehållet påverkar nämnda resultatmönster för paral- lell/serieomvandling vid signalutmatning från de aktuella komponenterna som är anordnade på bäraren.
4. Förfarande enligt patentkravet 1, 2 eller 3, k ä n n e t e c k - n a t av att ett fjärde innehåll i modstyrregistret påverkar nämnda * testmönster såsom ett (nx1)-bits testmönster av 1 bits djup för serie/ parallellomvandling såsom en emulering av ett informationsmönster som tagits emot i ett ingångsregister från en förbindningsfunktion, och på- verkar ett (nx1)-bits resultatmönster i ett utgångsregister för paral- lell/serieomvandling såsom en representation av ett informationsmönster för att presenteras i en förbindningsfunktion.
5. Förfarande enligt något av patentkraven 1-4, k ä n n e t e c k - n a t av att ett femte innehåll i modstyrregistret påverkar ett extra styrregister som kan vara anslutet mellan nämnda tredje och fjärde an- slutningar på den aktuella integrerade kretsen för att selektivt fylla bistabila element inom den integrerade kretsen med ett binärt värde och att avläsa bistabila element, inom den integrerade kretsen.
6. Bärare försedd med en serie av integrerade kretsar som kan under- sökas med ett förfarande enligt något av patentkraven 1-5, k ä n n e - t e c k n a d av att inom nämnda serie alltid den fjärde anslutningen (240, 242) på en föregående integrerad krets är ansluten i en “daisy"- kedja till den tredje anslutningen (222, 224) på en nästföljande inte- grerad krets.
7. Bärare enligt patentkravet 6, k ä n n e t e c k n a d av att den fjärde anslutningen på åtminstone en integrerad krets är ansluten både till den tredje anslutningen på nästa integrerade krets i serien och till en funktionell anslutning, utom den fjärde, på en integrerad krets i v! nämnda serie. f!
8. Bärare enligt patentkravet 6 eller patentkravet 7, k ä n n e - t e c k n a d av att åtminstone en av nämnda integrerade kretsar inne- fattar ett första och ett andra omkopplingselement, att det första om- kopplingselementet (42, 44) har ett första läge, i vilket det ansluter modstyrregistret mellan de tredje och fjärde anslutningarna, och ett 10 15 20 25 30 35 465 441 13 andra läge i vilket det isolerar modstyrregistret, att det andra omkopp- lingselementet (44, 48) har ett första läge i vilket det bildar en kort- slutning mellan de tredje och fjärde anslutningarna, och ett andra läge i vilket det ansluter ett ytterligare register mellan de tredje och fjärde anslutningarna, och att nämnda ytterligare register kan anslutas till ytterligare ingångar eller utgångar pá den integrerade kretsen för att leda test-/och resultatmönster med flera bitar till och från nämnda ingångar och utgångar.
9. Bärare enligt patentkravet 8, k ä n n e t e c k n a d av att åtminstone en av nämnda integrerade kretsar innefattar ett internt regis- ter (34) som kan anslutas mellan de tredje och fjärde anslutningarna, varvid parallellanslutningar pá detta register kan uteslutande anslutas till interna komponenter i den integrerade kretsen.
10. Bärare enligt patentkravet 9, k ä n n e t e c k n a d av att nämnda interna register är multipelt och, förutom styrsignaler, också tar emot en väljsignal frán modstyrregistret.
11. Bärare enligt något av patentkraven 8, 9 eller 10, k ä n n e - t e c k n a d av att nämnda kortslutning innefattar en klockstyrd buffertvippa.
12. Bärare enligt något av patentkraven 8 till 11, varvid åtminstone en av nämnda integrerade kretsar innefattar ett modstyrregister (30), ett ingängsregister (32), ett internt register (34) och ett utgàngsregister (36), k ä n n e t e c k n a d av att åtminstone tva kortslutningsan- slutningar finns för att kortsluta nämnda modstyrregister och selektivt åtminstone ett ytterligare register anordnat mellan nämnda tredje och fjärde anslutningar.
13. Bärare enligt något av patentkraven 8 till 12, k ä n n e t e c k - n a d av att följande styringángar är anordnade. a. en teststyringäng för att styra en testmod för att i serie leda ett testsignaltág eller att styra en operationsmod; b. en testklockingång för att synkronisera nämnda signalkommunikation; c. en väljingáng för att vid nämnda testförfarande ansluta antingen det nämnda modstyrregistret eller ett annat register till nämnda tredje och/eller fjärde anslutningar. 465 441 10 15 20 25 30 35 14
14. Bärare enligt patentkravet 13, k ä n n e t e c k n a d av att nämnda tre styringángar hos kretsarna i serien är anslutna parallellt till tre externa anslutningar på bäraren.
SE8703460A 1986-09-10 1987-09-07 Foerfarande foer undersoekning av integrerade kretsar samt medel foer genomfoerande av foerfarandet SE465441B (sv)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL8602274A NL192801C (nl) 1986-09-10 1986-09-10 Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen.

Publications (3)

Publication Number Publication Date
SE8703460D0 SE8703460D0 (sv) 1987-09-07
SE8703460L SE8703460L (sv) 1988-03-11
SE465441B true SE465441B (sv) 1991-09-09

Family

ID=19848518

Family Applications (1)

Application Number Title Priority Date Filing Date
SE8703460A SE465441B (sv) 1986-09-10 1987-09-07 Foerfarande foer undersoekning av integrerade kretsar samt medel foer genomfoerande av foerfarandet

Country Status (9)

Country Link
US (2) US5430735A (sv)
JP (1) JP2641214B2 (sv)
KR (1) KR960003991B1 (sv)
DE (1) DE3727723C2 (sv)
FR (1) FR2603704B1 (sv)
GB (1) GB2195185B (sv)
IT (1) IT1230685B (sv)
NL (1) NL192801C (sv)
SE (1) SE465441B (sv)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL192801C (nl) * 1986-09-10 1998-02-03 Philips Electronics Nv Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen.
US5329471A (en) * 1987-06-02 1994-07-12 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US6085336A (en) * 1987-06-02 2000-07-04 Texas Instruments Incorporated Data processing devices, systems and methods with mode driven stops
US6522985B1 (en) 1989-07-31 2003-02-18 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US5684721A (en) * 1987-09-04 1997-11-04 Texas Instruments Incorporated Electronic systems and emulation and testing devices, cables, systems and methods
US5535331A (en) * 1987-09-04 1996-07-09 Texas Instruments Incorporated Processor condition sensing circuits, systems and methods
DE3911939A1 (de) * 1989-04-12 1990-10-18 Philips Patentverwaltung Integrierte schaltungsanordnung
US5805792A (en) * 1989-07-31 1998-09-08 Texas Instruments Incorporated Emulation devices, systems, and methods
US5048021A (en) * 1989-08-28 1991-09-10 At&T Bell Laboratories Method and apparatus for generating control signals
JPH0389182A (ja) * 1989-08-31 1991-04-15 Sharp Corp 集積回路装置
NL9000380A (nl) * 1990-02-16 1991-09-16 Philips Nv Sequentiele finite state machine schakeling, alsmede geintegreerde schakeling voorzien van de schakeling.
JP3118266B2 (ja) * 1990-03-06 2000-12-18 ゼロックス コーポレイション 同期セグメントバスとバス通信方法
US5153882A (en) * 1990-03-29 1992-10-06 National Semiconductor Corporation Serial scan diagnostics apparatus and method for a memory device
US6675333B1 (en) * 1990-03-30 2004-01-06 Texas Instruments Incorporated Integrated circuit with serial I/O controller
TW216472B (sv) * 1991-12-18 1993-11-21 Philips Nv
US5471481A (en) * 1992-05-18 1995-11-28 Sony Corporation Testing method for electronic apparatus
US5617021A (en) * 1992-07-23 1997-04-01 Xilinx, Inc. High speed post-programming net verification method
EP0595379B1 (en) * 1992-09-07 2002-11-20 Koninklijke Philips Electronics N.V. A method and apparatus for analog test signal usage in a digital environment
US5636229A (en) * 1992-11-18 1997-06-03 U.S. Philips Corporation Method for generating test patterns to detect an electric shortcircuit, a method for testing electric circuitry while using test patterns so generated, and a tester device for testing electric circuitry with such test patterns
DE69606129T3 (de) * 1995-10-13 2015-03-05 Jtag Technologies B.V. Verfahren und Tester zur Beaufschlagung eines elektronischen Bausteins mit einem Triggerimpuls
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5719879A (en) * 1995-12-21 1998-02-17 International Business Machines Corporation Scan-bypass architecture without additional external latches
US5869979A (en) * 1996-04-05 1999-02-09 Altera Corporation Technique for preconditioning I/Os during reconfiguration
US6035260A (en) * 1997-04-23 2000-03-07 Northrop Grumman Corporation Wrist strap integrity check circuitry
US5872455A (en) * 1997-05-16 1999-02-16 Northrop Grumman Corporation Wrist strap test mode circuitry
US7155646B2 (en) * 1999-02-10 2006-12-26 Texas Instruments Incorporated Tap and test controller with separate enable inputs
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
JP2000081466A (ja) * 1998-09-07 2000-03-21 Oki Electric Ind Co Ltd 半導体集積装置
US6430718B1 (en) * 1999-08-30 2002-08-06 Cypress Semiconductor Corp. Architecture, circuitry and method for testing one or more integrated circuits and/or receiving test information therefrom
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
DE10142675A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Steuerregister
JP3785388B2 (ja) * 2002-09-17 2006-06-14 松下電器産業株式会社 故障検出方法
US7284170B2 (en) * 2004-01-05 2007-10-16 Texas Instruments Incorporated JTAG circuit transferring data between devices on TMS terminals
US7508724B2 (en) * 2006-11-30 2009-03-24 Mosaid Technologies Incorporated Circuit and method for testing multi-device systems
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US20100067203A1 (en) * 2008-07-08 2010-03-18 T-Ray Science Inc. Apparatus for carrying photoconductive integrated circuits
US10867689B2 (en) * 2019-02-12 2020-12-15 Micron Technology, Inc. Test access port architecture to facilitate multiple testing modes

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
US4357703A (en) * 1980-10-09 1982-11-02 Control Data Corporation Test system for LSI circuits resident on LSI chips
US4488259A (en) * 1982-10-29 1984-12-11 Ibm Corporation On chip monitor
GB8432533D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Integrated circuits
US4635261A (en) * 1985-06-26 1987-01-06 Motorola, Inc. On chip test system for configurable gate arrays
GB8518859D0 (en) * 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
GB8518860D0 (en) * 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
NL8502476A (nl) * 1985-09-11 1987-04-01 Philips Nv Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers.
US4710933A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Parallel/serial scan system for testing logic circuits
US4931722A (en) * 1985-11-07 1990-06-05 Control Data Corporation Flexible imbedded test system for VLSI circuits
US4701920A (en) * 1985-11-08 1987-10-20 Eta Systems, Inc. Built-in self-test system for VLSI circuit chips
US4710927A (en) * 1986-07-24 1987-12-01 Integrated Device Technology, Inc. Diagnostic circuit
NL192801C (nl) * 1986-09-10 1998-02-03 Philips Electronics Nv Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen.

Also Published As

Publication number Publication date
US5657329A (en) 1997-08-12
IT1230685B (it) 1991-10-29
KR880004327A (ko) 1988-06-03
DE3727723C2 (de) 1999-02-04
FR2603704A1 (fr) 1988-03-11
NL192801B (nl) 1997-10-01
GB8720812D0 (en) 1987-10-14
GB2195185B (en) 1990-10-24
FR2603704B1 (fr) 1988-12-09
DE3727723A1 (de) 1988-03-17
IT8721824A0 (it) 1987-09-07
SE8703460D0 (sv) 1987-09-07
SE8703460L (sv) 1988-03-11
NL8602274A (nl) 1988-04-05
NL192801C (nl) 1998-02-03
GB2195185A (en) 1988-03-30
JPS6370177A (ja) 1988-03-30
KR960003991B1 (en) 1996-03-25
US5430735A (en) 1995-07-04
JP2641214B2 (ja) 1997-08-13

Similar Documents

Publication Publication Date Title
SE465441B (sv) Foerfarande foer undersoekning av integrerade kretsar samt medel foer genomfoerande av foerfarandet
US5717701A (en) Apparatus and method for testing interconnections between semiconductor devices
SE469995B (sv) Förfarande för testning av integrerade kretsar som är monterade på en bärare
US4340857A (en) Device for testing digital circuits using built-in logic block observers (BILBO's)
EP1363132B1 (en) A method and device for testing of configuration memory cells in programmable logic devices (PLDS)
US20130047049A1 (en) Built-in self-test for interposer
JPS6338728B2 (sv)
US5809040A (en) Testable circuit configuration having a plurality of identical circuit blocks
US20220065930A1 (en) Test access port with address and command capability
US5513186A (en) Method and apparatus for interconnect testing without speed degradation
JPS6232511B2 (sv)
US4825439A (en) Semiconductor logic integrated circuit device having first and second operation modes for testing
JP4047402B2 (ja) 2つのステーション間のシリアルデータ交換装置
US7137061B2 (en) Method and device for signaling a transmission fault on a data line
US5440569A (en) Flip-flop circuits for testing LSI gate arrays
US5023875A (en) Interlaced scan fault detection system
JPS6117967A (ja) 試験可能装置
JPH08507610A (ja) プリング抵抗を備える接続部をテストする装置
US7373570B2 (en) LSI device having scan separators provided in number reduced from signal lines of combinatorial circuits
EP0196083A2 (en) Logic circuit
KR100697896B1 (ko) 발생기 시스템 제어기 및 제어 방법
JP2019168309A (ja) 集積回路
JPH1164450A (ja) 半導体試験装置
JP4111801B2 (ja) 半導体装置の故障位置特定方法
JP3053012B2 (ja) 半導体装置の試験回路および試験方法

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 8703460-9

Format of ref document f/p: F

NUG Patent has lapsed