JPS6370177A - 回路試験方法 - Google Patents

回路試験方法

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JPS6370177A
JPS6370177A JP62225424A JP22542487A JPS6370177A JP S6370177 A JPS6370177 A JP S6370177A JP 62225424 A JP62225424 A JP 62225424A JP 22542487 A JP22542487 A JP 22542487A JP S6370177 A JPS6370177 A JP S6370177A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は担体上に設けられた複数個の集積回路を含む回
路を試験する方法にあって、或る集積回路の第１端子に
よって入力状態にセットされた該集積回路に試験パター
ンを直列に供給し、かつ該試験パターンを一次的に記憶
させ、前記複数個の集積回路を実行状態にセットして前
記試験パターンから結果パターンを形成し、ついで出力
状態にセットされたいずれかの集積回路に存在する結果
パターンを該集積回路の第２端子によって直列に出力さ
せて、該結果パターンの情報内容を評価することによっ
て前記複数個の集積回路及びそれらの相互接続機能の良
／不良動作特性を規定する回路試験方法に関するもので
ある。
斯様な担体にはプリント回路板から或るものがあるが、
本発明はこれらプリント回路板の相互接続技術に限定さ
れるものではない。集積回路が益々複雑化するにつれて
、確実な試験方法の需要が高まっている。その理由は、
早期製造段階での生品の除去は後の製造段階で生品を除
去するよりも通常遥かに安価に済むからである。集積回
路は斯様な担体に装着する前に徹底的に試験することが
できるため、斯様な集積回路に未検出の欠陥が有り得る
可能性は無視し得る程度に少ない。それにも拘わらず、
担体に装着した回路構成の試験をすることは有効である
。その理由は、集積回路は担体への装着中に損傷を受け
たり、また相互接続機能が不良となることがあるからで
ある。
２つのく又はそれ以上の）集積回路間の相互接続機能と
は、例えばつぎに列記するような素子又はその一部の動
作特性、従ってそれらの素子又はその一部の良／不良構
造を意味するものとする。
ａ、担体上に設けた導体パターン： 断線及び／又は短絡を試験する； ｂ、前記導体パターンの種々の導体と集積回路モジュー
ルの接続ピンとの間の結線； Ｃ３前記接続ビンと集積回路の基板に設けたボンディン
グ・パッドとの間の例えばゲンディング・ワイヤによる
結線； ｄ、ボンディング・パッドと試験／結果パターンの関連
ビットに対する人／出力端子との間に随意設けるバッフ
ァ素子； ｅ、　　斯様に接続し、少なくともディジタル的に機能
させるための集積回路間に設ける任意の他の素子。これ
らの素子は、例えば相互接続ジャックジョンを接地する
成端抵抗のような受動素子とすることができる。或いは
又、上記素子は、例えばラッチ回路のような慣例のＴＴ
Ｌロジックで構成したモジュールのような、それ自体で
は試験することができない集積回路とすることもできる
。
従来技術 例えば米国特許第３．７６１．６９５号明細書に開示さ
れているように、種々の集積回路を連続的に試験する走
査−試験原理に従って組合せ集積回路を試験することは
既知である。走査−試験原理は、入力及び出力状態にお
いては集積回路に存在する多数の双安定素子がシフトレ
ジスタとして接続されるため、試験及び結果パターンを
それぞれこれらのシフトレジスタに直列に入力させたり
、それらのシフトレジスタから出力させることができる
と云うことに基づいている。実行状態では、上記双安定
素子は集積回路が正規の使用状態にあるかの如くに用い
られる。前記米国特許に記載されている原理は「蛇行Ｊ
　（Ｓｅｒｐｅｎｔｉｎｅ）概念にまで広げることがで
きる。この蛇行概念とは複数個の集積回路をチェーン（
鎖状）に接続することである。試験パターン及び結果パ
ターンは、上記チェーンにおける或る集積回路の結果パ
ターンに対する出力ラインが、そのチェーンのつぎの集
積回路の試験パターンに対する入力ラインとしても作用
するようにしてチェーンにめぐらせることができる。集
積回路を縦続接続すると、試験／結果パターンは、それ
らを所定位置に到達させる前に幾つもの集積回路に通過
させなければならないことが屡々ある。
幾つもの試験／結果パターンを同時に用いる場合には、
それらを蛇行結線に沿って正しい距離離間させて、それ
らを正確に入力させ、かつ正しく評価する必要もある。
これがため試験するのに長時間かかり、しかも試験装置
によって絶えず監視する必要があるため、この試験装置
ではテストパターンを与えたり、先に受信された結果パ
ターンを評価したりするように、その処理能力を切換え
ることはできない。
前述した蛇行概念の他の欠点は、集積回路の１つが機能
しなくなる場合に、試験／結果パターンが直列転送によ
り多面的なものとなると、大抵の場合に他の集積回路を
試験することができないと云うことにある。さらに、全
ての集積回路は相対的に同期をとって作動させる必要が
あり、しかもこらの集積回路にはいずれも関連する試験
設備を持たせる必要がある。
上述した問題は、２つ以上の集積回路間の相互接続機能
を試験する場合にも云えることである。
この試験では、１個以上の集積回路に試験パターンを与
え、これらの試験パターンを相互接続機能部を経て伝送
し、かつ結果パターンを１個以上の集積回路（同じもの
、又は他のもの）から出力させる。試験パターンは或る
集積回路の出力レジスタに供給するも、結果パターンは
一般に他の集積回路の入力レジスタから出力させる。集
積回路を内部試験する場合には、一般に試験パターンを
入力レジスタに供給するも、結果パターンは同じ集積回
路の出力レジスタから出力させるのが普通である。
発明の目的 本発明の目的は、試験下にある集積回路又は相互接続機
能部を除くすべての集積回路及び相互接続機能部は通常
実質上短絡されるように配置し得ることからして、欠陥
回路配置又は欠陥相互接続機能部が、これらが設けられ
ている担体と同じ担体上にある他の集積回路又は相互接
続機能部を試験するのに妨げとならないようにする試験
方法を提供することにある。
さらに本発明の目的は、各集積回路を２つのレベルで制
御可能として、個々の試験モードを簡単に制御でき、し
かもさらに、結線を標準化して、情報又は制御用の追加
の結線を必要とすることなく任意の回路又は相互接続機
能部を試験することのできる情況を創造し得る方法を提
供することにある。
結線技法は、特にその結線に要する担体の面積がごく僅
かで済み、種々の集積回路に任意にアドレス指定するこ
とができ、上記試験処置に前記方法論を適用でき、しか
もインターフェースを変える必要なく集積回路の機能毎
に試験内容の変更及び追加ができるように、簡単なもの
とすることができる。
発明の概要 本発明は冒頭にて述べた回路試験方法において、前記入
力状態に作動させる前に前記複数個の集積回路回路を初
期状態にセットして、モード制御信号列を第３端子に供
給すると共に該モード制御信号列を複数個の集積回路の
内の少なくとも１個の集積回路のモード制御レジスタに
記憶させ、かつ該モードレジスタの第１値の内容が二者
択一の一方として、当該集積回路の前記第３端子を第４
端子に直接短絡させる第１制御信号を供給して、第３端
子にて受信された情報を池の集積回路の別の端子に直接
結合させ、該別の端子を前記第４端子に接続すると共に
前記第３端子に対応させ、前記モードレジスタの第２値
の内容が二者択一の他方として第２制御信号を第３端子
に結合させ、前記モードレジスタを入力レジスタにバイ
パスさせて、該入力レジスタに局部試験パターンを供給
せしめ、かつ前記第２制御信号を前記第４端子に結合さ
せて、前記モード制御レジスタを出力レジスタにバイパ
スさせて、該出力レジスタから局部結果パターン信号を
取出すように前記第３及び第４端子が前記第１及び第２
端子としてそれぞれ作用するようにしたことを特徴とす
る。
上述した本発明によれば、モード制御を簡単に調整し得
るため、所要に応じ、多数の異なるモードを実現するこ
とができる。試験下における集積回路及び相互接続機能
部以外の他の集積回路におけるものは短絡するため、こ
れら他の集積回路及びこれら集積回路における相互接続
機能部に著しい欠陥があっても、試験を通常通りに行う
ことができる。
第２モードでは、集積回路の内部の試験及び＋目互接続
機能の試験の双方に試験パターンを用いることができる
。
本発明は前述した方法によって容易に試験することので
きる多数の集積回路を具える担体及び斯種の担体に設け
るのに適し、後に集積回路及び／又は相互接続機能を試
験し得る集積回路の双方にも関するものである。
実施例の説明 第１図は本発明の原理を具体化する集積回路の一例を示
すブロック線図である。外被をブロック２０にて示すこ
の集積回路は４つのレジスタ３０．３２゜３４、３６を
具えている。シフトレジスタ３０は入力端子２２からス
イッチ４２を経て供給さるモード制御信号列を受信し、
本例ではこの信号列を４ビツトとする。レジスタへの信
号列の記憶は端子ＣＬにおけるクロックパルスによって
同期をとって、端子ＴＳＴに現れる直列パターンの受信
を指示する第１制御信号と、スイッチ４２を頂部位置に
セットして、モード制御信号を受信し得ることを示す端
子Ｃ／Ｄにおける第２制御信号との制御下にて行う。
この場合に、非試験状態におけるレジスタ３２．３４゜
３６はモード制御信号に対し透過的であり、外部回路に
は無閲係である。
集積回路の実際のユーザ機能は、レジスタ３４の双安定
素子（これも本例では４つ）と、この場合性に特定され
ない組合せロジック（及び随意の他の素子）を含むブロ
ック３８とで満足される。レジスタ３４の双安定素子は
、これらを上記ブロック３８の内部フリップフロップと
して斯かるブロックに双方向結合させることにより作動
させる。人／出力状態ではレジスタ３４を通常の走査−
試験法で作動させて、試験／結果パターンを外部回路と
やりとりさせる。レジスタ３４は内部フリップフロップ
を該坐位にプリセットし得る情報を記憶すべく作動させ
るようにもする。この場合における集積回路の実際の機
能はブロック３８により全面的に満足される。レジスタ
３４のフリップフロップ及びこれらのフリップフロップ
によってセットさるフリップフロップはブロック３８内
の任意の位置に地理的に位置させることができる。便宜
上ユーザ機能は敢えて特定しないものとする。内部走査
試験を行わずに、レジスタ３２の出力端子をレジスタ３
６の入力端子に直接接続することもできる。
本例のレジスタ３２は６段から成り、これらには入力端
子２６を経て並列に情報を満たすことができる。レジス
タ３２は入力端子２２及び適切な位置に切換えたスイッ
チ４２と４４を介してモード制御信号列を直列に満たす
こともできる。レジスタ３２はレジスタ３４への直列出
力端子を有している。レジスタ３２はブロック（組合せ
ロジック）３８への並列出力端子も有している。レジス
タ３２は相互接続機能を試験する場合には、結果パター
ンを並列に受信して、直列に出力させる。これに対し、
ブロック３８を試験する場合には、結果パターンを並列
に受信して、直列に出力させる。これに対し、ブロック
３８を試験する場合には、試験パターンを直列に受信し
て、並列に出力させる。これら２つの策は必ずしも実行
させる必要はない。
本例のレジスタ３６は６段から成り、これらにはブロッ
ク（組合ｉロジック）３８から情報を並列に満たすこと
ができる。このレジスタ３６はレジスタ３４から情報を
直列に満たすこともできる。レジスタ３６の情報はスイ
ッチ４６及び４８を正しい位置に切換えて、出力端子２
４に直列に供給することができる。レジスタ３６は出力
端子２８への並列出力端子を有している。このレジスタ
３６は、相互接続機能を試験する場合には試験パターン
を直列に受信して、並列に出力する。ブロック３８を試
験する場合には、結果パターンを並列に受信して、その
パターンを直列に出力させる。これら２つの策も必ずし
も実行させる必要はない。
シフトレジスタ３０は、スイッチ４６が適切な位置に切
換えられる場合に出力端子２４に接続される直列出力端
子を有している。場合によっては斯かる出力端子２４へ
の結線が不要である場合もあり、このような場合にはレ
ジスタ３０の直列出力端子はなくすようにする。直列入
力端子２２と直列出力端子２４との間には、４つのスイ
ッチ４２．４４．４６．４８がすべて適切な位置にある
場合に作動するロジック短絡回路４０も設ける。このロ
ジック短絡回路には随意クロック・バッファを設けて、
これらの短絡回路の多数が直列に接続さる場合に、時間
遅れの影響を標準化し、感度問題をなくすことができる
。
最後に、集積回路はシフトレジスタ３０（又はその一部
）に接続するデコーダ５０も具えている。このデコーダ
はシフトレジスタ３０の所定ビット又ハビシト組合せを
復号化して、集積回路２０用の所定の内部制御信号を形
成することができる。シフトレジスタ３０の内容を予め
完全に復号化しておき、デコーダを不要とすることもで
きる。この場合には、レジスタ３２と３６との間にある
レジスタ３４を他の位置、例えば入力端子２２とレジス
タ３２との間、又はレジスタ３６と出力端子２４との間
に位置させることもできる。レジスタ３４は、それに情
報を直列に直接満たせるように単一のものとすることが
できる。
レジスタ３４は、種々の試験／結果パターンを逐次それ
に記憶させ、かつ集合的に保有し得るように例えばレジ
スタ・バンク又はレジスタ・スタックの形態に複数のも
のとすることもてきる。試験パターンの長さは、例えば
（この場合の）４ビア）のような一定の長さを有するも
のとすることもできるも、内部的には遥かに長い試験パ
ターンが必要である。この場合には多重直−並列変換を
行う。
このことは結果パターンについても云えることである。
レジスタ・バンク／スタックのアドレス指定はレジスタ
３０／デコーダ５０からの適当な制御信号によっても行
うことができる。
動作モード 第１図の回路はつぎの制御モードで作動することができ
る。
−端子Ｃ／Ｄに現れる定められた信号と、端子ＴＳＴに
現れる試験制御信号との制御下にてスイッチ４２は（図
面の）上側の位置に切換えられ、レジスタ３０はモード
制御信号列で直列に満たされる。この場合に、本例では
スイッチ４６も上側の位置にあり、モード制御信号列を
接続点２４に接続される他の集積回路に伝送することも
できる。担体上に設けられる各集積回路のモード制御レ
ジスタはすべて同じ長さのものとするのが有利である。
レジスタ３０へ情報を満たす際には端子ＣＬに現れるク
ロックパルスによって同期をとる。
端子Ｃ／Ｄに前記所定の信号が現れない場合には、スイ
ッチ４２及び４６は下側の位置にある。このことからし
て、モード制御信号が供給されない場合には、第１図の
回路の作動はモード制御レジスタ３０の内容によって制
御することができる。これらの制御モードはつぎのよう
なことに関連させることができる。
−アドレスの認識。後に詳述する試験モードは、モード
レジスタ３０の所定のビット位置に予め定められたパタ
ーンが記憶される場合にのみ有効となる。他の場合には
いずれも動作モードが有効となる。この場合にはユーザ
の意図した機能だけが実行される。この認識はデコーダ
５０にて行われる。
−　スイッチ４４．４８のセット。短絡回路４０は、入
力端子２２に供給さる順次の信号列が出力端子２４に直
接出力されるように、スイッチ４４．４８が（図面で見
て）「内側」位置にある場合に有効である。
このことは試験パターン又は結果パターンを実質上遅延
なしで他の集積回路に結合させることができることを意
味する。スイッチ４４．　ｌ１８が口外側」位置にあり
、しかも端子ＴＳＴにて「試験」制御信号が受信される
場合には、端子２２に現れる信号列を試験パターンとし
て取扱う必要があり、これを用いてレジスタ３２及び／
又は３４及び／又は３６を適当な試験パターンで直列に
満たすことができる。
なお、各試験ビットの機能については後に説明する。端
子ＴＳＴに前記「試験」制御信号の供給後にその制御信
号がなくなると、試験パターンは（組合せ）ロジック回
路３８で処理されて、結果パターンがレジスタ３４及び
／又は３６に現れるか、或いは又、相互接続機能を経て
試験パターンが転送され、その後相互接続機能について
の試験結果がレジスタ３２に現れる。相互接続機能につ
いての試験の結果パターンは通常、その試験のための試
験パターンを与えた集積回路以外の集積回路に現れる。
ついで、試験制御信号が端子ＴＳＴに再び現れる（端子
ＣＬに１つ又は予め定められた多数のクロックパルスが
現れた後）場合には、その試験パターンを評価するため
に端子２４を経て出力させることができる。入力状態及
び出力状態は双方共に端子ＣＬにおけるクロックパルス
によって同期をとる。実行状態も端子ＣＬのクロックパ
ルスによって随意同期をとることができる。このような
ことはまれにしか起こらず、例えば種々の集積回路間に
てハンド−シェーク−プロトコルを果たす場合（さもな
ければ、これらの集積回路を試験することはできない）
及び一般的には例えば周波数が低過ぎるために逐次シフ
トクロックパルスの使用が適さない場合である。このよ
うな場合には外部クロック又は内部クロックを設ける。
選択的に制御し得る他のモードは次の１つ以上のものと
することができる。即ち、スイッチ４４／４６がライン
４０を経る短絡回路を実現するのと同様な方法でレジス
タ３４を一対のスイッチによって短絡させる。これと同
じことをレジスタ３２及び／又は３日に対して行うこと
ができる。入力端子２２をレジスタ３６の直列入力端子
に直接短絡させることもてきる。また、レジスタ３２の
直列出力端子を出力端子２４に直接短絡させることもで
きる。さらに、ブロック３８の内部に対する内部制御信
号は所定の信号とすることができる。
第２図はレジスタ３２．３４及び３６と、ブロック３８
０との構成関係の他の例を示したものであり、この例に
おけるブロック３８０　も組合せロジック（図示せず）
以外に多数のフリップフロップを具えている。先ず、レ
ジスタ３４に対する選択的に制御し得る短絡回路をスイ
ッチ６０．６２及びライン６４によって構成する。レジ
スタ３２のフリップフロップは集積回路の外部から（端
子２６を経て）受信し得る一連の６ビツト情報を包含す
る。ブロック３８０を試験した後のレジスタ３６のフリ
ップフロップは他の素子に供給すべき６ビツト情報を包
含している。
或いは又、レジスタ３６のフリップフロップは相互接続
機能を試験する前には斯かる相互接続機能部に供給すべ
き試験パターンを包含しており、この試験パターンは例
えば他の集積回路にて受信することができる。上述した
こと以外に、レジスタ３２゜３６の多数のレジスタ段は
ブロック３８／３８０の内部構成部品に双方向に接続す
ることができる。
第２図にはブロック３８０が内部に多数のフリップフロ
ップも具えていることを示している。これらのフリップ
フロップもブロックにて示しである。
レジスタ３２の入力段すべてに対するレジスタ３６の出
力段までのブロック３８０のロジック深度は３ビツトと
する。組合せロジックはあらゆる種類の横方向結線を可
能にする。実際には機能回路を６つの並列に組織化した
独立して情報をロードさせることのできる走査試験チェ
ーンに分ける。このためにはレジスタ３２を直−並列変
換器とし、レジスタ３６を並−直列変換器とする。これ
に対し、１つの担体上における集積回路間の相互接続機
能を試験する場合には、レジスタ３６を直−並列変換器
とし、レジスタ３２を並−直列変換器とすることができ
る。
第１図ではレジスタ３４をブロック３８にビット単位で
双方向に接続するように示している。第２図ではレジス
タ３４０個々のビット位置をブロック３８０内の予め定
めた各内部フリップフロップに単方向に接続する。これ
がため、本例ではビット位置５２゜５４の内容を予定値
に設定することができる。さらに、ビット位置５６．５
８の情報内容は、後段の走査試験チェーンのフリップフ
ロップと何ら相互作用させることなく対応する選択方法
にて取出すことができる。このように作動させることの
利点は、ブロック３８０内の個々の走査試験チェーンの
深度が１ビット位置よりも（遥かに）大きくてもレジス
タ３６に情報を１度満たすだけで十分であると云うこと
にある。
モードとしては次のようなモードをとることができる。
即ち、 ａ、ライン４０による短絡； ｂ、走査試験をビット幅が６で、しかもビット深度が３
の試験パターンで行う。結果パターンの一寸法も同じと
する。実際上、斯種パターンの寸法は通常非常に大きい
。
Ｃ，レジスタ３２をビット幅が６で、ビット深度が１の
試験パターンで満たす；レジスタ３６では同じ寸法の結
果パターンが形成され、レジスタ３４は作動させない。
ｄ、ｃと同じとするが、この場合にはレジスタ３４も作
動させる。
ｅ、レジスタ３４だけを作動させ、レジスタ３２．３６
を短絡させる（このようにすればパターンを入力端子２
２を経て供給し、かつ出力端子２４を経て迅速に出力さ
せることができる）。特に集積回路そのものを試験する
のに有利なモードや、特に相互接続機能を試験するのに
有利なモードなどあらゆる種類のモードを実行させるこ
とができる。
担体についての説明 第３図は本発明を適用し得る３個の集積回路を有してい
る担体の一例を示したものである。集積回路７０は第１
図の集積回路に外見上似ており、これは３つの制御端子
ＴＳＴ、ＣＬ、Ｃ／Ｄと、入力端２６０における６つの
ピンと、出力側２８０における６つのピンとを具えてお
り、他にモード制御信号列用の入力端子２２０と出力端
子２４０　も具えている。集積回路７２．７４も集積回
路７０と同じように示しであるが、これらは各々機能が
全く異なるものとすることができる。図面では集積回路
７２．７４が入力端に僅か４つのピンと、出力側にも同
数のピンを有するようにしか示してない。入力端子２２
０゜２２２、２２４はこれらが出力端子２４０．２４２
．２４４にそれぞれ対応するようにする。端子２４０　
と２２２は相互接続し、集積回路７０におけるモード制
御レジスタを短絡する場合には、モード制御信号列を集
積回路７２に直接供給することができる。このことは上
記信号列を試験パターンとするか、所用に応じ結果パタ
ーンとする場合についても云える。端子２４２と２２４
も相互接続して、３つの集積回路をディジーチェーンに
配置するも、種々のコンポーネントを短絡させることが
でるために、それでも信号示達は速い。（各集積回路毎
にクロックバッファを設ける場合には、随意遅延時間を
１クロックパルス分とする。なお、クロック・バッファ
は図面が複雑となるために図示してない）。
集積回路７０の出力側２８０は６個のピンを具えている
が、集積回路７２．７４の各入力端２６２．２６４は４
つのピンを具えているだけである。先ず、集ぜ１回路を
設けである担体が果たすべき機能によってト目互接続パ
ターンを決定する。モード制御信号列がない場合、即ち
、第１図の端子２２に対応する直列入力端子に与えるべ
き一連の試験パターンがない場合には、出力端子２４０
は一時使用されな（なる。
これがため、斯様な場合には、集積回路を設けである担
体の機能結線パターンに上記ピンを組込むことができる
。この場合には、関連する情報信号を端子２２０から直
接取出すことができる。
【図面の簡単な説明】
第１図は本発明の原理を具体化する集積回路の一例を示
すブロック線図； 第２図は第１図の一部分における相互関係を詳細に示す
ブロック線図； 第３図は数個の集積回路を有している担体の一例を示す
ブロック線図である。 ２０・・・集積回路 ２２・・・モード制御信号列入力端子 ２４・・・出力端子　　　　　２６・・・入力端子２８
・・・出力端子 ３０、３２．３４．３６・・・レジスタ３８・・・組合
せロジック　　４０・・・ロジック短絡回路４２．　４
４．　４６．　４８・・・スイッチ５０・・・デコーダ
　　　　　６０．６２・・・スイッチ６４・・・短絡回
路　　　　　７０．７２．７４・・・集積回路３８０・
・・組合せロジック 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン 代理人弁理士　　杉　　村　　暁　　秀代理人弁理士　
　杉　　村　　興　　作ＴＳＴ　　ＣＬ　　Ｃｌ０ Ｆｊ６．１ 刈

Claims (1)

  1. 【特許請求の範囲】 １、担体上に設けられた複数個の集積回路を含む回路を
    試験する方法にあって、或る集積回路の第１端子によっ
    て入力状態にセットされた該集積回路に試験パターンを
    直列に供給し、かつ該試験パターンを一次的に記憶させ
    、前記複数個の集積回路を実行状態にセットして前記試
    験パターンから結果パターンを形成し、ついで出力状態
    にセットされたいずれかの集積回路に存在する結果パタ
    ーンを該集積回路の第２端子によって直列に出力させて
    、該結果パターンの情報内容を評価することによって前
    記複数個の集積回路及びそれらの相互接続機能の良／不
    良動作特性を規定する回路試験方法において、前記入力
    状態に作動させる前に前記複数個の集積回路回路を初期
    状態にセットして、モード制御信号列を第３端子に供給
    すると共に該モード制御信号列を複数個の集積回路の内
    の少なくとも１個の集積回路のモード制御レジスタに記
    憶させ、かつ該モードレジスタの第１値の内容が二者択
    一の一方として、当該集積回路の前記第３端子を第４端
    子に直接短絡させる第１制御信号を供給して、第３端子
    にて受信された情報を他の集積回路の別の端子に直接結
    合させ、該別の端子を前記第４端子に接続すると共に前
    記第３端子に対応させ、前記モードレジスタの第２値の
    内容が二者択一の他方として第２制御信号を第３端子に
    結合させ、前記モードレジスタを入力レジスタにバイパ
    スさせて、該入力レジスタに局部試験パターンを供給せ
    しめ、かつ前記第２制御信号を前記第４端子に結合させ
    て、前記モード制御レジスタを出力レジスタにバイパス
    させて、該出力レジスタから局部結果パターン信号を取
    出すように前記第３及び第４端子が前記第１及び第２端
    子としてそれぞれ作用するようにしたことを特徴とする
    回路試験方法。 ２、前記二者択一の他方では、モード制御レジスタの第
    ３値の内容が前記試験パターンを直／並列変換用にｎ×
    ｍ（ｎ、ｍ＞１）ビットの試験パターンを制御して、該
    試験パターンを担体上の当該する構成部品に供給せしめ
    るようにしたことを特徴とする特許請求の範囲第１項に
    記載の方法。 ３、前記モード制御レジスタの第３値の内容が、担体上
    に設けた該当する構成部品から結果パターンを取出す際
    に、並／直列変換用に前記結果パターンを制御すること
    を特徴とする特許請求の範囲第２項に記載の方法。 ４、前記モード制御レジスタの第４値の内容が、相互接
    続機能により入力レジスタにて受信された情報パターン
    のエミュレーションとして、前記試験パターンを直／並
    列変換用に１ビット深度の（ｎ×１）ビットの試験パタ
    ーンとして制御することを特徴とする特許請求の範囲第
    １〜３項のいずれか一項に記載の方法。 ５、前記モード制御レジスタの第５値の内容が特別の制
    御レジスタを制御し、該特別の制御レジスタを当該集積
    回路の前記第３端子と第４端子との間に接続して、該集
    積回路内の双安定素子を２進値で選択的に満たし、かつ
    該集積回路内の双安定素子から２進値を選択的に読取れ
    るようにしたことを特徴とする特許請求の範囲第１〜４
    項のいずれか一項に記載の方法。 ６、特許請求の範囲第１〜５項のいずれかに記載の方法
    により試験し得る一連の集積回路を具えている担体にお
    いて、前記一連の集積回路における先行する集積回路の
    各第４端子をつぎの集積回路の第３端子にデイジーチェ
    ーンで接続したことを特徴とする担体。 ７、少なくとも１個の集積回路の第４端子を前記一連の
    集積回路におけるつぎの集積回路の第３端子と、前記一
    連の集積回路における任意の集積回路の第４端子以外の
    他のいずれかの機能端子との双方に接続したことを特徴
    とする特許請求の範囲第６項に記載の担体。 ８、特許請求の範囲第６又は７項のいずれかに記載の担
    体に設けるのに好適な集積回路において、該集積回路が
    第１及び第２スイッチング手段を具え、該第１スイッチ
    ング手段の第１位置では該手段がモード制御レジスタを
    第３端子と第４端子との間に接続し、前記第１スイッチ
    ング手段の第２位置では該手段がモード制御レジスタを
    分離させ、前記第２スイッチング手段の第１位置では該
    第２スイッチング手段が第３端子と第４端子との間に短
    絡回路を形成し、前記第２スイッチング手段の第２位置
    では該第２スイッチング手段が第３端子と第４端子との
    間に別のレジスタを接続し、かつ前記別のレジスタを集
    積回路の別の入力端子又は出力端子に接続して、これら
    の入力及び出力端子に数ビットの試験及び結果パターン
    を伝達し得るようにしたことを特徴とする集積回路。 ９、第３端子と第４端子との間に内部レジスタ（３４）
    を接続可能とし、該内部レジスタの並列端子を集積回路
    の内部構成部品にのみ接続可能としたことを特徴とする
    特許請求の範囲第８項に記載の集積回路。 １０、前記内部レジスタを多様性のものとし、かつ該レ
    ジスタが制御信号以外にモード制御レジスタから選択信
    号も受信するようにしたことを特徴とする特許請求の範
    囲第９項に記載の集積回路。 １１、前記短絡回路がクロック−バッファ−フリップフ
    ロップを具えることを特徴とする特許請求の範囲第８〜
    １０項のいずれか一項に記載の集積回路。 １２、前記集積回路がモード制御ジスタ、入力レジスタ
    、内部レジスタ及び出力レジスタを具え、少なくとも２
    個の短絡端子を設けて、前記モード制御レジスタを短絡
    せしめると共に、前記第３端子と第４端子との間に設け
    られる少なくとも１個の他のレジスタを選択的に短絡さ
    せるようにしたことを特徴とする特許請求の範囲第８〜
    １１項のいずれか一項に記載の集積回路。 １３、ａ、試験モードを制御して試験信号列を直列に伝
    達したり、動作モードを制御したりする試験制御入力端
    子と； ｂ、前記試験信号列を伝達するのに同期を とるための試験クロック入力端子と； ｃ、前記試験方法にて、前記モード制御し ジスタ又は他のレジスタのいずれかを前記第３及び／又
    は第４端子に接続する選択入力端子； との各制御入力端子を設けたことを特徴と する特許請求の範囲第８〜１２項のいずれか一項に記載
    の集積回路。 １４、前記一連の集積回路における前記３つの制御入力
    端子を前記担体の３つの外部接続端子に並列に接続した
    ことを特徴とする特許請求の範囲第１３項に記載の集積
    回路。
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