DE69606129T3 - Verfahren und Tester zur Beaufschlagung eines elektronischen Bausteins mit einem Triggerimpuls - Google Patents

Verfahren und Tester zur Beaufschlagung eines elektronischen Bausteins mit einem Triggerimpuls Download PDF

Info

Publication number
DE69606129T3
DE69606129T3 DE69606129.5T DE69606129T DE69606129T3 DE 69606129 T3 DE69606129 T3 DE 69606129T3 DE 69606129 T DE69606129 T DE 69606129T DE 69606129 T3 DE69606129 T3 DE 69606129T3
Authority
DE
Germany
Prior art keywords
pulse
circuit
bst
trigger pulse
boundary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69606129.5T
Other languages
English (en)
Other versions
DE69606129D1 (de
DE69606129T2 (de
Inventor
Hendrikus De Wit
Cornelis F.J.M. Stork
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JTAG TECHNOLOGIES BV
Original Assignee
JTAG TECHNOLOGIES BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JTAG TECHNOLOGIES BV filed Critical JTAG TECHNOLOGIES BV
Priority claimed from EP19960202805 external-priority patent/EP0768538B2/de
Publication of DE69606129D1 publication Critical patent/DE69606129D1/de
Application granted granted Critical
Publication of DE69606129T2 publication Critical patent/DE69606129T2/de
Publication of DE69606129T3 publication Critical patent/DE69606129T3/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Beaufschlagung einer zu triggernden Einheit mit einem Triggerimpuls, wobei der zutriggernden Einheit der Triggerimpuls unter der Steuerung einer Boundary-Scan-Test-Logik (BST-Logik) zugeführt wird.
  • Unter einer zu triggernden Einheit ist hier eine Einheit zu verstehen, die erst nach Erhalt eines geeigneten Signals, des sogenannten Triggerimpulses, eine Operation durchführt. Ein Triggerimpuls dieser Art weist ein dynamisches Verhalten auf. Es kann sich zum Beispiel um eine Flanke beim Übergang von einem bestimmten Wert auf einen anderen bestimmten Wert handeln, um einen Impuls, bei dem das Signal seinen Wert ändert und anschließend zu diesem Wert zurückkehrt, oder um eine Impulsfolge mit verschiedenen Änderungen des Wertes. Ein Beispiel für eine zu triggernde Einheit ist ein Speicher, der Adressinformationen und Daten an geeigneten Stiften erhält und die Daten speichert, nachdem dem betreffenden Stift ein Triggerimpuls, in diesem Fall ein Schreib-Freigabesignal, zugeführt wurde.
  • Boundary Scan Test (BST) ist ein Verfahren, das entwickelt wurde, um die Prüfung von Leiterplatten zu unterstützen; es ist in einer Norm (IEEE Norm 1149.1-1990) festgelegt. Das BST-Verfahren wird außerdem in der US-amerikanischen Patentschrift Nr. 5.430.735 (PHN 11.856) beschrieben. In der Veröffentlichung mit dem Titel ”The ABCs of Boundary Scan Test”, veröffentlicht von Philips Test & Measurement, Eindhoven, Niederlande, wird das Konzept des Verfahrens dargelegt und es werden Beispiele für seine Implementierung geschildert. Ein Verfahren der genannten Art ist auf den Seiten 161 bis 166 des Buches ”Boundary-Scan Test, Practical Approach” von Harry Bleeker, Peter van den Eijnden und Frans de Jong, Kluwer, 1993, ISBN 0-7923-9296-5, beschrieben. Auf diesen Seiten wird geschildert, wie ein Speicher getestet wird, indem er durch die BST-Kette mit BST-Zellen angesteuert wird. Gemäß dem bekannten Verfahren wird dem Speicher der Triggerimpuls, in diesem Fall ein Schreib-Freigabesignal (Write-Enable) für den Speicher, über die BST-Kette zugeführt. Tabelle 5–12 auf Seite 163 des genannten Buches zeigt, dass 3 Vektoren erforderlich sind, um dem Speicher den Triggerimpuls zuzuführen, d. h. die Zeilen 4 bis 6 der Tabelle. Ein Vektor ist ein aus Bits bestehendes Muster, wobei die Bits jeweils in einer geeigneten BST-Zelle angeordnet sind. Zu diesem Zweck muss ein Vektor seriell durch die BST-Kette geschoben werden. In diesem Fall werden 3 Vektoren benötigt, weil der Triggerimpuls aus den Bits ”1”, ”0” und ”1” bestehen muss. Eine BST-Kette besteht aus einer möglicherweise großen Anzahl von BST-Zellen; in diesem Fall sind viele Verschiebe-Operationen erforderlich, um dem Speicher den Triggerimpuls zuzuführen. Ein Nachteil dieses Verfahrens besteht darin, dass die Zuführung des Triggerimpulses sehr zeitaufwendig ist.
  • Ein weiteres Verfahren ist aus der Patentschrift JP-A-06 160489 bekannt. In diesem Dokument wird ein Testobjekt, zum Beispiel eine hochintegrierte Schaltung (Large Scale Integration, LSI) beschrieben, in dem sich Boundary-Scan-Test-Schaltkreise und eine Impulserzeugungsschaltung befinden. Die Impulserzeugungsschaltung gibt in Reaktion auf Signale von den Boundary-Scan-Schaltkreisen ein Impulssignal mit einer vorgeschriebenen Impulsamplitude an die erforderlichen internen Abschnitte des Testobjektes aus. Auf diese Weise braucht nur ein Vektor hineingeschoben zu werden, und die Zeit für die Dateneingabe kann auf 1/3 der zuvor benötigten Zeit reduziert werden. Die Boundary-Scan-Test-Schaltkreise und die Impulserzeugungsschaltung befinden sich innerhalb des Testobjektes, da es sonst nicht möglich wäre, die Laufzeit-Spezifikationen des Testobjektes zu erfüllen.
  • N. Münch et al.: „ASP 100-D/PROG User Manual”, gedruckt 13/09/1994 zeigt eine Anwendung von Programmierung im Schaltkreiseines Prüflings (Unit Under Test), UUT, wobei die Adressierungsleitungen durch Boundary-Scan-Einrichtungen auf dem Prüflings, die Dataleitungen und die Signalleitungen durch Parallele Schnittstellenanschlüsse (Parallel Interface Ports), PIPs, gebildet sind.
  • Die Erfindung hat unter anderem zur Aufgabe, ein Verfahren der beschriebenen Art zu schaffen, bei dem keine Maßnahmen innerhalb des Testobjektes getroffen werden müssen, um das Verfahren anwendbar zu machen. Zu diesem Zweck schafft die Erfindung ein Verfahren, wie es in Anspruch 1 definiert ist. Da der Triggerimpuls durch die Impulsschaltung erzeugt wird und nicht durch die BST-Logik selbst, kann der Triggerimpuls innerhalb kurzer Zeit erzeugt werden. Die Impulsschaltung kann unabhängig Triggerimpulse erzeugen und braucht dies nicht in Form von Perioden zu tun, wie dies der Fall ist, wenn die BST-Logik der Einheit die Daten zuführt Darüber hinaus kann das Verfahren – da die Schritte des Verfahrens außerhalb der zu triggernden Einheit durchgeführt werden – in einer Baugruppe verwendet werden, die ursprünglich nicht für die Erzeugung eines Triggerimpulses konzipiert wurde.
  • Ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist in Anspruch 2 definiert. Hier kann die Impulsschaltung durch den Freigabeeingang auf einen transparenten Modus umgeschaltet werden. Im transparenten Modus erzeugt die Schaltung nicht mehr den Triggerimpuls, sondern leitet den Stimulus vom Eingang an den Ausgang weiter. Die Impulsschaltung kann daher umgangen werden und der Triggerimpuls kann vollständig über die BST-Kette zugeführt werden.
  • Die Impulsschaltung kann den Triggerimpuls unabhängig in kürzerer Zeit erzeugen als die BST-Logik selbst. Die Impulsschaltung braucht den Triggerimpuls nicht in Form von Perioden zu erzeugen, wie dies der Fall ist, wenn die BST-Logik der Einheit die Daten zuführt.
  • Diese und andere Aspekte der Erfindung sind in der Zeichnung dargestellt und werden unter Bezugnahme auf die Ausführungsbeispiele im folgenden näher beschrieben.
  • Es zeigen:
  • 1 eine Anordnung zur Ausführung der Erfindung;
  • 2 eine Reihe von Signalen, die sich auf die Impulsschaltung beziehen, bei der Anwendung einer Version des erfindungsgemäßen Verfahrens;
  • 3 ein Ausführungsbeispiel der Impulsschaltung, die zum Ausführen des erfindungsgemäßen Verfahrens geeignet ist;
  • 4 ein Ausführungsbeispiel der Impulsschaltung, die einen Freigabeeingang enthält; und
  • 5 eine alternative Anordnung zum Ausführen der Erfindung.
  • Für ähnliche oder identische Bauteile wurden entsprechende Bezugszeichen in der Zeichnung verwendet.
  • In 1 ist eine Anordnung zur Ausführung der Erfindung dargestellt. Der Tester 102 ist über eine Verbindung 104 mit einem Testobjekt oder einer Testbaugruppe 106 verbunden, zum Beispiel einer Leiterplatte, auf der eine zu triggernde Einheit 108 untergebracht ist. Die Baugruppe 106 beinhaltet auch eine BST-Kette 110, die ein BST-Register 112 eines Bauteils 114, ein BST-Register 116 eines Bauteils 118 und ein BST-Register 120 eines Bauteils 122 umfasst. Der Anschlusspunkt 124 zum Tester ist der sogenannte Testdateneingang (Test Data Input, TDI) und der Anschlusspunkt 126 ist der Testdatenausgang (Test Data Output, TDO). Außerdem erhält jedes Bauteil ein Testtaktsignal (Test Clock, TCK) über einen Punkt 128 und ein Testmodus-Auswahlsignal (Test Mode Select, TMS) über einen Punkt 130, wobei beide Signale durch den Tester 102 geliefert werden. Ein BST-Register eines Bauteils umfasst eine Reihe von BST-Zellen, die jeweils mit einem entsprechenden Stift des Bauteils gekoppelt sind. Diese Kopplung wurde in 1 der Übersichtlichkeit halber weggelassen. Die Bauteile 114, 118 und 120 sowie die zu triggernde Einheit 108 besitzen ebenfalls eine bestimmte Funktionalität. Im Zusammenhang mit, der vorliegenden Erfindung ist diese Funktionalität allerdings nicht relevant, so dass sie in 1 der Übersichtlichkeit halber weggelassen wurde. Die Bedeutung der BST-Signale und die Funktion der BST-Bauteile sind in der genannten Veröffentlichung ”The ABCs of Boundary Scan Test” beschrieben. Der Tester schiebt Signale durch die BST-Kette, um bestimmte BST-Zellen zu erreichen, und danach werden diese Signale über die Anschlüsse 132 und 134 der zu triggernden Einheit 108 zugeführt. Um diese Signale zu verarbeiten, muss die Einheit 108 jedoch einen Triggerimpuls am Eingang 136 erhalten. Ein Beispiel in dieser Hinsicht besteht darin, dass es sich bei der Einheit 108 um einen Speicher handelt, der ein Schreib-Freigabesignal erhalten muss, um die vorliegenden Daten zu akzeptieren, oder darin, dass es sich bei der Einheit 108 um einen Speicher handelt, der ein Ausgabe-Freigabesignal erhalten muss, um die an einer bestimmten Adresse im Speicher vorhandenen Daten auszugeben. Es gibt noch weitere Beispiele für die Verwendung eines derartigen Triggerimpulses, um eine Operation in einer zu triggernden Einheit explizit zu starten. Der Triggerimpuls für den Eingang 136 könnte durch Verschieben einer Reihe von aufeinanderfolgenden Bits über die BST-Kette an eine geeignete BST-Zelle des BST-Registers 112 erzeugt werden, von wo aus die Bits dem Eingang 136 über eine Verbindung 140 zugeführt werden. Bei bestimmten Speichern müssten dem Eingang 136 für einen Schreibvorgang in dem Speicher eine ”1”, eine ”0” und eine ”1” nacheinander zugeführt werden; in diesem Fall sind drei komplette Verschiebe-Operationen durch die BST-Kette erforderlich. Das Signal muss durch alle BST-Zellen in einer BST-Kette geschoben werden, so dass eine entsprechende Anzahl von Perioden vom Tester erforderlich ist. Wenn diese Vorgehensweise in der Praxis angewendet wird, kommt es beim Testen von Speichern zu einer Testdauer von 3 Minuten.
  • Der Tester 102 umfasstzusätzlich zu der Kernlogik 402 eine Impulsschaltung 404, die in der BST-Kette enthalten ist. Die Impulsschaltung ist angeordnet, um den für die Einheit 108 benötigten Triggerimpuls unabhängig zu erzeugen. Die Impulsschaltung kann auf verschiedene Art aufgebaut werden, zum Beispiel als eine sogenannte One-Shot-Schaltung, als ein einzelnes Flip-Flop oder als eine Zustandsmaschine. In der Anordnung aus 1 umfasst die Impulsschaltung eine BST-Zelle 406 und erhält einen Stimulus zum Erzeugen des Triggerimpulses von der genannten BST-Zelle 406. Im operationellen Betrieb erhält der Eingang 136 der Einheit 108 den Triggerimpuls von dem Bauteil 114 über die Verbindung 140. Wenn die Daten über die BST-Kette zugeführt werden, zum Beispiel um einen Test durchzuführen, kann der Triggerimpuls durch die Impulsschaltung 404 über die Verbindung 408 zugeführt werden. Die Verbindung 408 kann als ein abnehmbares Verbindungskabel ausgeführt werden, das mit einem Stift in Kontakt mit dem Anschluss 140 gebracht werden kann. Die Verbindung 408 kann auch so entworfen werden, dass sie einen Teil des Anschlusses 104 zwischen dem Tester 102 und der Baugruppe 106 bildet.
  • Das Verfahren wird wie oben beschrieben durchgeführt, wobei der Stimulus in die BST-Zelle 406 geschoben wird und die eigentliche Impulsschaltung anschließend den erforderlichen Triggerimpuls erzeugt, der dem Eingang 136 über die Verbindung 408 zugeführt wird. Wenn der Triggerimpuls auf diese Weise zugeführt wird, wird der Ausgang des Bauteils 114, an dem der Triggerimpuls im operationellen Betrieb anliegt, auf eine solche Weise deaktiviert, dass eine Konkurrenz auf der betreffenden Verbindung verhindert wird. Zu diesem Zweck ist der genannte Ausgang als Dreizustands-Ausgang konstruiert, der auf den hochohmigen Modus (hohes Z) umgeschaltet werden kann, so dass ein anderer Ausgang den Wert der Verbindung bestimmen kann. Eine Vorrichtung dieser Art ist in der Boundary-Scan-Test-Norm beschrieben. In diesem Ausführungsbeispiel, bei dem der Triggerimpuls aus den Bits ”1”, ”0” und ”1” besteht, können zwei komplette Verschiebe-Operationen beim Zugreifen auf den Speicher weggelassen werden. In dem beschriebenen praktischen Beispiel wird die Dauer zum Testen des Speichers von 3 Minuten auf 1 Minute verkürzt. Ein Vorteil der Anordnungaus 1 besteht darin, dass es in einer Baugruppe 106, zum Beispiel einer Leiterplatte mit mehreren Bauteilen, benutzt werden kann, die ursprünglich nicht zum Erzeugen des Triggerimpulses entsprechend dem erfindungsgemäßen Verfahren vorgesehen war. Wenn eine weitere externe Verbindung 408 geschaffen wird, kann der Triggerimpuls unter der Steuerung eines entsprechend entworfenen Testers 102 auf die beschriebene Weise erzeugt werden. Die Baugruppe 106 selbst braucht nicht modifiziert oder mit einer weiteren Vorrichtung versehen zu werden.
  • In 2 sind mehrere Signale in Bezug auf die Impulsschaltung dargestellt, wie sie während der Ausführung einer Version des erfindungsgemäßen Verfahrens auftreten. Das Signal 702 ist das TCK-Signal der BST-Logik und bestimmt unter anderem die Augenblicke, bei denen der Wert von anderen Signalen sich ändern könnte. Das Bezugszeichen 704 bezeichnet eine Reihe von Zuständen des TAP-Controllers Das Bezugszeichen 706 gibt an, wann die von den BST-Zellen der zu triggernden Einheit zugeführten Signale zeitlich gültig sind. Der Stimulus, der der Impulsschaltung zugeführt wird, ist mit dem Bezugszeichen 708 bezeichnet. Der durch die Impulsschaltung erzeugte Triggerimpuls wird durch die Linie 710 dargestellt. Die abgebildeten Signale betreffen eine Impulsschaltung, die mit der weiteren BST-Logik zusammenarbeitet, welche der zu triggernden Einheit Daten zuführt. Bei diesem Beispiel handelt es sich nur um eine der möglichen Ausführungsformen, und natürlich liegen bei einer anderen Version andere Signale vor. Der gezeigte Triggerimpuls ist ein sogenannter negativer Triggerimpuls, weil der tatsächliche Impuls 712 negativ in Bezug auf den Rest des Signals ist. Es wird klar sein, dass die Erfindung auch bei einem positiven Triggerimpuls benutzt werden kann. Das Signal wird dann in Bezug auf das Signal 710 invertiert und der eigentliche Impuls ist positiv im Vergleich zum restlichen Signal. Dies ist zum Beispiel in einer Situation der Fall, in der es ausreicht, dass der zu triggernde Eingang einen einzigen Übergang von Niedrig auf Hoch erhält oder einen einzigen Übergang von Hoch auf Niedrig. Die Erfindung kann aber auch für Situationen verwendet werden, bei denen der Triggerimpuls ein längeres, komplexeres Signal ist. Die Einsparungen ergeben sich aus der Tatsache, dass der komplette Triggerimpuls nicht mehr über die BST-Kette zu dem zu triggernden Eingang transportiert werden muss, sondern dass es ausreicht, einer Impulsschaltung einen Stimulus zu geben, der im folgenden den kompletten Triggerimpuls unabhängig erzeugt und ohne dass weitere Verschiebe-Operationen durchgeführt werden müssen.
  • Gemäß dem in 2 abgebildeten Verfahren dient der Zustand ”UPDATE-DR” des TAP-Controllers als Start in der Impulsschaltung. Es kann jedoch auch ein anderer Zustand gewählt werden, falls zum Beispiel das Timing des genannten anderes Zustands von dem abgebildeten Timing abweicht.
  • In 3 ist ein Ausführungsbeispiel der Impulsschaltung dargestellt, die zum Ausführen des erfindungsgemäßen Verfahrens geeignet ist. Hierbei handelt es sich um eine Zustandsmaschine mit einem Flip-Flop 802, einem Flip-Flop 804 und einer kombinatorischen Logik 806. Die Schaltung umfasst einen Eingang 808, um den Stimulus zu empfangen, und einen Ausgang 810, um den Triggerimpuls zu liefern. Die Impulsschaltung umfasst außerdem einen Eingang 812 zum Empfangen des TCK-Signals, des Taktsignals zur Steuerung der Aktivitäten der BST-Logik, und einen Eingang 814 zum Empfangen des Aktualisierungssignals, des durch den TAP-Controller gelieferten Signals, das auf die Aktualisierung der BST-Register hinweist. Das TCK-Signal und das Aktualisierungssignal versetzen gemeinsam die Impulsschaltung in die Lage, in Kombination mit der anderen BST-Logik zu arbeiten; für eine weitere Erläuterung in dieser Hinsicht wird auf die genannte Veröffentlichung ”The ABCs of Boundary Scan Test” verwiesen. Unter der Steuerung des TCK-Signals erhalten die Ausgänge der Flip-Flops und damit der Ausgang der Impulsschaltung eine Wiederholung der Werte in Übereinstimmung mit der nachstehenden Tabelle.
    Q (802) Q (804) Ausgang (810)
    0 0 1
    0 1 1
    1 1 0
    1 0 1
    Die Folge ”1101” am Ausgang 810 entspricht dem Triggerimpuls 710 in 2.
  • Die Impulsschaltung aus 3 kann in eine Schaltung aufgenommen werden, die bereits einen TAP-Controller umfasst, der das benötigte Aktualisierungssignal liefern kann. Wenn die Impulsschaltung als vollkommen unabhängige Schaltung aufgebaut ist, muss sie mit einem TAP-Controller ausgestattet werden. Beispiele für eine derartige vollkommen unabhängige Schaltung sind eine speziell entworfene Schaltung auf einer Leiterplatte und ein Bauteil, das die Impulsschaltung enthält.
  • 3 zeigt eine Ausführungsform einer Impulsschaltung, die in Übereinstimmung mit der Erfindung benutzt werden kann. Eine Schaltung dieser Art kann auf verschiedene Weise aufgebaut werden, wobei die Schaltung dann in der Lage ist, mehr oder weniger mit der BST-Logik zu kooperieren. Die Impulsschaltung kann auf eine solche Weise aufgebaut werden, dass die BST-Signale TMS und TCK in der Schaltung nicht benutzt werden, wie dies zum Beispiel in einer One-Shot-Schaltung der Fall ist. Es können auch Schaltungen in Übereinstimmung mit der Erfindung benutzt werden, die nicht in 3 dargestellt sind.
  • 4 zeigt eine Ausführungsform der Impulsschaltung, die einen Freigabeeingang umfasst. Diese Ausführungsform der Impulsschaltung enthält einen Multiplexer 902, der durch ein Freigabesignal an Eingang 904 gesteuert wird. Diese Ausführungsform der Impulsschaltung kann unter der Steuerung des Freigabesignals auf einen transparenten Modus umgeschaltet werden. Der Multiplexer 902 wird dann so geschaltet, dass seinem Ausgang nicht mehr das Ausgangssignal der eigentlichen Impulsschaltung zugeführt wird, sondern das Signal vom Eingang 808. Das Freigabesignal kann durch eine BST-Zelle geliefert werden, so dass die Impulsschaltung über die BST-Kette in einen transparenten Betrieb gesteuert werden kann.
  • Im Zusammenhang mit der vorliegenden Erfindung wird der beschriebene Tester unter anderem zum Testen der Einheit 108 benutzt. Bei der Einheit 108 kann es sich um einen Speicher handeln, in den im Rahmen des Tests Daten geschrieben und anschließend wieder ausgelesen und die ausgelesenen Daten mit den Originaldaten verglichen werden. Ein kompletter Test umfasst eine Vielzahl derartiger Lese/Schreib-Schritte, so dass er relativ zeitaufwendig ist. Ein sogenanntes Ausgabe-Freigabesignal (Output Enable) wird benötigt, um einen Speicher auszulesen. Dieses Signal ist mit dem Schreib-Freigabesignal vergleichbar, das erfindungsgemäß als ein Triggerimpuls durch die Impulsschaltung geliefert werden kann. Aus diesem Grund kann die Erfindung leicht für das Ausgabe-Freigabesignal für Speicher benutzt werden. In einer bestimmten Ausführungsform der Erfindung werden der Triggerimpuls zum Schreiben in den Speicher und der Triggerimpuls zum Auslesen des Speichers durch die gleiche Impulsschaltung erzeugt. Die Impulsschaltung erzeugt den zweiten Triggerimpuls in Abhängigkeit vom ersten Triggerimpuls und benötigt zu diesem Zweck keinen separaten Stimulus. Da kein separater Stimulus über die BST-Kette geliefert werden muss, wird während des genannten Schreib/Lese-Testschritts wieder eine komplette Verschiebe-Operation durch die BST-Kette eingespart.
  • Außer zum Testen kann der Tester allerdings auch zum Programmieren eines Speichers verwendet werden. In diesem Fall wird das Programm in Form von Daten vom Tester über die BST-Kette in den Speicher geschrieben. Dieses Verfahren wird unter anderem für sogenannte Flash-Memories angewendet.
  • Eine Impulsschaltung, die in Kooperation mit der weiteren BST-Logik arbeitet, kann durch verschiedene BST-Anweisungen aktiviert werden. Hierbei kann es sich zum Beispiel um eine der Anweisungen ”SAMPLE/PRELOAD” oder ”EXTEST” handeln, die in der BST-Norm spezifiziert sind. Die Impulsschaltung kann jedoch auch durch eine private Anweisung aktiviert werden, die dem Bauteil hinzugefügt wird. Die BST-Norm erlaubt dem Hersteller eines Bauteils, zusätzlich zu dem spezifizierten Befehlssatz eine ergänzende Anweisung mit einer bestimmten Funktion vorzusehen.
  • 5 zeigt eine Alternative des Testers mit der Impulsschaltung. Zusätzlich zu der Kernlogik 1002 umfasst diese Ausführungsform des Testers 102 eine Impulsschaltung 1004. Die Impulsschaltung wird durch die Logik 1002 angesteuert, die die BST-Steuersignale für die Baugruppe 106 erzeugt, zum Beispiel die Signale TMS und TCK. Im operationellen Betrieb erhält der Eingang 136 der Einheit 108 den Triggerimpuls von dem Bauteil 114 über die Verbindung 140. Wenn die Daten über die BST-Kette zugeführt werden, zum Beispiel um einen Test auszuführen, kann der Triggerimpuls durch die Impulsschaltung 1004 über die Verbindung 1008 zugeführt werden. Die Verbindung 1008 kann als abnehmbares Verbindungskabel konstruiert sein, das über einen Stift mit der Verbindung 140 in Kontakt gebracht wird. Die Verbindung 1008 kann auch als Teil der Verbindung 104 zwischen dem Tester 102 und der Baugruppe 106 konstruiert werden. Das Verfahren läuft wie oben beschrieben ab, wobei die Impulsschaltung – aktiviert durch die Tester-Logik 1002 – den erforderlichen Triggerimpuls erzeugt und ihn dem Eingang 136 über die Verbindung 1008 zuführt. Die Aktivierung kann auf der Basis einer bestimmten Anweisung oder eines Befehls im Tester erfolgen oder auf der Basis der in dem Speicher des Testers enthaltenen Informationen. Der Speicher steuert die Funktion der BST-Logik auf der Baugruppe 106, so dass der Triggerimpuls in Bezug auf die Funktion der Bauteile der Baugruppe gegeben werden kann. Zum Beispiel können der Einheit 108 zuerst die Daten über die Verbindungen 132 und 134 zugeführt werden, und anschließend kann der Triggerimpuls dem Eingang 136 zugeführt werden. Die Schaltung 114, die ursprünglich den Triggerimpuls geliefert hat, wird auf die unter Bezugnahme auf 1 beschriebene Weise deaktiviert. Ein Vorteil des in 5 dargestellten Testers besteht darin, dass dieser in einer Baugruppe 106, zum Beispiel einer Leiterplatte mit mehreren Bauteilen, verwendet werden kann, die anfangs nicht für die Erzeugung des Triggerimpulses in der erfindungsgemäßen Weise vorgesehen war. Der Triggerimpuls kann durch das beschriebene erfindungsgemäße Verfahren erzeugt werden, indem ein weiterer externer Anschluss 1008 vorgesehen wird und unter der Steuerung eines Testers 102, der für diesen Zweck konzipiert wurde. Die Baugruppe 106 selbst braucht weder modifiziert noch mit einer weiteren Vorrichtung versehen zu werden.
  • Bildinschriften
  • Fig. 2:
    • IDLE
      UNBELEGT
  • Fig. 3:, Fig. 4
    • INPUT
      EINGANG
      AND2
      UND2
      OR2
      ODER2
      NAND2
      NAND2
      BAND2
      BAND2
      OUTPUT
      AUSGANG

Claims (2)

  1. Verfahren zur Beaufschlagung einer zu triggernden Einheit (108) mit einem Triggerimpuls während eines Boundary Scan einer elektronischen Schaltung (106) durch Boundary-Scan-Test-Logik und die elektronischen Schaltung (106) die Einheit (108) umfasst, wobei das Verfahren die folgenden Schritte umfasst: Bestimmen eines Zustands in der Boundary-Scan-Test-Logik in dem der Triggerimpuls erzeugt werden kann; Aktivieren einer Impulsschaltung (404; 806; 1004) durch die Boundary-Scan-Test-Logik in Reaktion auf den genannten Zustand; und Erzeugen des Triggerimpulses durch die Impulsschaltung (404; 806; 1004) in Reaktion auf den genannten aktivierenden Schritt; dadurch gekennzeichnet, dass die genannten Schritte in einem Tester (102) außerhalb der elektronischen Schaltung (106) die der genannten zu triggernden Einheit (108) umfasst durchgeführt werden.
  2. Verfahren nach Anspruch 1, wobei der bestimmende Schritt aus den folgenden Schritten besteht: Schieben eines Stimulus zu einer vorgegebenen ersten Boundary-Scan-Test-Zelle (406) der Boundary-Scan-Test-Kette (110), wobei die genannte Boundary-Scan-Test-Zelle (406) mit einem ersten Eingang (808) der genannten Impulsschaltung (404; 806) verbunden ist; Weiterleiten des genannten Stimulus an den ersten Eingang (808) der Impulsschaltung (404; 806) durch die vorgegebene erste Boundary-Scan-Test-Zelle (406); Schieben eines Freigabesignals zu einer vorgegebenen zweiten Boundary-Scan-Test-Zelle der Boundary-Scan-Test-Kette (110), wobei diese zweite Boundary-Scan-Test-Zelle mit einem Freigabeeingang (904) der Impulsschaltung (404; 806) verbunden ist; und Weiterleiten des Freigabesignals an den Freigabeeingang (904) der Impulsschaltung (404; 806) durch die vorgegebene zweite Boundary-Scan-Test-Zelle, wobei bei Anwesenheit des Freigabesignals der aktivierende Schritt in Reaktion auf den Schritt des Zuführen des genannten Stimulus durchgeführt wird und wobei bei Abwesenheit des Freigabesignals der Stimulus von dem ersten Eingang (808) als Alternative zum Triggerimpuls in einem transparenten Modus weitergeleitet wird.
DE69606129.5T 1995-10-13 1996-10-09 Verfahren und Tester zur Beaufschlagung eines elektronischen Bausteins mit einem Triggerimpuls Expired - Lifetime DE69606129T3 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP95202758 1995-10-13
EP95202758 1995-10-13
EP19960202805 EP0768538B2 (de) 1995-10-13 1996-10-09 Verfahren und Tester zur Beaufschlagung eines elektronischen Bausteins mit einem Triggerimpuls

Publications (3)

Publication Number Publication Date
DE69606129D1 DE69606129D1 (de) 2000-02-17
DE69606129T2 DE69606129T2 (de) 2000-09-28
DE69606129T3 true DE69606129T3 (de) 2015-03-05

Family

ID=8220712

Family Applications (2)

Application Number Title Priority Date Filing Date
DE0768538T Pending DE768538T1 (de) 1995-10-13 1996-10-09 Verfahren, Prüfer und Schaltung zur Triggerimpulsbeauftragung einer Einrichtung
DE69606129.5T Expired - Lifetime DE69606129T3 (de) 1995-10-13 1996-10-09 Verfahren und Tester zur Beaufschlagung eines elektronischen Bausteins mit einem Triggerimpuls

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE0768538T Pending DE768538T1 (de) 1995-10-13 1996-10-09 Verfahren, Prüfer und Schaltung zur Triggerimpulsbeauftragung einer Einrichtung

Country Status (2)

Country Link
US (1) US5983378A (de)
DE (2) DE768538T1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6425101B1 (en) * 1998-10-30 2002-07-23 Infineon Technologies North America Corp. Programmable JTAG network architecture to support proprietary debug protocol
US7133822B1 (en) 2001-03-29 2006-11-07 Xilinx, Inc. Network based diagnostic system and method for programmable hardware
US11293979B2 (en) * 2019-10-22 2022-04-05 Peter Shun Shen Wang Method of and an arrangement for analyzing manufacturing defects of multi-chip modules made without known good die

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL192801C (nl) * 1986-09-10 1998-02-03 Philips Electronics Nv Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen.
US5056094A (en) * 1989-06-09 1991-10-08 Texas Instruments Incorporated Delay fault testing method and apparatus
US5048021A (en) * 1989-08-28 1991-09-10 At&T Bell Laboratories Method and apparatus for generating control signals
US5498972A (en) * 1990-08-15 1996-03-12 Telefonaktiebolaget Lm Ericsson Device for monitoring the supply voltage on integrated circuits
US5172377A (en) * 1990-09-07 1992-12-15 Genrad, Inc. Method for testing mixed scan and non-scan circuitry
JPH04306786A (ja) * 1991-04-03 1992-10-29 Matsushita Electric Ind Co Ltd 文字認識装置
JPH06509643A (ja) * 1991-08-08 1994-10-27 シーメンス アクチエンゲゼルシヤフト 少なくとも１つの論理回路を有する集積回路の検査方法および検査可能な集積回路
EP0578858A1 (de) * 1992-07-17 1994-01-19 International Business Machines Corporation AC-Verbindungsprüfung für integrierte Schaltungsbausteine
US5633812A (en) * 1992-09-29 1997-05-27 International Business Machines Corporation Fault simulation of testing for board circuit failures
US5428626A (en) * 1993-10-18 1995-06-27 Tektronix, Inc. Timing analyzer for embedded testing
TW253942B (de) * 1994-01-31 1995-08-11 At & T Corp
US5630048A (en) * 1994-05-19 1997-05-13 La Joie; Leslie T. Diagnostic system for run-time monitoring of computer operations
US5648973A (en) * 1996-02-06 1997-07-15 Ast Research, Inc. I/O toggle test method using JTAG

Also Published As

Publication number Publication date
DE69606129D1 (de) 2000-02-17
DE768538T1 (de) 1998-03-12
US5983378A (en) 1999-11-09
DE69606129T2 (de) 2000-09-28

Similar Documents

Publication Publication Date Title
DE2555435C2 (de) Monolithische hochintegrierte Halbleiterschaltung
DE60220511T2 (de) Verfahren und system zur optimierung der testkosten und deaktivierungsdefekte für scan- und bist-speicher
DE19729163B4 (de) System und Verfahren zur Abtaststeuerung einer programmierbaren Sicherungsschaltung in einer integrierten Schaltung
DE4041897C2 (de) Integrierte Schaltkreiseinrichtung und Abtastpfadsystem
DE60005156T2 (de) Verteilte schnittstelle zur parallelen prüfung von mehreren vorrichtungen, wobei nur ein einzelner testkanal benutzt wird
EP1097460B1 (de) Integrierte schaltung mit einer selbsttesteinrichtung zur durchführung eines selbsttests der integrierten schaltung
DE69628034T2 (de) Hochimpedanzmodus für jtag
DE4017616C2 (de)
DE10150321A1 (de) Verfahren und Vorrichtung zum Testen von integrierten Schaltungen
DE69827159T2 (de) Boundary-scan-system mit adressabhängingen befehlen
DE4110151A1 (de) Integrierte halbleiter-schaltkreisvorrichtung mit abtastpfaden, die einzelne steuerbare umgehungen aufweisen
DE2812396A1 (de) Elektronisches pruefgeraet
EP0144078A2 (de) Verfahren und Anordnung zum Prüfen einer Schaltung nach der Abfragepfad-Technik
DE2555439A1 (de) Monolithische hochintegrierte halbleiterschaltung
DE102004009693A1 (de) Technik zum Kombinieren eines Abtasttests und eines eingebauten Speicherselbsttests
DE3709032A1 (de) Grossschaltkreis-halbleitervorrichtung
DE60109321T2 (de) Prüfung von asynchroner rücksetzschaltung
DE102011053359A1 (de) Latch-basierte Speichervorrichtung
EP0903587A2 (de) Verfahren zum Testen einer elektronischen Schaltung
DE69433542T2 (de) Prüfung, sequenziellogischer Schaltung auf grund einer kombinatorischen Logikschaltungsveränderung
DE4208688C2 (de) Umgehungs-Abtastpfad und integrierte Schaltungseinrichtung
DE69933349T2 (de) Prüfbares ic mit analogen und digitalen schaltungen
DE10032256C2 (de) Chip-ID-Register-Anordnung
DE19808664C2 (de) Integrierte Schaltung und Verfahren zu ihrer Prüfung
DE69606129T3 (de) Verfahren und Tester zur Beaufschlagung eines elektronischen Bausteins mit einem Triggerimpuls

Legal Events

Date Code Title Description
8363 Opposition against the patent