DE4110151A1 - Integrierte halbleiter-schaltkreisvorrichtung mit abtastpfaden, die einzelne steuerbare umgehungen aufweisen - Google Patents
Integrierte halbleiter-schaltkreisvorrichtung mit abtastpfaden, die einzelne steuerbare umgehungen aufweisenInfo
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Description
Mit der vorliegenden Erfindung verwandt ist die angemeldete US
6 28 688 mit dem Titel "A Scan Path System and An Integrated
Circuit Device Using the Same", die am 14. Dezember 1990 vom
selben Erfinder angemeldet wurde.
Die Erfindung bezieht sich allgemein auf integrierte Halblei
tervorrichtungen und im besonderen auf eine integrierte Halb
leitervorrichtung in einer Testschaltung, die in der Lage ist,
geringeren Designänderungen einer zu testenden Schaltung zu
folgen. Die vorliegende Erfindung läßt sich besonders auf eine
integrierte Halbleitervorrichtung anwenden, die in Überein
stimmung mit dem "IEEE Standard Test Access Port and Boundary-
Scan Architecture" (IEEE Std. 1149.1-1990) steht.
Die Integrationsdichte von integrierten Halbleiterschaltungen
stieg mit dem Fortschritt in der Miniaturisierungs-
(Fertigungs-)Technik und führte zu komplexen internen LSI-
Schaltungen größeren Maßstabs. Dies brachte die Schwierigkeit
mit sich, daß das Testen aller internen Schaltungen in einem
LSI entsprechend einer Fehlersimulation nicht (mehr) in einem
kurzen Zeitraum durchgeführt werden konnte. Es wurde für
neuere LSIs unabdingbar, Testbarkeit in den Entwürfen zu be
rücksichtigen. Besonders für kundenspezifische LSIs, wie auf
Zellen basierende LSIs, die Anwendungsspezifische ICs (ASIC)
genannt werden, ist sowohl ein Anstieg der Integrationsdichte
als auch eine Verringerung von Entwurfszeit und Kosten notwen
dig. Das heißt, daß nicht nur Testbarkeit, sondern auch Ein
fachheit und Automatisierung des Testentwurfs notwendig sind.
Gedruckte Schaltungen (Printed Circuit Boards = PCB) weisen
eine durch jüngste Entwicklungen in der Oberflächen-Packungs
technologie erhöhte Packungsdichte auf. Dies führte zu der
Standardisierung einer "boundary scan" (Randabtastung) genann
ten Testmethode des IEEE (IEEE 1149.1) mit dem Ziel, die Ab
tast-Testmethode, die ein herkömmliches Testverfahren war, in
einem LSI für das Testen eines PCB einzusetzen. Der Bedarf für
das Testen von PCBs innerhalb eines LSI ist steigend. Die Not
wendigkeit von einfach entworfenen Testschaltungen für inter
nes Testen von LSIs und PCBs für zukünftige ASICs wurde darge
stellt.
Das Abtastverfahren wird zum Testen von in einer integrierten
Halbleiterschaltung vorgesehenen Schaltungen eingesetzt. Das
serielle Abtastverfahren und das Adress-Abtastverfahren sind
als derartige Abtastverfahren bekannt. Für das serielle Ab
tastverfahren ist ein Schieberegister innerhalb der integrier
ten Schaltung vorgeschaltet, wobei auf das Schieberegister von
einer externen Quelle vor und nach dem Testvorgang zugegriffen
wird. Der Zugriff auf das Schieberegister erlaubt das Anlegen
von Testdaten an eine gewünschte zu testende Schaltung inner
halb des integrierten Schaltkreises und/oder das Anlegen von
das Testergebnis anzeigenden Daten von zu testenden Schaltun
gen an eine externe Quelle.
Im allgemeinen ist es notwendig, eine Mehrzahl von Testmustern
durchzuführen, um festzustellen, ob die zu testende Schaltung
sich normal verhält. Mit anderen Worten, eine Mehrzahl von
Testdaten wird wiederholt an eine zu testende Schaltung ange
legt, um Daten zu erzeugen, die das Testresultat anzeigen.
Eine Diagnose der Schaltung basiert auf dem Testergebnis. Bei
der erwähnten seriellen Abtastmethode verlängert sich die zum
Testen notwendige Zeit mit der Zahl der Testdaten, d. h. die
Zahl der wiederholten Tests erhöht sich, durch die serielle
Ein- und Ausgabe von Testdaten als Reaktion auf ein Taktsi
gnal.
Das Blockdiagramm in Fig. 9 zeigt eine Testschaltung und zu
testende Schaltungen in einer herkömmlichen integrierten Halb
leiterschaltungsvorrichtung. Wie in Fig. 9 gezeigt, umfaßt die
Halbleitervorrichtung 200 eine Testschaltung 51c, die zum
Durchführen der Tests notwendige Steuersignale erzeugt, sowie
zu testende Schaltkreise 202-207. Jeder der zu testenden
Schaltkreise 202-207 ist mit Schieberegistern 51-57 versehen,
die einen Abtastpfad bilden. Jedes der Schieberegister 52-57
legt über die Testschaltung 51c übertragene Testdaten an jeden
der zu testenden Schaltkreise 202-207 an und/oder stellt die
in jedem der zu testenden Schaltkreise erzeugten Testergeb
nisse für eine externe Quelle über die Testschaltung 51c be
reit. Das Anlegen von Testdaten an jedes der Schieberegister
52-57 und das Übertragen der Testergebnisse durch die Test
schaltung 51c werden über mit dem Eingang und dem Ausgang je
des Schieberegisters verbundene Verdrahtungen durchgeführt.
Daher ist jedes der Schieberegister 52-57 mit der Testschal
tung 51c über mindestens zwei Leitungen zur Datenübertragung
verbunden. Dies führt zu einer Konzentration der Verdrahtung,
wie in den Verdrahtungsbereichen A und B in Fig. 9 gezeigt. Es
sollte erwähnt werden, daß spezielle Bereiche für diese Ver
drahtungen benötigt werden.
Ein Beispiel der Testschaltung 51c ist in Fig. 10 gezeigt. Die
Schaltung von Fig. 10 wird in der japanischen Offenlegungs
schrift 1-1 12 177 offenbart. In Fig. 10 wird der Aufbau inner
halb der Testschaltung 51c von Fig. 9 mit den Schieberegistern
90-99 gezeigt. Wie in Fig. 10 gezeigt, umfaßt die Testschal
tung 51c ein Register 2 zum Halten eines 3 Bit Auswahlsignals
SL zum Auswählen der Schieberegister 90-99, einen Decoder 4
zum Decodieren des im Register 2 gehaltenen 3 Bit Auswahlsi
gnals SL, mit den Ausgängen des Decoders 4 verbundene Schalte
lemente 61-67 und Gatter 81-87 zum Erzeugen eines Taktsignals
zum Treiben jedes der Schieberegister 90-99. Jedes der Schie
beregister 90-99 ist mit dem gemeinsamen Testdaten-Eingangsan
schluß Di verbunden. Jedes der AND-Gatter 81-87 ist so verbun
den, daß es ein Taktsignal ϕb und das Ausgangssignal des Deco
ders 4 empfängt. Das Register 2 umfaßt ein 3 Bit Schieberegi
ster zum Halten eines geschobenen Auswahlsignals als Reaktion
auf ein Taktsignal ϕa. Der Decoder 4 wird als Reaktion auf ein
Signal EN aktiviert zum Erzeugen von Signalen 001-110, mit
denen Schaltelemente 61-67 selektiv eingeschaltet werden.
Während des Betriebes werden ein externes 3 Bit Auswahlsignal
SL und ein Taktsignal ϕa an das Register 2 angelegt. Das Regi
ster 2 reagiert auf das Taktsignal ϕa, hält ein geschobenes
Auswahlsignal SL und legt dieses an den Decoder 4 an. Der De
coder 4 reagiert auf ein extern angelegtes Aktivierungssignal
EN zum Decodieren des gehaltenen Auswahlsignals SL. Das deco
dierte Signal wird an die AND-Gatter 81-87 angelegt. Die AND-
Gatter 81-87 erzeugen ein Taktsignal, mit dem nur das vom Aus
wahlsignal SL ausgewählte Schieberegister angesteuert wird. Da
die vom Decoder 4 decodierten Ausgabesignale 001-110 an die
Schaltelemente 61-67 angelegt sind, wird nur das mit dem Aus
gang des ausgewählten Schieberegisters verbundene Schaltele
ment eingeschaltet. Daher wird ein das Testergebnis anzeigen
des Signal Do nur von dem Schieberegister erzeugt, das durch
das Auswahlsignal SL bezeichnet wurde.
Im allgemeinen umfaßt eine integrierte Halbleiter-Schaltungs
einrichtung Schaltungsblöcke mit verschiedenen Funktionen.
Schaltungsblöcke sind in funktionalen Einheiten vorgesehen, in
denen das Testen von integrierten Schaltungen oft durch die
Schaltungsblöcke und durch funktionale Einheiten durchgeführt
wird, um die Erzeugung von Testdaten zu vereinfachen. Daher
werden, wie die Fig. 9 gezeigt, Schieberegister 52-57 in jedem
Block vorgesehen, der für das Testen von zu testenden Schal
tungsblöcken 202-207 bestimmt ist. Die Schieberegister werden
in die Schaltungsblockeinheiten eingeteilt, da das Testen von
einer Schaltungsblockeinheit durchgeführt wird, um dem Nach
teil zu begegnen, daß die Testzeit beim seriellen Abtastver
fahren ansteigt.
Wie in Fig. 9 gezeigt, ist eine Testschaltung 51c innerhalb
einer Halbleitervorrichtung zum Testen der zu testenden Schal
tungsblöcke 202-207 vorgesehen. Die Zahl der zu testenden
Schaltungsblöcke, d. h. die Zahl der Schiebepfade, hängt von
der Schaltungskonfiguration auf dem Halbleiterchip ab. Daher
sind die Steuersystemschaltung und die Daten-Ein
gangs/Ausgangs-Schnittstellenschaltung des Testschaltungs
blocks 51c in jedem Halbleiterchip verschieden. Dies bedeutet,
daß der Entwurf der Testschaltung 51c für jede Halbleitervor
richtung angepaßt werden muß. Mit anderen Worten, die Zahl der
Schaltelemente 61-67 und Gatter 81-78 muß entsprechend dem An
stieg oder Abnehmen der Schieberegister 90-99 in Fig. 10 er
höht oder verringert werden. Es gibt einige Fälle, in denen
die Bitlänge des Registers 2 und des Decoders 4 angepaßt wer
den muß, da die Zahl der zu benutzenden Schieberegister an
steigt.
Da die Schaltungsstruktur der Testschaltung 51c in Abhängig
keit von der individuellen Halbleitervorrichtung oder dem Chip
entworfen werden sollte, muß der Entwickler verschiedene Ent
wurfsänderungen bezüglich der Testschaltung 51c beim Entwurf
von individuellen Halbleitervorrichtungen realisieren. Wenn
eine Mehrzahl von Schiebepfaden innerhalb der Testschaltung
51c vorgesehen ist, um sich Entwurfsänderungen bezüglich Zu-
oder Abnahme der erwähnten Schiebepfade anzupassen, wird eine
Fläche in dem Fall unnötig besetzt, daß die Zahl der zu
testenden Schaltungsblöcke gering ist, aufgrund von nicht be
nutzten Schaltungen. Es besteht auch der Nachteil, daß die
durch Verdrahtung belegte Fläche vergrößert wird, da viele
Leitungen für die Übertragung des Datensignals benötigt wer
den, wie in den Verdrahtungsbereichen A und B in Fig. 9 ge
zeigt. Mit anderen Worten, die für die Verdrahtung benötigte
Fläche beschränkt den Anstieg der Integrationsdichte. Es wird
auch angeführt, daß das Testen einen langen Zeitraum benötigt,
wenn eine Mehrzahl von Schiebepfaden zum Durchführen eines
Testvorgangs für einen Schaltungsblock nötig ist (wenn z. B.
Eingangs- und Ausgangsdaten in verschiedenen Schiebepfaden ge
halten werden).
Die Fig. 11 zeigt ein Flußdiagramm eines Testbetriebs durch
eine herkömmliche Testschaltung, die drei Schieberegister be
nutzt. Aus Gründen der Einfachheit wird angenommen, daß die
drei Schieberegister 91-93 in Fig. 10 benutzt werden, wobei
die Eingangstestdaten der zu testenden Schaltung in Schiebere
gister 91 gesetzt werden und die durch diese Anwendung erhal
tenen Ausgabedaten durch die Schieberegister 92 und 93 erfaßt
werden. Es wird ebenfalls angenommen, daß jedes der Schiebere
gister eine Bitlänge L, M und N aufweist.
In Schritt 41 reagiert ein 3 Bit Auswahlsignal SL zum Auswäh
len des Schieberegisters 91 auf ein Taktsignal ϕa und wird an
ein Register 2 angelegt. Ein Taktimpuls von drei Perioden ist
nötig, um das Auswahlsignal SL anzulegen. Der Decoder 4 deco
diert das angelegte Auswahlsignal SL und aktiviert nur die
Schaltelemente 62 und das AND Gatter 82.
In Schritt 42 reagiert ein Testdatensignal Di auf ein Taktsi
gnal ϕb und wird an das Schieberegister 91 angelegt. Ein Tak
timpuls von L Perioden, die der Bitlänge des Schieberegisters
91 entspricht, wird zum Anlegen dieses Testdatensignals benö
tigt.
In Schritt 43 wird der Test der zu testenden Schaltung durch
geführt, wobei die im Schieberegister 91 gehaltenen Testein
gangsdaten an die zu testende Schaltung angelegt werden. Daher
werden die das Testergebnis anzeigenden Testausgangsdaten an
die Schieberegister 92 und 93 angelegt und in diesen gehalten.
Es wird angenommen, daß ein Taktimpuls von einer Periode zum
Durchführen des Tests nötig ist.
In Schritt 44 wird ein Auswahlsignal SL zum Auswählen des
Schieberegisters 92 an das Register 2 angelegt. Der Decoder 4
decodiert dieses Auswahlsignal SL und aktiviert nur das Schal
telement 63 und das Gatter 83. Ein Taktimpuls von 3 Perioden
ist zum Anlegen dieses Auswahlsignals SL notwendig.
In Schritt 45 werden das Testergebnis anzeigende Daten Do im
Schieberegister 92 über das Schaltelement 63 bereitgestellt.
Ein Taktimpuls von M Perioden ist zum Auslesen des Schiebere
gisters 92 nötig.
In Schritt 46 wird ein Auswahlsignal SL zum Auswählen des
Schieberegisters 93 an das Register 2 angelegt. Dies benötigt
einen Taktimpuls von drei Perioden. Der Decoder 4 aktiviert
nur das Schaltelement 64 und das AND Gatter 84.
In Schritt 47 reagieren die das Testergebnis anzeigenden, im
Schieberegister 93 gehaltenen Daten auf das Taktsignal ϕb und
werden über das Schaltelement 64 bereitgestellt. Hierfür ist
ein Taktimpuls von N Perioden notwendig.
In den Schritten 45 und 47 werden die außerhalb der integrier
ten Schaltkreisvorrichtung bereitgestellten Testergebnisdaten
mit einem angelegten Testdatensignal Di während eines Analy
seschritts analysiert, um festzustellen, ob sich die zu
testende Schaltung normal verhält.
In Schritt 48 wird entschieden, ob die beschriebene Operation
für alle Testdaten abgeschlossen ist (Testmuster). Wenn einige
vorbereitete Testdaten noch nachbleiben, wird die Steuerung an
Schritt 41 zurückgegeben, damit ein dem beschriebenen Prozeß
gleicher Betrieb wiederholt wird. Im Flußdiagramm nach Fig. 11
wird der Testvorgang für 9 Testdaten durchgeführt.
Die zum Testen aller Q Testdaten benötigte Gesamtzeit TT1 wird
durch die folgende Gleichung aus der obigen Beschreibung aus
gedrückt.
TT1 = (10+L+M+N)×Q (1)
Es wird deutlich, daß die benötigte Gesamtzeit TT1 in Abhän
gigkeit von den Bitlängen L, M und N der Schieberegister und
der Gesamtzahl Q aller Testmuster ansteigt.
Ein Ziel der vorliegenden Erfindung ist es, Entwurfsanpassun
gen einer Testschaltung im Zusammenhang mit einer Änderung ei
ner zu testenden Schaltung in einer integrierten Schaltungs
vorrichtung zu verringern.
Ein weiteres Ziel der vorliegenden Erfindung ist es, die Test
zeit einer zu testenden Schaltung in einer integrierten Schal
tungsvorrichtung zu verringern.
Die für eine zu testende Schaltung in einer integrierten
Schaltungsvorrichtung benötigte Verdrahtungsdichte soll ver
ringert werden.
Kurz gesagt umfaßt eine integrierte Schaltungsvorrichtung ent
sprechend der vorliegenden Erfindung mindestens ein zwischen
einem einzelnen Dateneingang und einem einzelnen Datenausgang
vorgesehenes Schieberegister, eine Mehrzahl von jeweils zu
testenden Schaltungen und eine Mehrzahl von Abtastpfadschal
tungen, die jeweils mit einer entsprechenden zu testenden
Schaltung verbunden sind und einen Abtastpfad für die entspre
chende zu testende Schaltung bilden. Die Abtastpfadschaltungen
sind in Reihe zwischen Dateneingang und Datenausgang als seri
elle Verbindungen geschaltet. Die serielle Verbindung der
Mehrzahl von Abtastpfadschaltungen und mindestens ein Schiebe
register sind parallel geschaltet. Die integrierte Schaltungs
vorrichtung umfaßt ferner eine selektive Aktivierungsschal
tung, die auf ein von außen angelegtes Auswahlsignal zum se
lektiven Aktivieren einer der selektiven Verbindungen der
Mehrzahl von Abtastpfadschaltungen und mindestens eines Schie
beregisters reagiert. Die integrierte Schaltungsvorrichtung
umfaßt außerdem eine Mehrzahl von Umgehungsschaltungen, die
jeweils eine entsprechende Abtastpfadschaltung umgehen, und
eine Umgehungs-Steuerschaltung, die auf ein von außen angeleg
tes Umgehungs-Steuersignal zum selektiven Betreiben einer
Mehrzahl von Umgehungsschaltungen reagiert.
Während des Betriebes ist jede der Mehrzahl von Abtastpfad
schaltungen zum Testen einer Mehrzahl von Schaltungen mit ei
ner Mehrzahl von Umgehungsschaltungen zum Umgehen einer ent
sprechenden Abtastpfadschaltung versehen. Da eine Umgehungs-
Steuerschaltung auf ein extern angelegtes Umgehungssignal zum
selektiven Betreiben einer Mehrzahl von Umgehungsschaltungen
reagiert, ist es unnötig, eine Entwurfsänderung der selektiven
Aktivierungsschaltung durchzuführen, selbst wenn eine Schal
tungsänderung bei der Mehrzahl von zu testenden Schaltungen
notwendig ist. Mit anderen Worten, weil eine Mehrzahl von Um
gehungsschaltungen selektiv durch die Umgehungs-Steuerschal
tung betrieben wird, kann eine Abtastpfadschaltung entspre
chend der Schaltungsänderung in der zu testenden Mehrzahl von
Schaltungen vorgesehen werden. Dies macht eine Entwurfsände
rung der Testschaltung, also der selektiven Aktivierungsschal
tung, unnötig.
Entsprechend einem anderen Aspekt der vorliegenden Erfindung
umfaßt eine integrierte Schaltungsvorrichtung einen Testdaten
eingang zum Empfangen von Testdaten, einen Testdatenausgang
zum Bereitstellen der Testergebnisdaten, erste und zweite, je
weils zu testende Schaltungsblöcke, eine erste Abtastpfad
schaltung zum Schreiben oder Lesen von Testdaten in oder aus
dem ersten Schaltungsblock, eine zweite Abtastpfadschaltung
zum Schreiben oder Lesen von Testdaten in oder aus dem zweiten
Schaltungsblock sowie eine selektive Aktivierungsschaltung,
die auf ein extern angelegtes Auswahlsignal zum selektiven Ak
tivieren einer der ersten und zweiten Abtastpfadschaltungen
reagiert. Die ersten und zweiten Abtastpfadschaltungen sind
parallel zwischen Testdateneingang und Testdatenausgang ver
bunden. Die zweite Abtastpfadschaltung umfaßt n Schieberegi
ster (n < = 2), die zwischen dem Testdateneingang und dem Test
datenausgang als Kaskade von n Stufen verbunden sind, sowie n
Umgehungsschaltungen, die jeweils eine Umgehung für ein ent
sprechendes Schieberegister bilden. Die integrierte Schal
tungsvorrichtung enthält ferner eine auf ein extern angelegtes
Umgehungs-Steuersignal reagierende Umgehungs-Steuerschaltung
zum selektiven Betreiben von n Umgehungsschaltungen.
Während des Betriebes sind n Schieberegister, die jeweils eine
Umgehungsschaltung aufweisen, in der zweiten Abtastschaltung
des zweiten Abtastpfades zum Testen des zweiten Schaltungs
blocks vorgesehen. Da die Umgehungs-Steuerschaltung auf ein
von außen angelegtes Umgehungs-Steuersignal zum selektiven Be
treiben von n Umgehungsschaltungen reagiert, besteht die Not
wendigkeit einer Entwurfsänderung der Testschaltung, d. h. der
selektiven Aktivierungsschaltung, nicht mehr, und sie kann im
zweiten Schaltungsblock auftretende Schaltungsänderungen be
folgen.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigen
Fig. 1 ein Blockschaltbild einer integrierten Schaltungs
vorrichtung entsprechend einer Ausführungsform der
vorliegenden Erfindung;
Fig. 2 ein Blockschaltbild einer Schiebepfadschaltung in
Fig. 1;
Fig. 3 ein Blockschaltbild einer Schiebepfadschaltung in
Fig. 6;
Fig. 4 ein Blockschaltbild der drei Schiebepfadschaltungen
in Fig. 1;
Fig. 5 ein Flußdiagramm der Testdurchführung mit den drei
Schiebepfadschaltungen in Fig. 1;
Fig. 6 ein Blockschaltbild einer integrierten Schaltungs
vorrichtung einer anderen Ausführungsform der vor
liegenden Erfindung;
Fig. 7 ein Blockschaltbild der drei Schiebepfadschaltungen
und des Umgehungssteuersignal-Halteschieberegisters
in Fig. 6;
Fig. 8 ein schematisches Blockdiagramm einer integrierten
Schaltungsvorrichtung, die die Schiebepfadschaltun
gen von Fig. 2 und Fig. 3 einsetzt;
Fig. 9 ein schematisches Blockdiagramm einer integrierten
Schaltungsvorrichtung mit einem herkömmlichen Ab
tastpfad;
Fig. 10 ein Blockschaltbild einer Testschaltung einer her
kömmlichen integrierten Schaltungsvorrichtung;
Fig. 11 ein Flußdiagramm eines Testbetriebs mit den drei
Schieberegistern von Fig. 10;
Fig. 12 ein Blockdiagramm einer integrierten Schaltungsvor
richtung mit einem Rand-Abtastregister entsprechend
einer weiteren Ausführungsform der vorliegenden Er
findung;
Fig. 13 ein Blockschaltbild einer Testschaltung der inte
grierten Schaltungsvorrichtung nach Fig. 12;
Fig. 14 ein Blockdiagramm einer integrierten Schaltungsvor
richtung mit einem Rand-Abtastregister entsprechend
noch einer weiteren Ausführungsform der vorliegen
den Erfindung;
Fig. 15 ein Blockschaltbild einer Testschaltung der inte
grierten Schaltungsvorrichtung nach Fig. 14;
Fig. 16 ein Blockschaltbild einer Schiebepfadschaltung in
Fig. 13;
Fig. 17 ein Blockschaltbild einer Schiebepfadschaltung in
Fig. 15;
Fig. 18 ein Zustands-Übergangsdiagramm eines TAP-Steuer
kreises in Fig. 13.
Wie in Fig. 1 gezeigt, sind drei Schiebepfadschaltungen 10, 20
und 30 mit jeweils einer Umgehungsschaltung in Reihe geschal
tet vorgesehen, anstelle des Schieberegisters 90 in Fig. 10.
Außerdem werden Steuersignale CP und RS von externen Quellen
angelegt. Die übrigen Schaltungskomponenten entsprechen denen
von Fig. 10, daher wird ihre Beschreibung nicht wiederholt.
Eine Schiebepfadschaltung 10 mit Umgehungsschaltung nach Fig.
1 ist in Fig. 2 gezeigt. Die Schiebepfadschaltungen 20 und 30
mit jeweils einer Umgehungsschaltung haben einen gleichen
Schaltungsaufbau. Wie in Fig. 2 gezeigt, umfaßt die Schiebe
pfadschaltung 10 ein Schieberegister 9a mit in Reihe verbun
denen Schieberegister-Verriegelungsschaltern (SRL), einer Um
gehungsleitung 13 zum Umgehen des Schieberegisters 9a und eine
Auswahlschaltung 12 zum Auswählen des Schieberegisters 9a oder
der Umgehungsleitung 13. Das Schieberegister 9a ist mit einer
zu testenden Schaltung (nicht gezeigt) verbunden und bildet
einen Abtastpfad. Die Auswahlschaltung 12 umfaßt eine mit dem
Ausgang des Schieberegisters 9a verbundene Verriegelungsschal
tung 17, einen 1 Bit Decoder 18 zum Decodieren eines verrie
gelten Signals und Schaltelemente 15 und 16, die als Reaktion
auf Ausgangssignale des Decoders arbeiten.
Während des Betriebs reagiert das Schieberegister 9a auf ein
vom AND Gatter 81 in Fig. 1 erzeugtes Taktsignal ϕc zum Schie
ben der angelegten seriellen Daten (Testdaten) Si. Die Verrie
gelungsschaltung 17 wird zuvor durch das Rücksetzsignal RS zu
rückgesetzt. Die Verriegelungsschaltung 17 reagiert auf ein
von außen angelegtes Haltesignal CP zum Halten eines der vom
Schieberegister 9a erzeugen Eingangsdatensignale Si. Das ge
haltene Signal wird vom Decoder 18 decodiert zum selektiven
Einschalten eines der Schaltelemente 15 oder 16. Hierdurch
wird bewirkt, daß das angelegte serielle Datensignal Si als
serielles Ausgangsdatensignal So durch entweder das Schiebere
gister 9a und das Schaltelement 16 oder die Umgehungsleitung
13 und das Schaltelement 15 erzeugt wird. Da die drei Schiebe
pfadschaltungen 10, 20 und 30 in Reihe verbunden sind, kann
ein anzulegendes Taktsignal durch ein AND Gatter 81 gesteuert
werden. Ebenfalls kann der Ausgang durch ein Schaltelement 61
gesteuert werden. Obwohl 3 Schiebepfadschaltungen 10, 20 und
30 im Beispiel nach Fig. 1 vorgesehen sind, hängt die Zahl der
in Reihe geschalteten Schiebepfadschaltungen und ihre Bitlän
gen von den zu testenden spezifischen Schaltungen in der inte
grierten Halbleiterschaltungsvorrichtung ab. Die anderen
Schieberegister 91-99 sind mit einer gemeinsam genutzten
Schaltung auf der integrierten Halbleiterschaltungsvorrichtung
verbunden, wodurch es keinen Bedarf für eine Änderung der
Testschaltung gibt. Beim Testen mit den Schiebepfadschaltungen
10, 20 und 30 wird jedes der Schieberegister 9a, 9b und 9c
durch eine Umgehungsleitung 13 entsprechend dem Testvorgang
umgangen. Daher kann nur das für das Testen benötigte Schiebe
register benutzt werden.
Da die für das Testen des für die integrierte Halbleiterschal
tungsvorrichtung spezifischen Schaltungsbereichs benötigten
Schiebepfadschaltungen (z. B. 10, 20 und 30) anstelle eines Ab
tastpfades (z. B. Schieberegister 90 in Fig. 10) vorgesehen
sind, werden die für die Testschaltung notwendigen Entwurfsän
derungen minimiert. Dies bedeutet, daß der der integrierten
Halbleiterschaltungsvorrichtung gemeinsame Schaltungsbereich
ohne Änderungen in der Testschaltung benutzt werden kann.
Drei Schiebepfadschaltungen 10, 20 und 30 mit der Umgehungs
schaltung entsprechend Fig. 1 sind in Fig. 4 gezeigt. Fig. 5
zeigt ein Flußdiagramm zum Durchführen des Testvorgangs unter
Benutzung dieser drei Schiebepfadschaltungen. Der für das Te
sten benötigte Zeitraum wird nachfolgend beschrieben.
Wie in Fig. 5 gezeigt, wird während Schritt 31 ein Rücksetz-
Signal RS an die drei Schiebepfadschaltungen 10, 20 und 30 an
gelegt zum Zurücksetzen der Verriegelungsschaltung 17, die in
jeder der Schiebepfadschaltungen vorgesehen ist. Dieses Rück
setzen benötigt einen Taktimpuls.
Während Schritt 32 wird ein Signal zum Steuern der Umgehung
von Schieberegistern in drei Schiebepfadschaltungen 10, 20 und
30 an jede Verriegelungsschaltung 17 angelegt. Dieses Anlegen
des Umgehungs-Steuersignals wird als Reaktion auf ein Taktsi
gnal ϕc über jedes der Schieberegister 9a, 9b und 9c durchge
führt, wobei ein Taktimpuls der Länge (L + M + N) benötigt
wird. In Schritt 33 reagiert jede der Verriegelungsschaltungen
17 auf ein von außen angelegtes Haltesignal CP zum Halten ei
nes Umgehungs-Steuersignals. Dieser Haltevorgang benötigt
einen Taktimpuls.
Während Schritt 34 werden Testdaten an die drei in Reihe ge
schalteten Schieberegister 9a, 9b und 9c angelegt. Hierdurch
wird ein Taktimpuls der Länge (L + M + N) benötigt.
In Schritt 35 wird der Test der zu testenden Schaltungen ent
sprechend der angelegten Testdaten durchgeführt. Es wird ange
nommen, daß diese Testdurchführung einen Taktimpuls benötigt.
Die das Testergebnis anzeigenden Daten werden in einem belie
bigen der Schieberegister 9a, 9b und 9c gehalten.
Während Schritt 36 werden die in den Schieberegistern 9a, 9b
und 9c bereitgestellten Daten als Reaktion auf ein Taktsignal
ϕb bereitgestellt. Zur gleichen Zeit wird ein neues Testdaten
signal an die Schieberegister 9a, 9b und 9c angelegt. Dieser
Schritt benötigt (L + M + N) Taktimpulse.
Während Schritt 37 wird eine Entscheidung getroffen, ob der
Test für alle Testdaten (Testmuster) durchgeführt worden ist.
Wenn Testdaten verbleiben, kehrt die Steuerung zu Schritt 35
zurück und wiederholt die Testschritte 35 und 36. Im Fall, daß
Q Testdaten vorgesehen sind, werden die Schritte 35 und 36 Q-
mal wiederholt. Die Gesamtzeit zum Testen aller Q Testdaten
wird durch die folgende Gleichung ausgedrückt.
TT2 = (L+M+N+1)×(2+Q) (2)
Beim Vergleich von Gleichung (1) mit Gleichung (2) drückt sich
der Zeitunterschied ΔTT für das Testen mit drei Schieberegi
stern durch die folgende Gleichung aus.
ΔTT = TT1-TT2 = 9Q-2 (L+M+N+1) (3)
Im allgemeinen ist die Zahl der Testmuster größer als die Bit
länge der benutzten Schieberegister. Folglich ist ΔTT < 0.
Das heißt, daß der zum Durchführen des Testvorgangs benötigte
Zeitraum durch Benutzen der drei Abtastpfade 10, 20 und 30
nach Fig. 1 und Fig. 4 verkürzt wird.
Als Beispiel beträgt die Bitlänge jedes Schieberegisters L, M,
N = 20, und 1000 Testmuster (Q) sind vorbereitet. Einsetzen
dieser Werte in Gleichung (3) führt zu folgender Gleichung.
ΔTT = 9000-122 = 8878 (4)
Das bedeutet, daß in diesem Fall der verringerte Zeitraum 8878
Taktimpulsen entspricht.
Eine andere Ausführungsform der integrierten Schaltungsvor
richtung gemäß der vorliegenden Erfindung wird in Fig. 6 ge
zeigt. Wie in Fig. 6 gezeigt, ist ein Schieberegister 70 zum
Halten eines Umgehungs-Steuersignals anstelle des Schieberegi
sters 91 in Fig. 1 vorgesehen. Das Schieberegister 70 umfaßt
drei kaskadierte Register 71, 72 und 73. Ein Umgehungs-Steuer
signal zum Steuern des Umgehens der Schiebepfadschaltungen 40,
50 und 60 mit Umgehungsschaltungen wird an das Schieberegister
70 als Dateneingangssignal Di angelegt. Jedes der Register 71,
72 und 73 reagiert auf ein von einem AND-Gatter 82 angelegtes
Taktsignal und schiebt das angelegte Umgehungs-Steuersignal.
Das in jedem der Register 71, 72 und 73 gehaltene Umgehungs-
Steuersignal wird an die Schiebepfadschaltungen 40, 50 und 60
angelegt. Jede der Schiebepfadschaltungen 40, 50 und 60 umfaßt
Schieberegister 9a, 9b und 9c.
Die Schiebepfadschaltung 40 aus Fig. 6 wird in Fig. 3 gezeigt.
Wie in Fig. 3 gezeigt, umfaßt die Schiebepfadschaltung 40 ein
als Reaktion auf ein Taktsignal ϕc des AND-Gatters 81 arbei
tendes Schieberegister 9a und eine Auswahlschaltung 42, die
als Reaktion auf ein Umgehungs-Steuersignal BC1 arbeitet. Im
Vergleich zur Auswahlschaltung 12 aus Fig. 2 weist die Aus
wahlschaltung 42 keine Verriegelungsschaltung 17 auf. Der De
coder 18 decodiert daher das vom Register 73 im Schieberegi
ster 70 bereitgestellte Umgehungs-Steuersignal BC1 zum Ein
schalten eines der Schaltelemente 15 oder 16. Dies bewirkt,
daß das serielle Eingangssignal Si als serielles Ausgangssi
gnal So durch entweder das Schieberegister 9a oder die Umge
hungsleitung 43 ausgegeben wird.
Die drei Schiebepfadschaltungen 40, 50 und 60 von Fig. 6 sind
in Fig. 7 gezeigt. Wie in Fig. 7 gezeigt, weist jede der
Schiebepfadschaltungen 40, 50 und 60 einen gleichen Schal
tungsaufbau auf. Das Schieberegister 70 umfaßt drei kaska
dierte Register 71, 72 und 73. Jedes der Register 71, 72 und
73 reagiert auf das vom AND-Gatter 82 von Fig. 6 bereitge
stellte Taktsignal ϕd zum Schieben des angelegten Umgehungs-
Steuersignals BC1-BC3. Wenn jede Umgehungsleitung innerhalb
der Schiebepfadschaltungen 40, 50 und 60 benutzt wird, hält
jedes der Register 71, 72 und 73 die Umgehungs-Steuersignale
BC3, BC2 bzw. BC1 zum Anlegen dieses Signals an die entspre
chende Auswahlschaltung 42.
Der Testbetrieb unter Benutzung der integrierten Schaltungs
vorrichtung nach Fig. 6 entspricht dem der integrierten Schal
tungsvorrichtung nach Fig. 1. Der Betrieb wird im folgenden
kurz beschrieben. Ein Auswahlsignal SL zum Auswählen des
Schieberegisters 70 wird an Register 2 angelegt. Der Decoder 4
decodiert das im Register 2 gehaltene Signal und aktiviert nur
das AND-Gatter 82 und das Schaltelement 62. Die Umgehungs-
Steuersignale BC1-BC3 mit 3 Bit werden an das Schieberegister
70 angelegt. Jedes der Register 71, 72 und 73 im Schieberegi
ster 70 reagiert auf ein Taktsignal des AND-Gatters 82, um ein
Umgehungs-Steuersignal zu halten. Wenn z. B. Umgehungs-Steuer
signale (BC1, BC2, BC3) = (0, 1, 0) angelegt sind, werden die
Register 9a und 9c umgangen. Das angelegte Testdatensignal
wird daher im Schieberegister 9b als Reaktion auf ein Taktsi
gnal geschoben. In einem anderen Beispiel ist das Umgehungs-
Steuersignal (0, 1, 1). In diesem Fall wird nur das Schiebere
gister 9a umgangen. Folglich werden die in den Schieberegi
stern 9b und 9c gehaltenen Datensignale über das Schaltelement
61 bereitgestellt.
Es sollte gesagt werden, daß ein gleicher Effekt wie der in
Fig. 1 gezeigte erzielt wird, wenn die Schiebepfadschaltung
von Fig. 6 eingesetzt wird.
In Fig. 8 wird ein Beispiel gezeigt, bei welchem ein Abtast
pfad in einer integrierten Schaltungsvorrichtung nur durch
einen der Schiebepfadschaltungen 10 oder 40 von Fig. 2 und
Fig. 3 gebildet wird. Wie in Fig. 8 gezeigt, weist jeder der
Abtastpfade 152-157 einen Schaltungsaufbau auf, der gleich dem
der in Fig. 1 und Fig. 3 gezeigten Schiebepfadschaltung mit
Umgehungsschaltung ist. Jeder der Abtastpfade 152-157 ist ent
sprechend innerhalb der zu testenden Schaltungen 102-107 vor
gesehen. Durch die Abtastpfade 152-157 und die mit jedem Ab
tastpfad verbundene Verdrahtung W wird eine Schleife gebildet.
Die Testschaltung 51c versorgt einen Abtastpfad mit einem
Testdatensignal über die Verdrahtung Ws und empfängt das Te
stergebnis aus einem Abtastpfad über die Verdrahtung Wr. Es
sollte erwähnt werden, daß die Zahl der Verdrahtungen im Ver
gleich mit der in Fig. 9 gezeigten herkömmlichen Verdrahtung
reduziert ist. Dies trägt zu einer Verminderung der Verdrah
tungsfläche im Sinne einer Erhöhung der Integrationsdichte
bei.
Die Fig. 12 zeigt ein Blockdiagramm einer integrierten Schal
tungsvorrichtung mit einem Rand-Abtastregister entsprechend
einer weiteren Ausführungsform der vorliegenden Erfindung. Wie
in Fig. 12 gezeigt, umfaßt eine integrierte Schaltungsvorrich
tung 100a zu testende Schaltungen 103, 104 und 105 sowie ein
Rand-Abtastregister 92a, das im Randbereich der integrierten
Schaltungsvorrichtung 100a vorgesehen ist. Schiebepfadschal
tungen 10′, 20′ und 30′ sind mit den entsprechenden zu testen
den Schaltungen 103, 104 und 105 verbunden. Die Schiebepfad
schaltungen 10′, 20′ und 30′, die jeweils eine Umgehungsschal
tung (nicht gezeigt) aufweisen, sind in Reihe verbunden. Die
zu testende Schaltung 103 empfängt ein von außen angelegtes
Dateneingangssignal DAI über das Rand-Abtastregister und die
Schiebepfadschaltung 10′ im normalen Betrieb und empfängt ein
geschobenes Testdatensignal über die Schiebepfadschaltung 10′
im Testbetrieb. Die zu testende Schaltung 104 empfängt ein von
der zu testenden Schaltung 103 erzeugtes Ausgangssignal über
die Schiebepfadschaltung 20′ im normalen Betrieb und ein ge
schobenes Testdatensignal über die Schiebepfadschaltung 20′ im
Testbetrieb. Entsprechend empfängt die zu testende Schaltung
105 ein von der zu testenden Schaltung 103 erzeugtes Ausgangs
signal im normalen Betrieb und ein geschobenes Testdatensignal
über die Schiebepfadschaltung 30′ im Testbetrieb. Die von den
zu testenden Schaltungen erzeugten Ausgangssignale werden als
Ausgangsdaten DAO über das Rand-Abtastregister 92 bereitge
stellt.
Die Fig. 13 zeigt ein Blockschaltbild einer Testschaltung der
integrierten Schaltungsvorrichtung nach Fig. 12. Wie in Fig.
13 gezeigt, umfaßt eine Testschaltung 51e drei Schiebepfad
schaltungen 10′, 20′ und 30′, die jeweils eine Umgehungsschal
tung aufweisen, ein Rand-Abtastregister 92a (boundary scan re
gister = BSR), ein Vorrichtungs-Identifizierungsregister 93a
(device identification register = DIR), ein Umgehungsregister
94a (bypass register = BR) und einen Abzweigungsanschluß(tap
access port = TAP)-Steuerkreis 21. Die drei Schiebepfadschal
tungen 10′, 20′ und 30′ aus Fig. 13 weisen einen Schaltungs
aufbau auf, der im wesentlichen gleich dem der Schiebepfad
schaltungen 10, 20 und 30, wie in Fig. 1 gezeigt, ist. Ver
gleichbare Vorteile wie mit der Schaltung 51c nach Fig. 1 las
sen sich durch die Testschaltung 51e erzielen.
Das Rand-Abtastregister 92a, das Vorrichtungs-Identifizie
rungsregister 93a und das Umgehungsregister 94a sind jeweils
grundsätzlich aus einem Schieberegister gebildet. Die Details
sind im vorerwähnten IEEE-Standard offenbart (IEEE 1149.1).
Kurz gesagt wird das Rand-Abtastregister 92a als Abtastregi
ster zum Durchführen verschiedener Bord-Tests verwendet, wie
dem Verdrahtungs-Verbindungstest (EXTEST), dem internen LSI-
Test (INTEST) und dem Mustertest (SAMPLE), wenn LSIs auf einem
gedruckten Schaltungbord vorgesehen sind. Das Rand-Abtastregi
ster 92a ist daher mit den Ein-/Ausgangsanschlüssen jedes LSI
verbunden.
Das Vorrichtungs-Identifizierungsregister 93a ist zum Spei
chern von Identifizierungsinformation jedes LSI vorgesehen,
d. h. ID-Codes, und wird zum Identifizieren des fehlerhaften
LSI beim Durchführen des Bord-Tests eingesetzt. Indem selektiv
Schiebetaktimpulse ϕc an das Vorrichtungs-Identifizierungsre
gister 93a angelegt werden, wird das Erfassen (Capture-DR) und
das Schieben (Shift-DR) der Identifikationsdaten durchgeführt.
Der ID-Code wird über den Testdatenausgang TDO erhalten.
Das Umgehungsregister 94a ist zum Übertragen von an den Test
dateneingang angelegter Daten TDI innerhalb einer kurzen Zeit
an den Testdatenausgang TDO vorgesehen. Im allgemeinen benö
tigt dies einen langen Zeitraum, da die Länge des Abtastpfades
zwischen Testdateneingang TDI und Testdatenausgang TDO extrem
lang ist. Wenn der Testbetrieb nicht durchgeführt wird, wird
das Umgehungsregister 94a ausgewählt, um die für die Daten
übertragung benötigte Zeit zu verringern.
Das Register 2 wird als Befehlsregister bezeichnet, das Be
fehlssignale zum Steuern und zum Betrieb der vorerwähnten
Schieberegister hält und an den Decoder 4 anlegt.
Der TAP-Steuerkreis 21 ist zum Steuern der Testschaltung 51e
vorgesehen, wobei er ein paar Test-Anschlußstifte, d. h. 4 oder
5 Teststifte, belegt. Der TAP-Steuerkreis 21 ist so verbunden,
daß er ein Test-Rücksetzsignal TRST, ein Testbetriebs-Auswahl
signal TMS und ein Test-Taktsignal TCK empfängt. Der TAP-Steu
erkreis 21 betreibt selektiv das Befehlsregister 2 oder andere
Schieberegister 92a, 93a, 94a durch Erzeugen eines der Schie
betaktpulse ϕa oder ϕc. Die Betriebssteuerung, also das Erfas
sen und Anlegen (Aktualisierung und Übertragung) von Daten für
diese Register wird ebenfalls durch den TAP-Steuerkreis 21
durchgeführt. Ein Zustands-Übergangsdiagramm des TAP-Steuer
kreises 21 wird in Fig. 18 gezeigt.
Schiebepfadschaltungen 10′, 20′ und 30′ mit einer Umgehungs
schaltung aus Fig. 13 bilden ein Entwurfs-Definitions-(design
definition)Testdatenregister. Ein Entwurfs-Definitions-Test
datenregister ist zum Testen der internen Schaltungen eines
LSI vorgesehen. Die Schiebepfadschaltung 10′ aus Fig. 13 ist
in Fig. 16 gezeigt. Die Schiebepfadschaltung 10′ in Fig. 16
arbeitet auf eine vergleichbare Weise wie die Schaltung 10 in
Fig. 2.
In Fig. 14 wird ein Blockdiagramm einer integrierten Schal
tungsvorrichtung gezeigt, die ein Rand-Abtastregister entspre
chend einer anderen Ausführungsform der vorliegenden Erfindung
aufweist. Im Vergleich mit der Schaltung in Fig. 12 sind die
Register 71, 72 und 73 zum Steuern der Umgehungsschaltungen
zusätzlich zu Schiebepfadschaltungen 40′, 50′ und 60′ vorgese
hen. Die übrigen Schaltungsbestandteile entsprechen denen in
der integrierten Schaltungsvorrichtung 100a nach Fig. 12, auf
deren erneute Beschreibung verzichtet wird.
Die Fig. 15 zeigt ein Blockschaltbild einer Testschaltung der
integrierten Schaltungsvorrichtung nach Fig. 14. Wie in Fig.
15 gezeigt, sollte darauf hingewiesen werden, daß Register 71,
72 und 73 zum Steuern der Umgehungsschaltung in jeder der
Schiebepfadschaltungen 40, 50 und 60 als ein Schieberegister
70 vorgesehen sind. Die Schiebepfadschaltung 40′ aus Fig. 15
wird in Fig. 17 gezeigt. Die übrigen Schaltungsbestandteile
entsprechen denen in der Testschaltung 51e in Fig. 13, auf de
ren erneute Beschreibung verzichtet wird.
Es ist möglich, eine Testschaltung teilweise zu fixieren, die
gemeinsam von verschiedenen integrierten Halbleiter-Schal
tungsvorrichtungen durch Einsatz einer Schiebepfadschaltung
mit Umgehungsschaltung benutzt werden kann, wie in den Fig. 1,
6, 13 und 15 gezeigt. In Reihe verbundene Schiebepfadschaltun
gen mit jeweils einer Umgehung werden geeignet angepaßt, um
die für individuelle Halbleitervorrichtungen spezifischen
Schaltungsbereiche zu testen. Das Fixieren einer Schaltung
trägt im allgemeinen zur Verminderung des für den Schaltungs
entwurf benötigten Zeitaufwands bei. Die für die Durchführung
des Tests benötigte Zeit wird ebenfalls reduziert. Außerdem
ist die durch Verdrahtung belegte Fläche reduziert und gestat
tet damit hochintegrierte Schaltungen.
Claims (12)
1. Integrierte Schaltungsvorrichtung mit
einem einzelnen Dateneingang (TDI),
einem einzelnen Datenausgang (TDO),
mindestens einer zwischen dem Dateneingang (TDI) und dem Da tenausgang (TDO) verbundenen Schieberegistervorrichtung (92a),
einer Mehrzahl von zu testenden Schaltungen (103-105),
einer Mehrzahl von mit jeweils einer entsprechenden der zu testenden Schaltungen (103-105) verbundenen Abtastpfad-Schal tungsvorrichtungen (9a, 9b, 9c), die jeweils einen Abtastpfad für die entsprechende zu testende Schaltung bilden, und die in Reihe zwischen Dateneingang (TDI) und Datenausgang (TDO) ver bunden ist,
wobei die Reihenverbindung der Mehrzahl von Abtastpfad-Schal tungsvorrichtungen (9a, 9b, 9c) und die mindestens eine Schie beregistervorrichtung (92a) parallel zueinander verbunden sind,
einer selektiven Aktivierungsvorrichtung (4, 61, 62, 81, 82), die auf ein extern angelegtes Auswahlsignal reagieren, zum se lektiven Aktivieren einer der in Reihe verbundenen Mehrzahl von Abtastpfad-Schaltungsvorrichtungen (9a, 9b, 9c) und der mindestens einen Schieberegistervorrichtung (92a),
einer Mehrzahl von Umgehungsvorrichtungen (13, 15, 16), die jeweils quer durch eine entsprechende Abtastpfad-Schaltungs vorrichtung der Mehrzahl von Abtastpfad-Schaltungsvorrichtun gen (9a, 9b, 9c) verbunden sind, zum Umgehen der entsprechen den Abtastpfad-Schaltungsvorrichtung, und
eine auf ein extern angelegtes Umgehungs-Steuersignal reagie rende Umgehungs-Steuervorrichtung (17, 18) zum selektiven Be treiben der Mehrzahl von Umgehungsvorrichtungen (13, 15, 16).
einem einzelnen Dateneingang (TDI),
einem einzelnen Datenausgang (TDO),
mindestens einer zwischen dem Dateneingang (TDI) und dem Da tenausgang (TDO) verbundenen Schieberegistervorrichtung (92a),
einer Mehrzahl von zu testenden Schaltungen (103-105),
einer Mehrzahl von mit jeweils einer entsprechenden der zu testenden Schaltungen (103-105) verbundenen Abtastpfad-Schal tungsvorrichtungen (9a, 9b, 9c), die jeweils einen Abtastpfad für die entsprechende zu testende Schaltung bilden, und die in Reihe zwischen Dateneingang (TDI) und Datenausgang (TDO) ver bunden ist,
wobei die Reihenverbindung der Mehrzahl von Abtastpfad-Schal tungsvorrichtungen (9a, 9b, 9c) und die mindestens eine Schie beregistervorrichtung (92a) parallel zueinander verbunden sind,
einer selektiven Aktivierungsvorrichtung (4, 61, 62, 81, 82), die auf ein extern angelegtes Auswahlsignal reagieren, zum se lektiven Aktivieren einer der in Reihe verbundenen Mehrzahl von Abtastpfad-Schaltungsvorrichtungen (9a, 9b, 9c) und der mindestens einen Schieberegistervorrichtung (92a),
einer Mehrzahl von Umgehungsvorrichtungen (13, 15, 16), die jeweils quer durch eine entsprechende Abtastpfad-Schaltungs vorrichtung der Mehrzahl von Abtastpfad-Schaltungsvorrichtun gen (9a, 9b, 9c) verbunden sind, zum Umgehen der entsprechen den Abtastpfad-Schaltungsvorrichtung, und
eine auf ein extern angelegtes Umgehungs-Steuersignal reagie rende Umgehungs-Steuervorrichtung (17, 18) zum selektiven Be treiben der Mehrzahl von Umgehungsvorrichtungen (13, 15, 16).
2. Integrierte Schaltungsvorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß
die Umgehungs-Steuervorrichtung (17, 18) eine Umgehungs-Steu
ersignalhaltevorrichtung (17, 70) zum Halten des extern ange
legten Umgehungs-Steuersignals aufweist, und
die Mehrzahl von Umgehungsvorrichtungen (13, 15, 16) als Reak
tion auf die Umgehungs-Steuersignalhaltevorrichtung (17, 70)
selektiv betrieben wird.
3. Integrierte Schaltungsvorrichtung nach Anspruch 2, dadurch
gekennzeichnet, daß
die Umgehungs-Steuersignalhaltevorrichtung (17, 70) eine der
art verbundene Umgehungs-Steuersignal-Verriegelungseinrichtung
(17) aufweist, daß diese das extern angelegte Umgehungs-Steu
ersignal über die mindestens eine Schieberegistervorrichtung
(92a) empfängt, zum Halten des über die mindestens eine Schie
beregistervorrichtung (92a) übertragenen Umgehungs-Steuersi
gnals als Reaktion auf ein extern angelegtes Halte-Anforde
rungssignal.
4. Integrierte Schaltungsvorrichtung nach einem der Ansprüche
1 bis 3, dadurch gekennzeichnet, daß die mindestens eine
Schieberegistervorrichtung (92a) eine Umgehungs-Steuersignal-
Schieberegistervorrichtung (70) aufweist, die zwischen dem Da
teneingang (TDI) und dem Datenausgang (TDO) verbunden ist, zum
Halten des Umgehungs-Steuersignals als Reaktion auf die selek
tive Aktivierungsvorrichtung (4, 61, 62, 81, 82).
5. Integrierte Schaltungsvorrichtung nach Anspruch 3 oder 4,
dadurch gekennzeichnet, daß
das extern angelegte Umgehungs-Steuersignal eine Mehrzahl von
ersten individuellen Umgehungs-Steuersignalen zum individuel
len Steuern der Mehrzahl von Umgehungsvorrichtungen (13, 15, 16)
umfaßt,
wobei die Umgehungs-Steuersignal-Verriegelungseinrichtung (17)
eine Mehrzahl von Verriegelungsschaltungen (17) aufweist, die
jeweils zum Empfangen eines entsprechenden Umgehungs-Steuersi
gnals über die entsprechende Abtastpfad-Schaltungsvorrichtung
(9a, 9b, 9c) verbunden sind, zum Halten des entsprechenden Um
gehungs-Steuersignals als Reaktion auf das extern angelegte
Halte-Anforderungssignal.
6. Integrierte Schaltungsvorrichtung nach Anspruch 4, dadurch
gekennzeichnet, daß
das extern angelegte Umgehungs-Steuersignal eine Mehrzahl von
zweiten individuellen Umgehungs-Steuersignalen zum individuel
len Steuern der Mehrzahl von Umgehungsvorrichtungen (13, 15,
16) umfaßt,
wobei die Umgehungs-Steuersignal-Schieberegistervorrichtung
(70) auf die selektive Aktivierungsvorrichtung (4, 61, 62, 81,
82) zum Schieben und Halten der Mehrzahl von zweiten individu
ellen Umgehungs-Steuersignalen reagiert.
7. Integrierte Schaltungsvorrichtung nach einem der Ansprüche
1 bis 6, dadurch gekennzeichnet, daß die selektive Aktivie
rungsvorrichtung (4, 61, 62, 81, 82)
eine Decodiervorrichtung (4) zum Decodieren des extern ange legten Auswahlsignals umfaßt,
eine zwischen der mindestens einen Schieberegistervorrichtung (92a) und dem Datenausgangsanschluß (TDO) verbundene erste Schaltvorrichtung (62) aufweist,
eine zwischen der Reihenverbindung der Mehrzahl von Abtast pfad-Schaltungsvorrichtungen (9a, 9b, 9c) und dem Datenaus gangsanschluß (TDO) verbundene zweite Schaltvorrichtung (61) aufweist,
wobei die erste und die zweite Schaltvorrichtung (62, 61) auf ein von der Decodiervorrichtung (4) erzeugtes Ausgangssignal reagieren, um selektiv eingeschaltet zu werden,
selektive Schiebetakt-Anlegevorrichtungen (81, 82) umfaßt, die derart verbunden sind, daß sie einen extern angelegten Schie betaktimpuls empfangen, zum selektiven Anlegen des Schiebetak timpulses an eine in der Reihenverbindung der Mehrzahl von Schiebepfad-Schaltungsvorrichtungen (9a, 9b, 9c) und minde stens eine Schieberegistervorrichtung (92a) als Reaktion auf das von der Decodiervorrichtung (4) erzeugte Ausgangssignal.
eine Decodiervorrichtung (4) zum Decodieren des extern ange legten Auswahlsignals umfaßt,
eine zwischen der mindestens einen Schieberegistervorrichtung (92a) und dem Datenausgangsanschluß (TDO) verbundene erste Schaltvorrichtung (62) aufweist,
eine zwischen der Reihenverbindung der Mehrzahl von Abtast pfad-Schaltungsvorrichtungen (9a, 9b, 9c) und dem Datenaus gangsanschluß (TDO) verbundene zweite Schaltvorrichtung (61) aufweist,
wobei die erste und die zweite Schaltvorrichtung (62, 61) auf ein von der Decodiervorrichtung (4) erzeugtes Ausgangssignal reagieren, um selektiv eingeschaltet zu werden,
selektive Schiebetakt-Anlegevorrichtungen (81, 82) umfaßt, die derart verbunden sind, daß sie einen extern angelegten Schie betaktimpuls empfangen, zum selektiven Anlegen des Schiebetak timpulses an eine in der Reihenverbindung der Mehrzahl von Schiebepfad-Schaltungsvorrichtungen (9a, 9b, 9c) und minde stens eine Schieberegistervorrichtung (92a) als Reaktion auf das von der Decodiervorrichtung (4) erzeugte Ausgangssignal.
8. Integrierte Schaltungsvorrichtung nach einem der Ansprüche
1 bis 7, dadurch gekennzeichnet, daß die Umgehungsvorrichtung
(13, 15, 16)
eine Umgehungsleitung (13) umfaßt, die mit einem Ende mit dem Eingang der entsprechenden Abtastpfad-Schaltungsvorrichtung verbunden ist,
eine mit dem anderen Ende der Umgehungsleitung (13) verbundene dritte Schaltvorrichtung (15) umfaßt,
eine mit dem Ausgang der entsprechenden Abtastpfad-Schaltungs vorrichtung verbundene vierte Schaltvorrichtung (16) umfaßt,
wobei die Umgehungs-Steuervorrichtung (17, 18) auf das Umge hungs-Steuersignal zum selektiven Einschalten der dritten (15) und vierten (16) Schaltvorrichtung reagiert.
eine Umgehungsleitung (13) umfaßt, die mit einem Ende mit dem Eingang der entsprechenden Abtastpfad-Schaltungsvorrichtung verbunden ist,
eine mit dem anderen Ende der Umgehungsleitung (13) verbundene dritte Schaltvorrichtung (15) umfaßt,
eine mit dem Ausgang der entsprechenden Abtastpfad-Schaltungs vorrichtung verbundene vierte Schaltvorrichtung (16) umfaßt,
wobei die Umgehungs-Steuervorrichtung (17, 18) auf das Umge hungs-Steuersignal zum selektiven Einschalten der dritten (15) und vierten (16) Schaltvorrichtung reagiert.
9. Integrierte Schaltungsvorrichtung nach einem der Ansprüche
1 bis 8, dadurch gekennzeichnet, daß mindestens eine Schiebe
registervorrichtung
mindestens ein Randabtastregister (92a), ein Vorrichtungs-
Identifizierungsregister (93a), ein Umgehungsregister (94a)
und ein Befehlsregister (2) umfaßt.
10. Integrierte Schaltungsvorrichtung nach einem der Ansprüche
1 bis 9, dadurch gekennzeichnet, daß
der einzelne Dateneingang (TDI) einen einzelnen Testdatenein gangsanschluß (TDI) zum Empfangen von Testdaten für das Testen der Mehrzahl von zu testenden Schaltungen (103-105) umfaßt, und
der einzelne Datenausgang (TDO) einen einzelnen Testdatenaus gangsanschluß (TDO) zum Bereitstellen von Testergebnisdaten umfaßt, die von der Mehrzahl von zu testenden Schaltungen (103-105) erzeugt wurden.
der einzelne Dateneingang (TDI) einen einzelnen Testdatenein gangsanschluß (TDI) zum Empfangen von Testdaten für das Testen der Mehrzahl von zu testenden Schaltungen (103-105) umfaßt, und
der einzelne Datenausgang (TDO) einen einzelnen Testdatenaus gangsanschluß (TDO) zum Bereitstellen von Testergebnisdaten umfaßt, die von der Mehrzahl von zu testenden Schaltungen (103-105) erzeugt wurden.
11. Integrierte Schaltungsvorrichtung, die in der Lage ist,
einen Betriebstest entsprechend von außen angelegter Testdaten
durchzuführen, mit
einem Testdateneingang (Di) zum Empfangen der Testdaten,
einem Testdatenausgang (Do) zum Bereitstellen von Testergeb nisdaten
ersten und zweiten aus zu testenden Schaltungen bestehenden Blöcken, die jeweils zu testen sind,
einer mit dem ersten Block aus zu testenden Schaltungen ver bundenen ersten Abtastpfad-Schaltungsvorrichtung (91) zum Schreiben oder Lesen von Testdaten in oder aus dem ersten zu testenden Block aus zu testenden Schaltungen
einer zweiten Abtastpfad-Schaltungsvorrichtung (10, 20, 30) zum Schreiben oder Lesen von Testdaten in oder aus dem zweiten Block aus zu testenden Schaltungen,
wobei die erste und die zweite Abtastpfad-Schaltungsvorrich tung (91; 10, 20, 30) parallel zwischen dem Testdateneingang (Di) und dem Testdatenausgang (Do) verbunden sind,
einer auf ein extern angelegtes Auswahlsignal reagierenden se lektiven Aktivierungsvorrichtung (2, 4, 61-67, 81-87) zum se lektiven Aktivieren einer der ersten und zweiten Abtastpfad- Schaltungsvorrichtungen (91; 10, 20, 30),
wobei die zweite Abtastpfad-Schaltungsvorrichtung (10, 20, 30) n (n < = 2), in n Stufen kaskadierte und zwischen dem Testda teneingang (Di) und dem Testdatenausgang (Do) verbundene Schieberegistervorrichtungen (9a, 9b, 9c) umfaßt,
die n kaskadierten Schieberegistervorrichtungen (9a, 9b, 9c) Testdaten in oder aus dem zweiten Block aus zu testenden Schaltungen einschreiben oder auslesen,
n Umgehungsvorrichtungen (13), die jeweils zwischen dem Ein gang und dem Ausgang einer entsprechenden Schieberegistervor richtung verbunden sind und eine Umgehung für die entspre chende Schieberegistervorrichtung bilden,
einer Umgehungs-Steuervorrichtung (12), die auf ein extern an gelegtes Umgehungs-Steuersignal zum selektiven Betreiben der n Umgehungsvorrichtungen (13) reagiert.
einem Testdateneingang (Di) zum Empfangen der Testdaten,
einem Testdatenausgang (Do) zum Bereitstellen von Testergeb nisdaten
ersten und zweiten aus zu testenden Schaltungen bestehenden Blöcken, die jeweils zu testen sind,
einer mit dem ersten Block aus zu testenden Schaltungen ver bundenen ersten Abtastpfad-Schaltungsvorrichtung (91) zum Schreiben oder Lesen von Testdaten in oder aus dem ersten zu testenden Block aus zu testenden Schaltungen
einer zweiten Abtastpfad-Schaltungsvorrichtung (10, 20, 30) zum Schreiben oder Lesen von Testdaten in oder aus dem zweiten Block aus zu testenden Schaltungen,
wobei die erste und die zweite Abtastpfad-Schaltungsvorrich tung (91; 10, 20, 30) parallel zwischen dem Testdateneingang (Di) und dem Testdatenausgang (Do) verbunden sind,
einer auf ein extern angelegtes Auswahlsignal reagierenden se lektiven Aktivierungsvorrichtung (2, 4, 61-67, 81-87) zum se lektiven Aktivieren einer der ersten und zweiten Abtastpfad- Schaltungsvorrichtungen (91; 10, 20, 30),
wobei die zweite Abtastpfad-Schaltungsvorrichtung (10, 20, 30) n (n < = 2), in n Stufen kaskadierte und zwischen dem Testda teneingang (Di) und dem Testdatenausgang (Do) verbundene Schieberegistervorrichtungen (9a, 9b, 9c) umfaßt,
die n kaskadierten Schieberegistervorrichtungen (9a, 9b, 9c) Testdaten in oder aus dem zweiten Block aus zu testenden Schaltungen einschreiben oder auslesen,
n Umgehungsvorrichtungen (13), die jeweils zwischen dem Ein gang und dem Ausgang einer entsprechenden Schieberegistervor richtung verbunden sind und eine Umgehung für die entspre chende Schieberegistervorrichtung bilden,
einer Umgehungs-Steuervorrichtung (12), die auf ein extern an gelegtes Umgehungs-Steuersignal zum selektiven Betreiben der n Umgehungsvorrichtungen (13) reagiert.
12. Integrierte Halbleiterschaltung mit
einem einzelnen Eingangsdatenanschluß (TDI),
einem einzelnen Ausgangsdatenanschluß (TDO),
einem Randabtastregister (92a), einem Vorrichtungs-Identifi zierungsregister (93a), einem Umgehungsregister (94a), einem Befehlsregister (2) und einem Entwurfs-Definitions-Testdaten register (10′, 20′, 30′), die jeweils parallel zwischen dem Dateneingangsanschluß (TDI) und dem Datenausgangsanschluß (TDO) verbunden sind,
einer Mehrzahl von zu testenden Schaltungen (103-105),
einer auf ein extern angelegtes Auswahlsignal reagierenden Auswahlvorrichtung (4, 61, 62, 81, 82) zum Auswählen eines der Randabtastregister (92a), Vorrichtungs-Identifizierungsregi ster (93a), Umgehungsregister (94a), Befehlsregister (2) und Entwurfs-Definitions-Testdatenregister (10′, 20′, 30′),
wobei eines der ausgewählten Randabtastregister (92a), Vor richtungs-Identifizierungsregister (93a), Umgehungsregister (94a), Befehlsregister (2) und Entwurfs-Definitions-Testdaten register (10′, 20′, 30′) auf die Auswahlvorrichtung (4, 61, 62, 81, 82) reagiert, so daß es elektrisch mit dem Datenein gangsanschluß (TDI) oder Datenausgangsanschluß (TDO) verbunden ist,
wobei das Entwurfs-Definitions-Testdatenregister (10′, 20′, 30,)
eine Mehrzahl von Abtastpfadschaltungen (9a, 9b, 9c) aufweist, die jeweils mit einer entsprechenden zu testenden Schaltung aus der Mehrzahl von zu testenden Schaltungen (103-105) ver bunden sind, zum Bilden eines Abtastpfades für die entspre chende zu testende Schaltung,
eine Mehrzahl von Umgehungsschaltungen (13, 15, 16) aufweist, die jeweils quer durch eine entsprechende Abtastpfad-Schal tungsvorrichtung der Mehrzahl von Abtastpfad-Schaltungsvor richtungen (9a, 9b, 9c) verbunden sind, zum Umgehen der ent sprechenden Abtastpfad-Schaltungsvorrichtung, und
eine auf ein extern angelegtes Umgehungs-Steuersignal reagie rende Umgehungs-Steuervorrichtung (17, 18) aufweist, zum se lektiven Betreiben der Mehrzahl von Umgehungsschaltungen (13, 15, 16).
einem einzelnen Eingangsdatenanschluß (TDI),
einem einzelnen Ausgangsdatenanschluß (TDO),
einem Randabtastregister (92a), einem Vorrichtungs-Identifi zierungsregister (93a), einem Umgehungsregister (94a), einem Befehlsregister (2) und einem Entwurfs-Definitions-Testdaten register (10′, 20′, 30′), die jeweils parallel zwischen dem Dateneingangsanschluß (TDI) und dem Datenausgangsanschluß (TDO) verbunden sind,
einer Mehrzahl von zu testenden Schaltungen (103-105),
einer auf ein extern angelegtes Auswahlsignal reagierenden Auswahlvorrichtung (4, 61, 62, 81, 82) zum Auswählen eines der Randabtastregister (92a), Vorrichtungs-Identifizierungsregi ster (93a), Umgehungsregister (94a), Befehlsregister (2) und Entwurfs-Definitions-Testdatenregister (10′, 20′, 30′),
wobei eines der ausgewählten Randabtastregister (92a), Vor richtungs-Identifizierungsregister (93a), Umgehungsregister (94a), Befehlsregister (2) und Entwurfs-Definitions-Testdaten register (10′, 20′, 30′) auf die Auswahlvorrichtung (4, 61, 62, 81, 82) reagiert, so daß es elektrisch mit dem Datenein gangsanschluß (TDI) oder Datenausgangsanschluß (TDO) verbunden ist,
wobei das Entwurfs-Definitions-Testdatenregister (10′, 20′, 30,)
eine Mehrzahl von Abtastpfadschaltungen (9a, 9b, 9c) aufweist, die jeweils mit einer entsprechenden zu testenden Schaltung aus der Mehrzahl von zu testenden Schaltungen (103-105) ver bunden sind, zum Bilden eines Abtastpfades für die entspre chende zu testende Schaltung,
eine Mehrzahl von Umgehungsschaltungen (13, 15, 16) aufweist, die jeweils quer durch eine entsprechende Abtastpfad-Schal tungsvorrichtung der Mehrzahl von Abtastpfad-Schaltungsvor richtungen (9a, 9b, 9c) verbunden sind, zum Umgehen der ent sprechenden Abtastpfad-Schaltungsvorrichtung, und
eine auf ein extern angelegtes Umgehungs-Steuersignal reagie rende Umgehungs-Steuervorrichtung (17, 18) aufweist, zum se lektiven Betreiben der Mehrzahl von Umgehungsschaltungen (13, 15, 16).
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Publication Number | Publication Date |
---|---|
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---|---|---|---|
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Families Citing this family (71)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
JP2676169B2 (ja) * | 1989-12-27 | 1997-11-12 | 三菱電機株式会社 | スキャンパス回路 |
JPH03252569A (ja) * | 1990-02-26 | 1991-11-11 | Advanced Micro Devicds Inc | スキャンパス用レジスタ回路 |
JPH04140677A (ja) * | 1990-10-01 | 1992-05-14 | Toshiba Corp | 半導体集積回路 |
JPH04212524A (ja) * | 1990-12-06 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
EP0503117B1 (de) * | 1991-03-13 | 1995-06-28 | Siemens Aktiengesellschaft | Prozessorschaltung |
JPH06506333A (ja) | 1991-03-18 | 1994-07-14 | クウォリティ・セミコンダクタ・インコーポレイテッド | 高速トランスミッションゲートスイッチ |
US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
JP2742740B2 (ja) * | 1991-03-20 | 1998-04-22 | 三菱電機株式会社 | バイパススキャンパスおよびそれを用いた集積回路装置 |
US5331643A (en) * | 1991-09-04 | 1994-07-19 | International Business Machines Corporation | Self-testing logic with embedded arrays |
JP2741119B2 (ja) * | 1991-09-17 | 1998-04-15 | 三菱電機株式会社 | バイパススキャンパスおよびそれを用いた集積回路装置 |
JP2973641B2 (ja) * | 1991-10-02 | 1999-11-08 | 日本電気株式会社 | Tapコントローラ |
US5377198A (en) * | 1991-11-27 | 1994-12-27 | Ncr Corporation (Nka At&T Global Information Solutions Company | JTAG instruction error detection |
CZ383292A3 (en) * | 1992-02-18 | 1994-03-16 | Koninkl Philips Electronics Nv | Method of testing electronic circuits and an integrated circuit tested in such a manner |
US5231314A (en) * | 1992-03-02 | 1993-07-27 | National Semiconductor Corporation | Programmable timing circuit for integrated circuit device with test access port |
US5640521A (en) * | 1992-06-17 | 1997-06-17 | Texas Instruments Incorporated | Addressable shadow port and protocol with remote I/O, contol and interrupt ports |
DE4232271C1 (de) * | 1992-09-25 | 1994-02-17 | Siemens Ag | Elektronischer Baustein mit einer Schieberegisterprüfarchitektur (Boundary-Scan) |
US5710711A (en) * | 1992-10-21 | 1998-01-20 | Lucent Technologies Inc. | Method and integrated circuit adapted for partial scan testability |
US5448576A (en) * | 1992-10-29 | 1995-09-05 | Bull Hn Information Systems Inc. | Boundary scan architecture extension |
US5627842A (en) * | 1993-01-21 | 1997-05-06 | Digital Equipment Corporation | Architecture for system-wide standardized intra-module and inter-module fault testing |
US5477545A (en) * | 1993-02-09 | 1995-12-19 | Lsi Logic Corporation | Method and apparatus for testing of core-cell based integrated circuits |
JP3121705B2 (ja) * | 1993-03-11 | 2001-01-09 | 株式会社東芝 | 相補形バウンダリ・スキャン・セル |
US5687312A (en) * | 1993-07-30 | 1997-11-11 | Texas Instruments Incorporated | Method and apparatus for processor emulation |
US6006343A (en) * | 1993-07-30 | 1999-12-21 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
JP3610095B2 (ja) * | 1993-07-30 | 2005-01-12 | テキサス インスツルメンツ インコーポレイテツド | 電気回路のストリームライン化(Streamlined)された同時試験方法と装置 |
US5677915A (en) * | 1993-08-18 | 1997-10-14 | Texas Instruments Incorporated | Customized method and apparatus for streamlined testing a particular electrical circuit |
WO1995008153A1 (en) * | 1993-09-16 | 1995-03-23 | Quality Semiconductor, Inc. | Scan test circuit using fast transmission gate switch |
US5428626A (en) * | 1993-10-18 | 1995-06-27 | Tektronix, Inc. | Timing analyzer for embedded testing |
US5809036A (en) * | 1993-11-29 | 1998-09-15 | Motorola, Inc. | Boundary-scan testable system and method |
TW253031B (de) * | 1993-12-27 | 1995-08-01 | At & T Corp | |
US5636227A (en) * | 1994-07-08 | 1997-06-03 | Advanced Risc Machines Limited | Integrated circuit test mechansim and method |
WO1996041206A1 (en) * | 1995-06-07 | 1996-12-19 | Samsung Electronics Co., Ltd. | Method and apparatus for testing a megacell in an asic using jtag |
US6005407A (en) * | 1995-10-23 | 1999-12-21 | Opmax Inc. | Oscillation-based test method for testing an at least partially analog circuit |
US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
WO1997021107A1 (en) * | 1995-12-05 | 1997-06-12 | Atg Technology, Inc. | Partial scan logic |
JP3691144B2 (ja) * | 1995-12-20 | 2005-08-31 | 株式会社ルネサステクノロジ | スキャンパス構成回路 |
US5719879A (en) * | 1995-12-21 | 1998-02-17 | International Business Machines Corporation | Scan-bypass architecture without additional external latches |
US5760598A (en) * | 1996-02-12 | 1998-06-02 | International Business Machines Corporation | Method and apparatus for testing quiescent current in integrated circuits |
US5844921A (en) * | 1996-02-28 | 1998-12-01 | International Business Machines Corporation | Method and apparatus for testing a hybrid circuit having macro and non-macro circuitry |
JP3003587B2 (ja) * | 1996-08-02 | 2000-01-31 | 日本電気株式会社 | 個別テストプログラム作成方式 |
US5691990A (en) * | 1996-12-02 | 1997-11-25 | International Business Machines Corporation | Hybrid partial scan method |
US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
US6158032A (en) * | 1998-03-27 | 2000-12-05 | International Business Machines Corporation | Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof |
US6178534B1 (en) * | 1998-05-11 | 2001-01-23 | International Business Machines Corporation | System and method for using LBIST to find critical paths in functional logic |
US6314539B1 (en) * | 1998-10-21 | 2001-11-06 | Xilinx, Inc. | Boundary-scan register cell with bypass circuit |
US6425101B1 (en) * | 1998-10-30 | 2002-07-23 | Infineon Technologies North America Corp. | Programmable JTAG network architecture to support proprietary debug protocol |
JP2000275303A (ja) | 1999-03-23 | 2000-10-06 | Mitsubishi Electric Corp | バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置 |
JP3966453B2 (ja) * | 1999-05-26 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路 |
TW484016B (en) * | 1999-07-28 | 2002-04-21 | Hitachi Ltd | Semiconductor integrated circuit and recording medium |
JP3763385B2 (ja) | 1999-11-09 | 2006-04-05 | シャープ株式会社 | 半導体装置 |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
US6898749B2 (en) * | 2000-09-20 | 2005-05-24 | Texas Instruments Incorporated | IC with cache bit memory in series with scan segment |
US6785854B1 (en) * | 2000-10-02 | 2004-08-31 | Koninklijke Philips Electronics N.V. | Test access port (TAP) controller system and method to debug internal intermediate scan test faults |
US20050149783A1 (en) * | 2003-12-11 | 2005-07-07 | International Business Machines Corporation | Methods and apparatus for testing an IC |
US7109734B2 (en) * | 2003-12-18 | 2006-09-19 | Xilinx, Inc. | Characterizing circuit performance by separating device and interconnect impact on signal delay |
GB0420442D0 (en) * | 2004-09-14 | 2004-10-20 | Ignios Ltd | Debug in a multicore architecture |
US9038070B2 (en) | 2004-09-14 | 2015-05-19 | Synopsys, Inc. | Debug in a multicore architecture |
FR2881836A1 (fr) * | 2005-02-08 | 2006-08-11 | St Microelectronics Sa | Securisation du mode de test d'un circuit integre |
JP2007003423A (ja) * | 2005-06-24 | 2007-01-11 | Toshiba Corp | 半導体集積回路およびその制御方法 |
CN101292171B (zh) * | 2005-10-24 | 2012-04-18 | Nxp股份有限公司 | Ic测试方法和设备 |
JP2007232626A (ja) * | 2006-03-02 | 2007-09-13 | Denso Corp | テストモード設定回路 |
JP4805134B2 (ja) * | 2006-12-28 | 2011-11-02 | 富士通株式会社 | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
JP5625249B2 (ja) * | 2009-03-24 | 2014-11-19 | 富士通株式会社 | 回路モジュール、半導体集積回路、および検査装置 |
US8627159B2 (en) * | 2010-11-11 | 2014-01-07 | Qualcomm Incorporated | Feedback scan isolation and scan bypass architecture |
CN103576076B (zh) | 2012-07-27 | 2019-02-01 | 恩智浦美国有限公司 | 用于执行扫描测试的系统和方法 |
US9575120B2 (en) * | 2013-03-29 | 2017-02-21 | International Business Machines Corporation | Scan chain processing in a partially functional chip |
US9496052B2 (en) | 2014-12-11 | 2016-11-15 | Freescale Semiconductor, Inc. | System and method for handling memory repair data |
CN106291313B (zh) | 2015-06-10 | 2021-06-11 | 恩智浦美国有限公司 | 用于测试集成电路的方法和设备 |
US9791505B1 (en) * | 2016-04-29 | 2017-10-17 | Texas Instruments Incorporated | Full pad coverage boundary scan |
US10436840B2 (en) | 2017-10-26 | 2019-10-08 | Nvidia Corp. | Broadcast scan network |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4286173A (en) * | 1978-03-27 | 1981-08-25 | Hitachi, Ltd. | Logical circuit having bypass circuit |
DE3709032A1 (de) * | 1986-03-22 | 1987-09-24 | Hitachi Ltd | Grossschaltkreis-halbleitervorrichtung |
JPH01112177A (ja) * | 1987-10-26 | 1989-04-28 | Matsushita Electric Ind Co Ltd | テスト回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60154173A (ja) * | 1984-01-25 | 1985-08-13 | Toshiba Corp | スキヤン方式論理回路 |
JPS61155874A (ja) * | 1984-12-28 | 1986-07-15 | Toshiba Corp | 大規模集積回路の故障検出方法およびそのための装置 |
JPS61193082A (ja) * | 1985-02-21 | 1986-08-27 | Nec Corp | Lsiのスキヤンパス方式 |
US4698588A (en) * | 1985-10-23 | 1987-10-06 | Texas Instruments Incorporated | Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit |
US4860290A (en) * | 1987-06-02 | 1989-08-22 | Texas Instruments Incorporated | Logic circuit having individually testable logic modules |
-
1991
- 1991-02-20 JP JP3024953A patent/JP2627464B2/ja not_active Expired - Fee Related
- 1991-03-22 US US07/673,822 patent/US5150044A/en not_active Expired - Lifetime
- 1991-03-27 DE DE4110151A patent/DE4110151C2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4286173A (en) * | 1978-03-27 | 1981-08-25 | Hitachi, Ltd. | Logical circuit having bypass circuit |
DE3709032A1 (de) * | 1986-03-22 | 1987-09-24 | Hitachi Ltd | Grossschaltkreis-halbleitervorrichtung |
JPH01112177A (ja) * | 1987-10-26 | 1989-04-28 | Matsushita Electric Ind Co Ltd | テスト回路 |
Non-Patent Citations (2)
Title |
---|
IEEE Standard Test Access Port and Bonndary-Scan Architecture * |
In: IEEE Std. 1149.1-1990 * |
Also Published As
Publication number | Publication date |
---|---|
DE4110151C2 (de) | 1995-11-23 |
JPH04211842A (ja) | 1992-08-03 |
US5150044A (en) | 1992-09-22 |
JP2627464B2 (ja) | 1997-07-09 |
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DE3709032C2 (de) | ||
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