JPS60154173A - スキヤン方式論理回路 - Google Patents
スキヤン方式論理回路Info
- Publication number
- JPS60154173A JPS60154173A JP59009999A JP999984A JPS60154173A JP S60154173 A JPS60154173 A JP S60154173A JP 59009999 A JP59009999 A JP 59009999A JP 999984 A JP999984 A JP 999984A JP S60154173 A JPS60154173 A JP S60154173A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- small shift
- scan
- divided
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はスキャンデザイン化された論理回路における
スキャン方式に関する。
スキャン方式に関する。
論理回路の試験を効率よく行うために論理回路全スギー
ヤンデザイン化することが一般に行なわれているつ第１
図はスキャンデザイン化された論理回路のブロック図で
あシ、シフトレジスタ（１）を動作させること罠より論
理回路の内部状態のスキャンイン（５）・アラ） （１
３）が行なわれろうところで大規模な論理回路において
は５機能ブロック化が進められて全体回路が機能的にあ
る程度独立した複数個の部分回路によって構成される場
合が多い。このように機能ブロック化された回路では回
路全体を同時にスキャンして試験するよシも、選択され
た部分回路のみをスキャして試験する方が効率がよい。
ヤンデザイン化することが一般に行なわれているつ第１
図はスキャンデザイン化された論理回路のブロック図で
あシ、シフトレジスタ（１）を動作させること罠より論
理回路の内部状態のスキャンイン（５）・アラ） （１
３）が行なわれろうところで大規模な論理回路において
は５機能ブロック化が進められて全体回路が機能的にあ
る程度独立した複数個の部分回路によって構成される場
合が多い。このように機能ブロック化された回路では回
路全体を同時にスキャンして試験するよシも、選択され
た部分回路のみをスキャして試験する方が効率がよい。
しかしながら、従来のスキャン方式では回路全体をスキ
ャンして試験しなければならず、試験時間が多大になり
、かつ試験方法が複雑になるという問題があった。
ャンして試験しなければならず、試験時間が多大になり
、かつ試験方法が複雑になるという問題があった。
本発明は以上の問題を解決して、複数の部分回路より構
成される論理回路において、選択された部分回路のみを
スキャンインアウトするスキャン方式を提供すること全
目的とする。
成される論理回路において、選択された部分回路のみを
スキャンインアウトするスキャン方式を提供すること全
目的とする。
第２図は本発明に従うスキャン方式により構成される論
理回路のブロック図である９機能ブロック化された全体
回路ｋｍ成する部分回路（２）〜（４）に対応するよう
にシフトレジスタを複数個の小シフトレジスタＲ１，几
２．・、几ｎに分割して、分割された小シフトレジスタ
と平行に迂回路を付設し、小シフトレジスタの前後に切
換えスイッチ８１，８２．・・・。
理回路のブロック図である９機能ブロック化された全体
回路ｋｍ成する部分回路（２）〜（４）に対応するよう
にシフトレジスタを複数個の小シフトレジスタＲ１，几
２．・、几ｎに分割して、分割された小シフトレジスタ
と平行に迂回路を付設し、小シフトレジスタの前後に切
換えスイッチ８１，８２．・・・。
Ｓｎｆ設置する。Ｆ；ＩＪ換えスイッチの操作によシ特
定の小シフトレジスタを迂回して、選択された小シフト
レジスタのみ全スキャンすることが可能となる。
定の小シフトレジスタを迂回して、選択された小シフト
レジスタのみ全スキャンすることが可能となる。
本発明に従えば、複数の部分回路により構成される論理
回路において、選択された部分回路のみをスキャンする
ことが可能に在る。これにより、論理回路を分割して試
験することが容易になり、また、試験時間も短縮される
。
回路において、選択された部分回路のみをスキャンする
ことが可能に在る。これにより、論理回路を分割して試
験することが容易になり、また、試験時間も短縮される
。
本発明に従う具体例を、シフトレジスタを３つに分割し
た場合について第３図に示す。切換えスイッチ８１．、
Ｓ２，８３は制御信号φ１．φ２．φ３が′１１のとき
小シフトレジスタＲ１，Ｒｚ、Ｉ（，３ｅ、’０ゝゝの
とき迂回路を選択するものとする。したがって、（φｌ
、φ２．φ３）＝ （１，、Ｌｌ）のときはＲｔ 、Ｒ
２，Ｒ３がスキャンされ、（φ１゜φ２．φ３ン：（１
，０，１）のときは几２を迂回して几ｚ、Ｒ２がスキャ
ンされ％また、（φ］、φ２．φ３）＝（０，１，０）
のときは几１．几３を迂回して几２がスキャンされる。
た場合について第３図に示す。切換えスイッチ８１．、
Ｓ２，８３は制御信号φ１．φ２．φ３が′１１のとき
小シフトレジスタＲ１，Ｒｚ、Ｉ（，３ｅ、’０ゝゝの
とき迂回路を選択するものとする。したがって、（φｌ
、φ２．φ３）＝ （１，、Ｌｌ）のときはＲｔ 、Ｒ
２，Ｒ３がスキャンされ、（φ１゜φ２．φ３ン：（１
，０，１）のときは几２を迂回して几ｚ、Ｒ２がスキャ
ンされ％また、（φ］、φ２．φ３）＝（０，１，０）
のときは几１．几３を迂回して几２がスキャンされる。
以上のように信号φ１．φ２．φ３を制御することによ
り特定の小シフトレジスタを迂回して選択された小シフ
トレジスタのみをスキャンすることが可能となる。
り特定の小シフトレジスタを迂回して選択された小シフ
トレジスタのみをスキャンすることが可能となる。
第１図は従来のスキャン方式によシスキャンデザイン化
された論理回路のブロック図、第２図は本発明に従うス
キャン方式よシ構成された論理回路のブロック図、第３
図は３つの部分回路によシ構成される場合の本発明の具
体例を示すブロック図である。 代理人 弁理士 則近憲佑（他１名）
された論理回路のブロック図、第２図は本発明に従うス
キャン方式よシ構成された論理回路のブロック図、第３
図は３つの部分回路によシ構成される場合の本発明の具
体例を示すブロック図である。 代理人 弁理士 則近憲佑（他１名）
Claims (1)
- 【特許請求の範囲】 スキャンデザイン化された論理回路において、スキャン
イン・アウト機能を有するシフトレジスタを複数個の小
シフトレジスタに分割して、各々の小シフトレジスタと
平行に付設した迂回路と。 各々の小シフトレジスタの前後に設置して小シフトレジ
スタが迂回路かを選択する切換スイッチとにより、指定
された小シフトレジスタｆｆ回して残りの小シフトレジ
スタのみをスキャンするようにｊ〜たことを特徴とする
スキャン方式論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009999A JPS60154173A (ja) | 1984-01-25 | 1984-01-25 | スキヤン方式論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009999A JPS60154173A (ja) | 1984-01-25 | 1984-01-25 | スキヤン方式論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154173A true JPS60154173A (ja) | 1985-08-13 |
Family
ID=11735530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59009999A Pending JPS60154173A (ja) | 1984-01-25 | 1984-01-25 | スキヤン方式論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154173A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102172A (ja) * | 1985-10-29 | 1987-05-12 | Nec Corp | 論理装置 |
| JPS62204172A (ja) * | 1986-03-04 | 1987-09-08 | Fujitsu Ltd | スキヤンル−トの多重化診断方式 |
| JPS63218881A (ja) * | 1985-10-23 | 1988-09-12 | テキサス インスツルメンツ インコーポレイテツド | テスト可能な論理回路 |
| JPS63308583A (ja) * | 1987-03-06 | 1988-12-15 | テキサス インスツルメンツ インコーポレイテツド | 境界走査試験装置 |
| JPS6449986A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Testing circuit for digital circuit |
| JPS6483169A (en) * | 1987-09-25 | 1989-03-28 | Mitsubishi Electric Corp | Integrated circuit device |
| EP0319187A2 (en) * | 1987-11-30 | 1989-06-07 | Tandem Computers Incorporated | Scan data path coupling |
| JPH02156177A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 半導体集積回路装置 |
| JPH03152487A (ja) * | 1989-11-09 | 1991-06-28 | Nec Corp | 半導体集積回路装置 |
| JPH04211842A (ja) * | 1990-03-29 | 1992-08-03 | Mitsubishi Electric Corp | 集積回路装置 |
| JPH05142298A (ja) * | 1991-11-26 | 1993-06-08 | Matsushita Electric Ind Co Ltd | 論理回路システムのテスト回路 |
| JP2005274342A (ja) * | 2004-03-24 | 2005-10-06 | Sony Corp | マルチチップ型半導体装置 |
| JP2015111139A (ja) * | 2008-01-30 | 2015-06-18 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | システムオンチップのスキャンパスの部分を分離するための装置及び方法 |
-
1984
- 1984-01-25 JP JP59009999A patent/JPS60154173A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05240915A (ja) * | 1985-10-23 | 1993-09-21 | Texas Instr Inc <Ti> | 論理回路のテストに使用する半導体装置 |
| JPS63218881A (ja) * | 1985-10-23 | 1988-09-12 | テキサス インスツルメンツ インコーポレイテツド | テスト可能な論理回路 |
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| JPH02156177A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 半導体集積回路装置 |
| JPH03152487A (ja) * | 1989-11-09 | 1991-06-28 | Nec Corp | 半導体集積回路装置 |
| JPH04211842A (ja) * | 1990-03-29 | 1992-08-03 | Mitsubishi Electric Corp | 集積回路装置 |
| US5150044A (en) * | 1990-03-29 | 1992-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device comprising scan paths having individual controllable bypasses |
| JPH05142298A (ja) * | 1991-11-26 | 1993-06-08 | Matsushita Electric Ind Co Ltd | 論理回路システムのテスト回路 |
| JP2005274342A (ja) * | 2004-03-24 | 2005-10-06 | Sony Corp | マルチチップ型半導体装置 |
| JP4525125B2 (ja) * | 2004-03-24 | 2010-08-18 | ソニー株式会社 | マルチチップ型半導体装置 |
| JP2015111139A (ja) * | 2008-01-30 | 2015-06-18 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | システムオンチップのスキャンパスの部分を分離するための装置及び方法 |
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