JPS62282280A - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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- JPS62282280A JPS62282280A JP61126176A JP12617686A JPS62282280A JP S62282280 A JPS62282280 A JP S62282280A JP 61126176 A JP61126176 A JP 61126176A JP 12617686 A JP12617686 A JP 12617686A JP S62282280 A JPS62282280 A JP S62282280A
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- 238000012360 testing method Methods 0.000 title claims abstract description 16
- 230000004075 alteration Effects 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、スキャンイン・スキャンアウトすることが
可能である論理回路試験装置に関するものである。
可能である論理回路試験装置に関するものである。
第５図は従来のスキャンイン・スキャンアウトすること
が可能である論理回路試験装置の一例を示している。こ
のものは、複数個ある５ＲＬ１１】をチェーン状に接続
したシフトパスを４木並列構成している。シフトパス諏
の内部構成と同様にシフトハス（２ｔ１．．２７．２８
）は構成されている。これらシフトパス（２５，２８，
２７，２８）のいづれにスキャンイン・スキャンアウト
するかの指定を行うための入力信号が２７０えられるシ
フトパス指定端子（ａａｔ ａｂ）はデコーダ１４）お
よびマルチプレクサ、６）に接続されている。デコーダ
（４）はスキヤンイン端子（６１からのスキャンインデ
ータがいづれのスキャンパス（２５，２）１，２７，２
８）へスキャンインするかを選定するものであり、マル
チプレクサ（６１はいづれのシフトパス（２５，２）３
，２７，２８）からスキャンアウト端子（）１ヘスキヤ
ンアクトスるかを選定するものである。Ｓ ＲＬ Ｉｌ
ｌにシフト動作させるためのクロック信号はクロック端
子（９）から入力され、ＡＮＤ回路（８）ヲ介してデコ
ーダ（４１によって選定されたシフトパスにのみクロッ
ク信号が伝播される。Ｓ ＲＬ Ｉｌｌに通常動作をさ
せるノーマルモードカーあるいぼ５ＲＬＩＩＩＶｃ論理
値を設定するためシフトパスを動作させるスキャンモー
ドかを指定するモード切換端子（１０１’に備えている
。
が可能である論理回路試験装置の一例を示している。こ
のものは、複数個ある５ＲＬ１１】をチェーン状に接続
したシフトパスを４木並列構成している。シフトパス諏
の内部構成と同様にシフトハス（２ｔ１．．２７．２８
）は構成されている。これらシフトパス（２５，２８，
２７，２８）のいづれにスキャンイン・スキャンアウト
するかの指定を行うための入力信号が２７０えられるシ
フトパス指定端子（ａａｔ ａｂ）はデコーダ１４）お
よびマルチプレクサ、６）に接続されている。デコーダ
（４）はスキヤンイン端子（６１からのスキャンインデ
ータがいづれのスキャンパス（２５，２）１，２７，２
８）へスキャンインするかを選定するものであり、マル
チプレクサ（６１はいづれのシフトパス（２５，２）３
，２７，２８）からスキャンアウト端子（）１ヘスキヤ
ンアクトスるかを選定するものである。Ｓ ＲＬ Ｉｌ
ｌにシフト動作させるためのクロック信号はクロック端
子（９）から入力され、ＡＮＤ回路（８）ヲ介してデコ
ーダ（４１によって選定されたシフトパスにのみクロッ
ク信号が伝播される。Ｓ ＲＬ Ｉｌｌに通常動作をさ
せるノーマルモードカーあるいぼ５ＲＬＩＩＩＶｃ論理
値を設定するためシフトパスを動作させるスキャンモー
ドかを指定するモード切換端子（１０１’に備えている
。
第２図はシフトパスを構成するＳ ＲＬ Ｉｌｌの内部
構造の一例を示している。（１０１）！′ｉクロック端
子（１０からのクロック信号に同期して、データ取込み
、保持、保持データの出力を行う一般的なフリップ・フ
ロップである。（１０２，１０３）はＮ Ｏｈトランス
ミッションゲート（以下Ｎ ａｈ Ｔ Ｇ と称す）
。（１０４）はモード切換端子（ｌＯ）からの信号の論
理的反転を得るためのインバータ回路である。
構造の一例を示している。（１０１）！′ｉクロック端
子（１０からのクロック信号に同期して、データ取込み
、保持、保持データの出力を行う一般的なフリップ・フ
ロップである。（１０２，１０３）はＮ Ｏｈトランス
ミッションゲート（以下Ｎ ａｈ Ｔ Ｇ と称す）
。（１０４）はモード切換端子（ｌＯ）からの信号の論
理的反転を得るためのインバータ回路である。
（１０５）はノーマルモード時の７リツプ７０ツブ（１
０１）の入力端子（第５図中では図示せず）であり、各
Ｓ ＲＬ Ｉｌｌに対して各々独立したものである。ｔ
１３１ｉスキャンモード時の７リツプ・プロップ（１０
１）の入力端子である。ＨＨ出力端子である。
０１）の入力端子（第５図中では図示せず）であり、各
Ｓ ＲＬ Ｉｌｌに対して各々独立したものである。ｔ
１３１ｉスキャンモード時の７リツプ・プロップ（１０
１）の入力端子である。ＨＨ出力端子である。
従来のスキャン・インスキャンアクトすることが可能で
ある論理回路試験装置は上述のように構成されてｈる。
ある論理回路試験装置は上述のように構成されてｈる。
スキャンモードに設定しシフトバス全動作させる場合、
モード切換端子（ｌＯ）に＊ ａ ＠ ′ｆｔ入力する
。
モード切換端子（ｌＯ）に＊ ａ ＠ ′ｆｔ入力する
。
Ｎ Ｏｈ Ｔ Ｇ （１０２）はゲート電極に１Ｈ″が
入力するためＯＮＬ、Ｎ Ｏｈ Ｔ Ｇ （１０３）は
ゲート電極にインバータ回路（１ｏ４）ｆＩ：介して１
Ｌ“が入力するためＯＦＦする。
入力するためＯＮＬ、Ｎ Ｏｈ Ｔ Ｇ （１０３）は
ゲート電極にインバータ回路（１ｏ４）ｆＩ：介して１
Ｌ“が入力するためＯＦＦする。
このため、フリップ・フロップ（１０１）の入力端子と
して０３１が選択され、各Ｓ ＲＬ Ｉｌｌがチェーン
状に接続しシフトパスを形成する。Ｓ ＲＬ Ｉｌｌに
論理値を設定するためスキャンインする場合、まずシフ
トパス指定端子（３ａ、 ３ｂ）によって論理値を設定
すべきシフトパスを指定する。シフトパス指定端子（３
ａ、 ３ｂ）からの入力信号はデコーダ（４１に入力さ
れデコードされる。デコーダ（４；は所望のシフトパス
の前段に位置するＡＮＤ回路に対してのみｌＨｌを出力
し、池のＡＮＤ回路（８）に幻しては１Ｌ１を出力する
。そのためクロック端子（９１からのクロック信号はＡ
Ｎ Ｄ回路（８）を介して所望のシフトパスだけに伝
播される。シフトハスの最後段に位置するＳ ＲＬ＋
Ｉｌｌから最前段に位置するＳ ＲＬ ＋１１までの項
に、クロック信号に同期して変化させスキャンイン端子
、６）に入力する。クロック信号の周期がこのシフトパ
ス中にある９ ＲＬ ｎｌの段数回だけ変化した時点で
このシフトパス中の全てのＥ３ ＲＬ Ｉｌｌへ所望の
論理値の設定が終了する。池のシフトパスに論理値を設
定するにはシフトパス指定端子（３ａ、 ３ｂ）でその
シフトハスｔｌ−指定した上記と同様に行なう。Ｓ Ｒ
Ｌ Ｉｌｌに保持されている論理値を読出丁ためスキャ
ンアクトする場合、シフトパス指定端子（３ａ、 ３ｂ
）によって読出すべきシフトパスを指定する。上述のよ
うにデコーダ（４１およびＡＮＤ回路（８）によって所
望のシフトパスだけにクロック信号が伝播される。また
シフトパス指定端子（８ａ、３ｂ）からの入力信号はマ
ルチプレクサ１６）に入力される。マルチプレクサ・６
）はいづれのシフトパスからスキャンアクト端子（６）
へス午ヤンアウトするかの指定をするものである。クロ
ック信号に同期してこの指定されたシフトパスの最後段
に位置するＳ ＲＬ ｆｉ＋から最前段に位置するＳ
ＲＬ Ｉｌｌまでの頭にスキャンアクト端子（７）から
出力する。クロック信号の周期がこのシフトバス中にあ
るＳ ＲＬ ’１１の段数回だけ変化した時点でこのシ
フトパス中の全てのＳ ＲＬ Ｉｌｌが保持してｈた論
理値の胱出しが終了する。
して０３１が選択され、各Ｓ ＲＬ Ｉｌｌがチェーン
状に接続しシフトパスを形成する。Ｓ ＲＬ Ｉｌｌに
論理値を設定するためスキャンインする場合、まずシフ
トパス指定端子（３ａ、 ３ｂ）によって論理値を設定
すべきシフトパスを指定する。シフトパス指定端子（３
ａ、 ３ｂ）からの入力信号はデコーダ（４１に入力さ
れデコードされる。デコーダ（４；は所望のシフトパス
の前段に位置するＡＮＤ回路に対してのみｌＨｌを出力
し、池のＡＮＤ回路（８）に幻しては１Ｌ１を出力する
。そのためクロック端子（９１からのクロック信号はＡ
Ｎ Ｄ回路（８）を介して所望のシフトパスだけに伝
播される。シフトハスの最後段に位置するＳ ＲＬ＋
Ｉｌｌから最前段に位置するＳ ＲＬ ＋１１までの項
に、クロック信号に同期して変化させスキャンイン端子
、６）に入力する。クロック信号の周期がこのシフトパ
ス中にある９ ＲＬ ｎｌの段数回だけ変化した時点で
このシフトパス中の全てのＥ３ ＲＬ Ｉｌｌへ所望の
論理値の設定が終了する。池のシフトパスに論理値を設
定するにはシフトパス指定端子（３ａ、 ３ｂ）でその
シフトハスｔｌ−指定した上記と同様に行なう。Ｓ Ｒ
Ｌ Ｉｌｌに保持されている論理値を読出丁ためスキャ
ンアクトする場合、シフトパス指定端子（３ａ、 ３ｂ
）によって読出すべきシフトパスを指定する。上述のよ
うにデコーダ（４１およびＡＮＤ回路（８）によって所
望のシフトパスだけにクロック信号が伝播される。また
シフトパス指定端子（８ａ、３ｂ）からの入力信号はマ
ルチプレクサ１６）に入力される。マルチプレクサ・６
）はいづれのシフトパスからスキャンアクト端子（６）
へス午ヤンアウトするかの指定をするものである。クロ
ック信号に同期してこの指定されたシフトパスの最後段
に位置するＳ ＲＬ ｆｉ＋から最前段に位置するＳ
ＲＬ Ｉｌｌまでの頭にスキャンアクト端子（７）から
出力する。クロック信号の周期がこのシフトバス中にあ
るＳ ＲＬ ’１１の段数回だけ変化した時点でこのシ
フトパス中の全てのＳ ＲＬ Ｉｌｌが保持してｈた論
理値の胱出しが終了する。
次に、ノーマルモードに設定し各Ｓ ＲＬ Ｉｌｌに通
常動作させる場合、モード切換端子（【ｏｌに１Ｌ１を
入力する。Ｎ ｃｈ Ｔ Ｇ（１（１２）はゲート電極
にｅ Ｌｅが入力するため０ＦＦＬ、Ｎ Ｏｈ Ｔ Ｇ
（１０３）はインバータ回路（１０４）’ｉ介してｌ
Ｈｌが入力するためＯＮする。このためフリップ、７０
ツブ（１０１）の入力端子として（１０５）が選択され
、その接続関係はシフトパスと全く無関係となり、通常
前作をする。
常動作させる場合、モード切換端子（【ｏｌに１Ｌ１を
入力する。Ｎ ｃｈ Ｔ Ｇ（１（１２）はゲート電極
にｅ Ｌｅが入力するため０ＦＦＬ、Ｎ Ｏｈ Ｔ Ｇ
（１０３）はインバータ回路（１０４）’ｉ介してｌ
Ｈｌが入力するためＯＮする。このためフリップ、７０
ツブ（１０１）の入力端子として（１０５）が選択され
、その接続関係はシフトパスと全く無関係となり、通常
前作をする。
従来の論理回路試験装置は以上のように構成されている
ため、シフトパス中において任意のＳＲＬに改１）准が
存在する場合、各ＳＲＬの保持している論理値、／）シ
フトの方向が一方向に固定されているため、該シフトパ
スの前作が全く得ることができず、故障の存るＳＲＬ’
ｉ特定することができない等の問題があった。
ため、シフトパス中において任意のＳＲＬに改１）准が
存在する場合、各ＳＲＬの保持している論理値、／）シ
フトの方向が一方向に固定されているため、該シフトパ
スの前作が全く得ることができず、故障の存るＳＲＬ’
ｉ特定することができない等の問題があった。
この発明は上記に挙げたような問題点ＩＣ鑑みてなされ
たものであり、従来の論理回路試験装置で可能であった
シフト方向（以下逆シフト方向と称す）および項シフト
方向と逆のシフト方向（以下逆シフト方向と称す）の双
方向シフトを可能とし、それてよって改はＳＲＬの位置
を特定することができる論理回路試験装置を得ることを
目的とする。
たものであり、従来の論理回路試験装置で可能であった
シフト方向（以下逆シフト方向と称す）および項シフト
方向と逆のシフト方向（以下逆シフト方向と称す）の双
方向シフトを可能とし、それてよって改はＳＲＬの位置
を特定することができる論理回路試験装置を得ることを
目的とする。
この発明に係る論理回路試験装置は、シフト前作に双方
向性を持たせるためのシフト方回制御手段全各ＳＲＬに
対し一つづつ具備し、該手段を制御するための外部端子
を備え、該外部端子からのの入力信号によって類シフト
方向モードあるｖｚｎ逆シフト方向モードのいづれかに
設定することができるように構成したものである。
向性を持たせるためのシフト方回制御手段全各ＳＲＬに
対し一つづつ具備し、該手段を制御するための外部端子
を備え、該外部端子からのの入力信号によって類シフト
方向モードあるｖｚｎ逆シフト方向モードのいづれかに
設定することができるように構成したものである。
この発明におけるシフト方向制御手段は、外部端子から
の入力信号によってシフトパス中にあるＳＲＬの接続順
序の変更を行ういわばスイッチ回路である。これによっ
て、実質的に順シフト方向あるいは逆シフト方向のいづ
れかの方向にスキャンイン・スキャンアウトすることが
できる。
の入力信号によってシフトパス中にあるＳＲＬの接続順
序の変更を行ういわばスイッチ回路である。これによっ
て、実質的に順シフト方向あるいは逆シフト方向のいづ
れかの方向にスキャンイン・スキャンアウトすることが
できる。
以下、この発明の一実施−Ｊｋ図示し、それに基づいて
説明を行う。
説明を行う。
第１図はこの発明の論理回路試論装置の一例を示してい
る。Ｓ ＲＬ ｆｉ＋の、シフトパス指定端子（３ａ、
ａｂ）、デコーダ（４１、マルチプレクサ１６）、ス
キャンイン端子（６）、スキャンアクト端子（７）、Ａ
ＮＤ回路（１１）、クロック端子（９）およびモード切
換端子（ｌＯ）は第５図に示した同−符うのものと同一
のものである。（１１）はシフト方向ｆｉ１ｍ手段であ
り、シフト方向制御端子ＩＪ２）がらの入力信号により
シフト方向を切換る手段である。第１図の系にお−て框
、第５図の系と同様ＶＣ４木のシフトパス（２），２２
，２３，２４）を有す構成をなしている。
る。Ｓ ＲＬ ｆｉ＋の、シフトパス指定端子（３ａ、
ａｂ）、デコーダ（４１、マルチプレクサ１６）、ス
キャンイン端子（６）、スキャンアクト端子（７）、Ａ
ＮＤ回路（１１）、クロック端子（９）およびモード切
換端子（ｌＯ）は第５図に示した同−符うのものと同一
のものである。（１１）はシフト方向ｆｉ１ｍ手段であ
り、シフト方向制御端子ＩＪ２）がらの入力信号により
シフト方向を切換る手段である。第１図の系にお−て框
、第５図の系と同様ＶＣ４木のシフトパス（２），２２
，２３，２４）を有す構成をなしている。
シフトパス（２２，２３，２４）の内部構成はシフトパ
ス２）１と同様なものである。図中の端子（１８，１４
゜ＸＳ）は第１図、第２図中の同一符号のものと同一の
ものである。図中の端子（１８，１７，１８）は第３図
、第４図の説明にて後述する。
ス２）１と同様なものである。図中の端子（１８，１４
゜ＸＳ）は第１図、第２図中の同一符号のものと同一の
ものである。図中の端子（１８，１７，１８）は第３図
、第４図の説明にて後述する。
第３図は、第１図におけるシフト方向制御手段Ｈ１Ｑ内
部構造の一例を示している。この図はＡＮＤ回路（１１
２，１１３）および５ Ｒ（ｏｌｍ （１１１）によっ
て構成したものである。インバータ回路（１１４）はシ
フト万＠制両側子（Ｉ２）から入力されるシフト方向別
個信号の論理的反転を得るためのものである。頃シフト
入力端子ｌｌηは、頃シフト方回に対し前段の８ＲＬか
ら、あるいはｊ頃シフト方向に対し最前段に位置する！
９ＲＬの場合スキャンイン端子（６）からの信号の入力
端子である。逆シフト入力端子＋８１は、頃シフト万ｌ
ａＪ Ｋ対し後段のＳＲＬから、あるいは頃シフト方回
て対し最後段の一つ手前に位置するＳＲＬの場合はスキ
ャンイン端子（６１から、あるＡは順シフト方回に対し
最後段に位置するＢＲＬの場合は最前段Ｚ）ＳＲＬから
の信号の入力端子である。Ｊ６１ｉＳＲＬｆｉ＋への出
力端子である。
部構造の一例を示している。この図はＡＮＤ回路（１１
２，１１３）および５ Ｒ（ｏｌｍ （１１１）によっ
て構成したものである。インバータ回路（１１４）はシ
フト万＠制両側子（Ｉ２）から入力されるシフト方向別
個信号の論理的反転を得るためのものである。頃シフト
入力端子ｌｌηは、頃シフト方回に対し前段の８ＲＬか
ら、あるいはｊ頃シフト方向に対し最前段に位置する！
９ＲＬの場合スキャンイン端子（６）からの信号の入力
端子である。逆シフト入力端子＋８１は、頃シフト万ｌ
ａＪ Ｋ対し後段のＳＲＬから、あるいは頃シフト方回
て対し最後段の一つ手前に位置するＳＲＬの場合はスキ
ャンイン端子（６１から、あるＡは順シフト方回に対し
最後段に位置するＢＲＬの場合は最前段Ｚ）ＳＲＬから
の信号の入力端子である。Ｊ６１ｉＳＲＬｆｉ＋への出
力端子である。
次に、この発明の一例二して上記のとおりに構成した場
合について説明を行う。
合について説明を行う。
スキャンモードて設定する場合はモード切換端子（ｌＯ
）に＊ Ｈｆ を入力し、ノーマルモードに設定する場
合はモード切換端子１１０１ｉｃ ’ Ｌ ” ｆ入力
することによってモード切換？行うことｖｃ関して従来
例の部で述べたとおりである。″１次ノ−フルモード時
は従来例で述べたように各ＳＲＬの接続関係はシフトバ
スとは全く無関係になるため、本発明によって変化する
部分は無〈従来例と同様の動作となる。
）に＊ Ｈｆ を入力し、ノーマルモードに設定する場
合はモード切換端子１１０１ｉｃ ’ Ｌ ” ｆ入力
することによってモード切換？行うことｖｃ関して従来
例の部で述べたとおりである。″１次ノ−フルモード時
は従来例で述べたように各ＳＲＬの接続関係はシフトバ
スとは全く無関係になるため、本発明によって変化する
部分は無〈従来例と同様の動作となる。
以上のようなことから、スキャンモードて設定した場合
について従来例と対比しながら述べていく。従来例のシ
フトバス（２５，２６，２７，２８）はシフトバス（２
），２２，Ｈ，２４）に対応しているとする。これらシ
フトバスの中で待【シフトバス２Ｉと従来例のシフトバ
ス・２ＢｋｆＸ上げて比較する。
について従来例と対比しながら述べていく。従来例のシ
フトバス（２５，２６，２７，２８）はシフトバス（２
），２２，Ｈ，２４）に対応しているとする。これらシ
フトバスの中で待【シフトバス２Ｉと従来例のシフトバ
ス・２ＢｋｆＸ上げて比較する。
シフトパス彌がＮ４１８のＳＲＬ…から構成されて゛い
るとすれば、シフトパス２）１ｉＮ＋１個の５ＲＬＩｌ
ｌから構成される。つまり本発明ではＳ ＲＬ Ｉｌｌ
を１＠加える必要がある。しＢ ＲＬ Ｉｌｌは他のＳ
ＲＬ：１１のように論理値を設定するだめのもので汀な
くスキャンアクトすべき論理値を格納するものであり、
該５ＲＬ（１）内のノーマルモード時の入力端子（１０
ｓ）は開放状態にしである。１次、Ｓ ＲＬ Ｉｌｌは
頌シフト方向に対して最前段から′第１段目、第２段目
、−−−−と称することにする。
るとすれば、シフトパス２）１ｉＮ＋１個の５ＲＬＩｌ
ｌから構成される。つまり本発明ではＳ ＲＬ Ｉｌｌ
を１＠加える必要がある。しＢ ＲＬ Ｉｌｌは他のＳ
ＲＬ：１１のように論理値を設定するだめのもので汀な
くスキャンアクトすべき論理値を格納するものであり、
該５ＲＬ（１）内のノーマルモード時の入力端子（１０
ｓ）は開放状態にしである。１次、Ｓ ＲＬ Ｉｌｌは
頌シフト方向に対して最前段から′第１段目、第２段目
、−−−−と称することにする。
まず順シフト方回モードに設定する場合、シフト方向制
御端子ｕ２）に’、Ｈ”を入力する。これによってＡＮ
Ｄ回路（１１２）にｅ Ｈｌが入力し、ＡＮＤ回路（１
１３）にインバータ回路（１１４）を介して１Ｌ１が入
力する。したがって、ＡＮＤ回路（１１３）は逆シフト
入力端子Ｈの入力にかかわりなく＠Ｌ１を出力し、ＡＮ
Ｄ回路（１１２）は、頑シフト入力端子同からの入力信
号を出力し、６Ｒｌｉ：Ｈｌ路（１１１）を介してシフ
ト方向ＩＩ伺手段（１」）の出力端子部からＳ ＲＬ
Ｉｌｌに類シフト入力端子１ηからの入力信号をその塘
ま出力する。つ筐りシフトバス２）１におけるＳ ＲＫ
Ｉ Ｉｌｌの接続関係は、（６）→１１１）→第１番目
Ｓ ＲＬ Ｈ１→（１り→第第２目目ＳＲＬ＋ＩＩ→Ｉ
Ｉ）→−−−−→（１１）叫第Ｎ番目ＳＲＬ…→（Ｉｌ
ｌ→第Ｎ＋１番目Ｂ ＲＬ ｉｌｌ→、ｆＩ）→＋１）
となり、シフト方向制御手段Ｌｌｌｌ ｋ、間に挾み、
第Ｎ＋１番目のスキャンアクト用Ｓ ＲＬ Ｉｌｌを備
えたことを除いてシフトパス彌と全く同等になる。スキ
ャンインチ行う場合、従来例で述べたとおりに行えば良
い。
御端子ｕ２）に’、Ｈ”を入力する。これによってＡＮ
Ｄ回路（１１２）にｅ Ｈｌが入力し、ＡＮＤ回路（１
１３）にインバータ回路（１１４）を介して１Ｌ１が入
力する。したがって、ＡＮＤ回路（１１３）は逆シフト
入力端子Ｈの入力にかかわりなく＠Ｌ１を出力し、ＡＮ
Ｄ回路（１１２）は、頑シフト入力端子同からの入力信
号を出力し、６Ｒｌｉ：Ｈｌ路（１１１）を介してシフ
ト方向ＩＩ伺手段（１」）の出力端子部からＳ ＲＬ
Ｉｌｌに類シフト入力端子１ηからの入力信号をその塘
ま出力する。つ筐りシフトバス２）１におけるＳ ＲＫ
Ｉ Ｉｌｌの接続関係は、（６）→１１１）→第１番目
Ｓ ＲＬ Ｈ１→（１り→第第２目目ＳＲＬ＋ＩＩ→Ｉ
Ｉ）→−−−−→（１１）叫第Ｎ番目ＳＲＬ…→（Ｉｌ
ｌ→第Ｎ＋１番目Ｂ ＲＬ ｉｌｌ→、ｆＩ）→＋１）
となり、シフト方向制御手段Ｌｌｌｌ ｋ、間に挾み、
第Ｎ＋１番目のスキャンアクト用Ｓ ＲＬ Ｉｌｌを備
えたことを除いてシフトパス彌と全く同等になる。スキ
ャンインチ行う場合、従来例で述べたとおりに行えば良
い。
スキャンアクトを行う場合、従来例のシフトパス諏では
クロック’Ｚｋ＃３期入力させれば良かったが、シフト
パス＃’／ｌクロックをＮ＋１周期入力させる必要があ
る。スキャンアクト端子１７）には、第Ｎ＋１番目！３
ＲＬ Ｉｌｌ 、第Ｎ番目Ｓ ＲＬ＋ ＋１１− ＋
＋ ＋、第１番目Ｓ ＲＬ Ｉｌｌの順に出力される
。
クロック’Ｚｋ＃３期入力させれば良かったが、シフト
パス＃’／ｌクロックをＮ＋１周期入力させる必要があ
る。スキャンアクト端子１７）には、第Ｎ＋１番目！３
ＲＬ Ｉｌｌ 、第Ｎ番目Ｓ ＲＬ＋ ＋１１− ＋
＋ ＋、第１番目Ｓ ＲＬ Ｉｌｌの順に出力される
。
したがって最初の臘を読み挑ばせば従来例と全く同等で
ある。
ある。
次に逆シフト方向モードに設定する場合、シフト方向制
御端子・功にｗＬｌを入力する。これし・こよってＡＮ
Ｄ回路（１１２）に１Ｌ″が入力し、ＡＮＤ回路（１１
３）にインバータ回路（１１４）を介して１Ｈ′が入力
する。したがってＡＮＤ回路（１１２）は１゛偵シフト
入力端子１１ηの入力にかかわりなく ＠ Ｌ ＠を入
力し、ＡＮＤ回路（１１３）は逆シフト入力端子（１８
１からの入力信号を出力し、ろ８回路（Ｉｌｌ）を介し
てシフト方向１Ｉ１１！個手段１１１１の出力端子上か
らＳ ＲＬ ｉｌｌに逆シフト入力端子１１８１からの
入力１宮号をその１ま出力する。つまりシフトパス制に
おける８ ＲＬ Ｈｌの接続関係は、（６１→（１１）
→第Ｎ番目Ｓ ＦＬ Ｌ ＩＩＩ→（１１１→第Ｎ−１
番目Ｓ Ｒ，］ｌ。
御端子・功にｗＬｌを入力する。これし・こよってＡＮ
Ｄ回路（１１２）に１Ｌ″が入力し、ＡＮＤ回路（１１
３）にインバータ回路（１１４）を介して１Ｈ′が入力
する。したがってＡＮＤ回路（１１２）は１゛偵シフト
入力端子１１ηの入力にかかわりなく ＠ Ｌ ＠を入
力し、ＡＮＤ回路（１１３）は逆シフト入力端子（１８
１からの入力信号を出力し、ろ８回路（Ｉｌｌ）を介し
てシフト方向１Ｉ１１！個手段１１１１の出力端子上か
らＳ ＲＬ ｉｌｌに逆シフト入力端子１１８１からの
入力１宮号をその１ま出力する。つまりシフトパス制に
おける８ ＲＬ Ｈｌの接続関係は、（６１→（１１）
→第Ｎ番目Ｓ ＦＬ Ｌ ＩＩＩ→（１１１→第Ｎ−１
番目Ｓ Ｒ，］ｌ。
ＩＩＩ→（Ｉｌｌ→−一−−−→ｔｌｌｌ→第１番目Ｓ
ＲＬ １１１→（１１）→第Ｎ＋１番目Ｂ ＲＬ ｔ
ｌｌ→１６）→（７）となり、第１番目から第Ｎ番目ま
でのＳ ＲＬ Ｉｌｌの順が全く逆になっている。スキ
ャンインを行う場合、スキャンイン端子（６）に類シフ
ト方向の場合とに全く逆の頭て設定笑べき論理値をクロ
ックに同期して入力すれば良い。スキャンアクト全行う
場合、偵シフト方向の場合と同様にクロックをＮ＋１周
期入力させる必要がある。スキャンアクト端子（力には
、第Ｍ＋１番目Ｓ ＲＩＪ Ｉｌｌ、第１番目５ＲＬＩ
Ｉ＋、−−−−、第１番目５ＲＬＩｌｌのｊ誤に出力さ
れる。したがって最初の＠を読みり６ばすことによって
各ＳＲｒ、田の論理値の組が得られる。
ＲＬ １１１→（１１）→第Ｎ＋１番目Ｂ ＲＬ ｔ
ｌｌ→１６）→（７）となり、第１番目から第Ｎ番目ま
でのＳ ＲＬ Ｉｌｌの順が全く逆になっている。スキ
ャンインを行う場合、スキャンイン端子（６）に類シフ
ト方向の場合とに全く逆の頭て設定笑べき論理値をクロ
ックに同期して入力すれば良い。スキャンアクト全行う
場合、偵シフト方向の場合と同様にクロックをＮ＋１周
期入力させる必要がある。スキャンアクト端子（力には
、第Ｍ＋１番目Ｓ ＲＩＪ Ｉｌｌ、第１番目５ＲＬＩ
Ｉ＋、−−−−、第１番目５ＲＬＩｌｌのｊ誤に出力さ
れる。したがって最初の＠を読みり６ばすことによって
各ＳＲｒ、田の論理値の組が得られる。
仮に従来例のスキャンバス・澱のＭ番目（ｌ≦Ｍ≦Ｎ
）＋７）ＳＲＬｔｌｌＶＣ’Ｈ’ノみを出力する改障が
存在する場合、Ｍ番目ｓＲＩ、 ｆｉ＋の影響によって
スキャンアクトされる論理値は全てｆ Ｈ１となる＠従
来例では改鐘Ｓ ＲＬ ＋１１の位置全特定することが
できｉい。
）＋７）ＳＲＬｔｌｌＶＣ’Ｈ’ノみを出力する改障が
存在する場合、Ｍ番目ｓＲＩ、 ｆｉ＋の影響によって
スキャンアクトされる論理値は全てｆ Ｈ１となる＠従
来例では改鐘Ｓ ＲＬ ＋１１の位置全特定することが
できｉい。
一方、本発明によるスキャンパス２幻のソ番目のＳ Ｒ
Ｌ Ｉｌｌに１Ｈ１のみを出力する故障が存在する場合
、ます項シフト方回で、第１番目から第Ｎ番号までの全
ての！９ ＲＬ ＋１１に１Ｌ２をスキャンインする。
Ｌ Ｉｌｌに１Ｈ１のみを出力する故障が存在する場合
、ます項シフト方回で、第１番目から第Ｎ番号までの全
ての！９ ＲＬ ＋１１に１Ｌ２をスキャンインする。
次に逆シフト方向でスキャンアクトする。得られる論理
値に第Ｎ＋１番目、−ｍ−、第Ｎ番目のＳ ＲＬ Ｉｌ
ｌの順でろり最初を読み跳ばすと１Ｌ％Ｌ、 −−−Ｌ
、 Ｈ−−−Ｈ＠が得られる。
値に第Ｎ＋１番目、−ｍ−、第Ｎ番目のＳ ＲＬ Ｉｌ
ｌの順でろり最初を読み跳ばすと１Ｌ％Ｌ、 −−−Ｌ
、 Ｈ−−−Ｈ＠が得られる。
つまり第Ｍ番目から第Ｎ番目のＳ ＲＬ ｕ＋の加分が
ｌＨｗとなって出力される。したがって第Ｍ番目を持′
尼することができる。′Ｌ１のみを出力する故障が存在
する場合も全てのＥＩ ＲＬ ｉｌｌにＬ Ｈ＋をスキ
ャンインし、上記の過程と同様に行えば故障８ ＲＬを
特定することができることはいう１でもない。
ｌＨｗとなって出力される。したがって第Ｍ番目を持′
尼することができる。′Ｌ１のみを出力する故障が存在
する場合も全てのＥＩ ＲＬ ｉｌｌにＬ Ｈ＋をスキ
ャンインし、上記の過程と同様に行えば故障８ ＲＬを
特定することができることはいう１でもない。
まな、上記夾茄例ではシフト方向制御手段（Ｉｌｌｒ、
！ Ａ Ｎ Ｄ回路（１１２，１１８） 、８ Ｒ１９
１路（１１１）で構成されていｔが、第４図に示すよう
にＮ ａｈ Ｔ Ｇ（１１５，１１８）で構成してもよ
い。シフト方向制御端子（１２）がｌＨｗならばＮ ａ
ｈ Ｔ Ｇ （１１５）がＯＮし、Ｎ ａｈ Ｔ Ｇ
（１１６）がＯＦＦするため出力端子ｑ６１は順シフト
入力端子０ηからの信号を出力する。
！ Ａ Ｎ Ｄ回路（１１２，１１８） 、８ Ｒ１９
１路（１１１）で構成されていｔが、第４図に示すよう
にＮ ａｈ Ｔ Ｇ（１１５，１１８）で構成してもよ
い。シフト方向制御端子（１２）がｌＨｗならばＮ ａ
ｈ Ｔ Ｇ （１１５）がＯＮし、Ｎ ａｈ Ｔ Ｇ
（１１６）がＯＦＦするため出力端子ｑ６１は順シフト
入力端子０ηからの信号を出力する。
−万シ７ト方向ｉｌｌ端子國が１Ｌ１ならばＮ ｃｈＴ
（） （１１５）がＯＦＦ’ｌ、、Ｎ Ｃｈ Ｔ Ｇ
（１１４１）がＯＮするため出力端子ｕ１１は逆シフ
ト入力端子（１編からの信号を出力する。したがって第
４図のシフト方何１１ｉｆｆｌ１手段（１１）は第３図
のそれを同様の効果と奏する。
（） （１１５）がＯＦＦ’ｌ、、Ｎ Ｃｈ Ｔ Ｇ
（１１４１）がＯＮするため出力端子ｕ１１は逆シフ
ト入力端子（１編からの信号を出力する。したがって第
４図のシフト方何１１ｉｆｆｌ１手段（１１）は第３図
のそれを同様の効果と奏する。
以上のように、この発明によればスキャンイン・スキャ
ンアウトすることができるソフトパスのシフト方向に双
方向性を狩たせるように構成したので、ＳＲＬの改はが
存在する場合、該故障ｓＲＬの位置を特定することがで
き、また装置が安価にで実現できる効果がある。
ンアウトすることができるソフトパスのシフト方向に双
方向性を狩たせるように構成したので、ＳＲＬの改はが
存在する場合、該故障ｓＲＬの位置を特定することがで
き、また装置が安価にで実現できる効果がある。
第１図はこの発明の一実施例による論理回路試験装置を
示す図、第２図は第１図および第５凶中で使用されてい
るＳ ＲＬ １１１の内邪構造の一例？示す図、第３図
および第４図は各々第１図におけるシフト万＠制御手段
の一例を示す図、第５図は従来の論理回路試験装置の一
例を示す図である。 １ｌｌ） Ｆ／′ｉシフト万回、方何１６手段、（国は
シフト方向制御端子、Ｑｌハシフト方向制研手段ｔｌｌ
＋の出力端子、１ηｌ″を順シフト入力端子、そして賭
は逆シフト入力端子を示している。 ｔお、各図中の同一符号に同一ぼたば相当部分を示す。
示す図、第２図は第１図および第５凶中で使用されてい
るＳ ＲＬ １１１の内邪構造の一例？示す図、第３図
および第４図は各々第１図におけるシフト万＠制御手段
の一例を示す図、第５図は従来の論理回路試験装置の一
例を示す図である。 １ｌｌ） Ｆ／′ｉシフト万回、方何１６手段、（国は
シフト方向制御端子、Ｑｌハシフト方向制研手段ｔｌｌ
＋の出力端子、１ηｌ″を順シフト入力端子、そして賭
は逆シフト入力端子を示している。 ｔお、各図中の同一符号に同一ぼたば相当部分を示す。
Claims (2)
- （１）シフト機能を持つ状態記憶回路であるシフト・レ
ジスタ（以下ＳＲＬと称す）を複数個有し、該ＳＲＬを
チェーン状に接続することにより１つ以上のシフトパス
を構成し、スキャンイン・スキャンアウトすることを可
能とし、シフト動作に双方向性を持たせ、それを制御す
る手段（以下シフト方向制御手段と称す）と、当該手段
を制御するための外部端子を備えた論理回路試験装置で
あって、該論理回路試験装置の上記外部端子から上記シ
フト方向制御手段に印加される外部入力信号によって、
シフト方向が設定されるように構成したことを特徴とす
る論理回路試験装置。 - （２）シフト方向制御手段は、外部端子から印加される
外部入力信号によって、各ＳＲＬに対して入力すべきデ
ータが選択され、それによってシフト方向が変更するこ
とを特徴とする特許請求の範囲第１項記載の論理回路試
験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126176A JPH0690260B2 (ja) | 1986-05-30 | 1986-05-30 | 論理回路試験装置 |
| US07/055,194 US5062110A (en) | 1986-05-30 | 1987-05-28 | Logic circuit testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126176A JPH0690260B2 (ja) | 1986-05-30 | 1986-05-30 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62282280A true JPS62282280A (ja) | 1987-12-08 |
| JPH0690260B2 JPH0690260B2 (ja) | 1994-11-14 |
Family
ID=14928561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126176A Expired - Lifetime JPH0690260B2 (ja) | 1986-05-30 | 1986-05-30 | 論理回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5062110A (ja) |
| JP (1) | JPH0690260B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
| US5946247A (en) * | 1994-05-26 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638281B2 (ja) * | 1990-10-08 | 1997-08-06 | 日本電気株式会社 | スキャンパス回路 |
| US5581564A (en) * | 1990-12-18 | 1996-12-03 | Integrated Device Technology, Inc. | Diagnostic circuit |
| US5260948A (en) * | 1991-03-13 | 1993-11-09 | Ncr Corporation | Bidirectional boundary-scan circuit |
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| WO1992016998A1 (en) | 1991-03-18 | 1992-10-01 | Quality Semiconductor, Inc. | Fast transmission gate switch |
| KR960705273A (ko) * | 1993-09-16 | 1996-10-09 | 스티븐 에이치. 본더래치 | 고속 전송 게이트 스위치를 사용한 스캔 테스트 회로(scan test circuit using fast transmission gate switch) |
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|---|---|---|---|---|
| JPS5930073A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 双方向シフトレジスタ型論理回路診断方式 |
| JPS59180467A (ja) * | 1983-03-31 | 1984-10-13 | Toshiba Corp | 論理回路の試験方法 |
| JPS60262247A (ja) * | 1984-06-07 | 1985-12-25 | Fujitsu Ltd | 双方向シフト、スキヤン方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
| DE3274910D1 (en) * | 1982-09-28 | 1987-02-05 | Ibm | Device for loading and reading different chains of bistable circuits in a data processing system |
| US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
| US4602210A (en) * | 1984-12-28 | 1986-07-22 | General Electric Company | Multiplexed-access scan testable integrated circuit |
| US4683569A (en) * | 1985-10-21 | 1987-07-28 | The Singer Company | Diagnostic circuit utilizing bidirectional test data comparisons |
-
1986
- 1986-05-30 JP JP61126176A patent/JPH0690260B2/ja not_active Expired - Lifetime
-
1987
- 1987-05-28 US US07/055,194 patent/US5062110A/en not_active Expired - Fee Related
Patent Citations (3)
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| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
| US6701475B1 (en) | 1997-06-02 | 2004-03-02 | Koken Co. Ltd. | Boundary scanning element and communication equipment using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690260B2 (ja) | 1994-11-14 |
| US5062110A (en) | 1991-10-29 |
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