JPH05240915A - 論理回路のテストに使用する半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 選択された論理モジュールのみに直列データ
をスキャンインする半導体装置を提供する。 【構成】 論理モジュール（２６ａ）内のポイントに直
列接続された直列レジスタラッチ（３４）（３６）（３
８）（４０）が、外部から選択可能なシャントゲート
（６６）により接続される。シャントゲート（６６）が
選択された時のみ直列データがＳＤＩ入力２８′より論
理モジュール（２６ａ）内の直列レジスタラッチへスキ
ャンインする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的には、超ＬＳＩ回
路のテストに関し、特に区分編成システム内の定義され
たテスト境界の走査テストに使用する半導体装置に関す
る。

【０００２】

【従来の技術】集積回路の密度を増大させるため、いく
つかのプログラムが進行中である。これらのプログラム
の１つは、超高速集積回路（ＶＨＳＩＣ）のプログラム
であって、それは超ＬＳＩ（ＶＬＳＩ）技術を用いるエ
レクトロニクスを発展させて、より進んだ高性能の装置
を与えることになった。従来のＶＬＳＩプログラムには
５×１０¹³ゲートＨz ／cm² の機能スループット率の性
能仕様をもつものがある。この型式の性能を達成するた
めに、超微細の線を描くことができるリソグラフィ装置
が設定されなければならず、また必要なパッケージも製
造されなければならない。これらのチップは、0.２５平
方インチ（0.６３５cm² ）の各チップ上に２００００／
４００００個のゲートと１０００００〜４０００００個
のトランジスタを有するチップを造ることができる0.５
μという特徴線巾を有している。また、これらのチップ
は１５０〜４００ピンを有するキャリヤ上にマウントさ
れる。 高密度ＶＬＳＩ装置を開発するのに最も大きな
障害の一つはテスト（検査）である。ＶＬＳＩ回路また
はＶＬＳＩ回路を用いるシステム（装置）に存在する複
雑な回路機能、大量の回路機能の一方または両方のため
に、テスト方法はそれ自身が非常に複雑なものになって
しまった。また複雑なテスト方法は一般にソフトウェア
を含む対応した複雑な装置を必要とし、さらに実施する
のがますます費用がかかりかつめんどうになってきてい
る。しかし、所定のチップ設計に対して比較的に高度の
信頼性を確保するためには、テストによって故障が高い
率で検出可能なように設計することが必要である。故障
検出率の現在の目標は９８％以上である。

【０００３】ＬＳＩ回路をテストするための最もよく知
られた方法の１つは文献によく記載されているレベル高
感度走査設計 (level sensitive scan design: LSSD)で
ある。ＬＳＳＤの一般的な説明については Donald Komo
nytskyに発行され、StorageTechnology Corporationに
譲受された米国特許第４５１９０７８号参照。また電子
構造のテストの特許および刊行物の総合リストのために
は A. Blumに発行され、International Business Machi
nes に譲受された米国特許第４４２８０６０号および
E. J. McCluskey著“A Survey of Design for Testabil
ity Scan Techniques”参照。基本的に、ＬＳＳＤはＬ
ＳＩ回路内にある複数個の制御可能／観察可能点を用い
る。複数個のシフトレジスタラッチ（ＳＲＬ）が直列態
様で含まれているこれらの点にデータがシフトできるよ
うにすることによって制御可能性が得られる。そしてテ
ストが行なわれ、データはＳＲＬに格納され、その観察
のためにシフトバックアウトされる。したがって、ＬＳ
Ｉ回路の制御／観察はもはやパッケージ内のピンの数に
依存しない。また、ラッチ自身は内部回路の一部である
から、それらを順次回路内のフィードバック路を破壊す
るのに用いることができ、それによってＳＲＬ間の組合
せ回路のテストが自動的に発生できるようになる。

【０００４】典型的な走査設計では、シフトレジスタは
設計機能のために必要な特定点に配置されるが、テスト
目的のために走査チェーンで一緒に接続される。その走
査チェーンによってテストのためにレジスタに任意のテ
スト状態が実現される。次に、テストパターンがコンピ
ュータ上に発生される。発生されたテストパターンはＳ
ＲＬにシルトインされ、テストベクトル（ディジタルデ
ータの選択された語またはグループ）がチップの主入力
またはピンに与えられ、システムクロックがテストを実
行するために供給され、主出力ピンが期待されたベクト
ル出力と比較され、データはそれと既知の良好なテスト
ベクトルと比較するためにＳＲＬからスキャンアウトさ
れる。このテストを行なうには、多数の直列のテストベ
クトルがそれらをＳＲＬにシフトインし、供給し、結果
をシフトバックアウトのために通常必要である。これに
よって、これらのテストを従来のテスタに応用する場合
には幾分時間がかかり過ぎることになる。

【０００５】従来のい走査設計では、ＳＲＬは、米国特
許第４５１９０７８に示されているように、連続ストリ
ングで接続されるか、または、William McAnney に発行
され、International Business Machines Corporation
に譲受された米国特許第４５０３５３７号に示されるよ
うに並列状態で実現される。順次設計では、所定のチッ
プをテストするために所定の量の時間が必要である。テ
ストを行なうためにＳＲＬにデータをシフトインし、そ
のデータをシフトアウトするのに必要な時間の量は直列
チェーン内のＳＲＬの数によって決定される。チップの
たった１つの機能だけがテストされるべきであるとすれ
ば、データは、この機能をテストするためにチェーン内
の全てのシフトレジスタを介してシフトされなければな
らないだろう。たとえば、あるチップが複数の機能を有
し、適当なテストを行なうのに６回のＳＲＬのロード、
アンロードを必要とした他方の機能と比較して一方の機
能が４回のＳＲＬのロード、アンロードを必要とする場
合、第１の機能用のシフトレジスタは、第２の機能のテ
ストパターンに対して最後の２つのパスを実行するため
には、それのロード、アンロードを２回追加的に行なわ
なければならいだろう。これら追加的な２つのパスに対
して第１機能用のレジスタを介してのシフトに要する時
間は浪費時間である。追加的な時間の他に、レジスタを
一緒に接続するためには追加的な論理が必要である。こ
のことは、通常の論理フローを用いてレジスタがより簡
単にロード、アンロードできる場合にもあてはまる。こ
の特別の論理は、特にレジスタがバスに接続される場合
致命的な欠点となるだろう。

【０００６】上記の欠点を考えると、データを制御／観
察点に走査するのに要する時間を減少し、またテストパ
ターンの発生に要する時間を減少する走査技術を用いる
テスト方法が要請される。

【０００７】

【発明の概要】ここに開示され、「特許請求の範囲」に
画定される本発明は論理回路上の周辺ポートのテストを
容易にするシフトレジスタラッチを備えている。このシ
フトレジスタラッチは周辺ポートの１つとインタフェー
ス接続された動作入力と周辺ポートの他のものとインタ
フェース接続された出力を有する。走査データ入力が内
部直列データリンクから直列データを受信するために備
えられている。動作ゲートが、動作クロック信号の受信
に応答して動作入力からラッチノードへデータをクロッ
ク入力するために備えられている。走査ゲートが、テス
トクロック信号の受信に応答して走査データ入力からラ
ッチノードへデータをクロック入力するために備えられ
ている。ラッチノードに格納すなわちストアされたデー
タを出力から分離するために分離モードで動作し、また
論理回路への入力のためにラッチノードから出力へデー
タを転送するために非分離モードで動作する第１の分離
回路がラッチノードと出力との間に配置される。テスト
中に周辺ポートから論理回路へのデータの入力を禁止す
るためにシフトレジスタラッチの出力とそれに関連した
周辺ポートの間に第２の分離回路が配置される。ラッチ
ノードからシフトレジスタラッチの出力へデータを転送
し、また外部テストイネーブル信号の受信に応答してテ
スト中のデータの入力を禁止するように上記分離回路を
制御するために制御回路が備えられる。通常動作ゲート
では、ラッチノードはシフトレジスタの出力から分離さ
れ、データは周辺ポートを通って論理回路に入力される
ことが許される。

【０００８】ここに開示され、特許請求された本発明は
テスト可能な論理モジュールを含む。この論理モジュー
ルは、一緒に動作可能で、一定のモジュール機能を与え
る複数個の定義論理回路からなる。各論理回路はそれの
テストを可能にする複数個の埋込み制御／観察位置を有
する。論理回路は並列レジスタを介して共通内部バスに
インタフェースされる。各並列レジスタは並列の制御／
観察位置を有する。テストの間、各並列レジスタは別々
にアドレス指定され、並列のテストベクトルでロードさ
れ、次に埋込み制御／観察位置はテストベクトルを直列
的にシフトするための直列チェーンで接続される。ロー
ド後、テストベクトルは関連した論理回路に与えられ、
その結果は並列レジスタおよび直列制御／観察位置の両
方に記憶される。並列レジスタは次に、各レジスタを選
択的にアドレス指定し結果をバス上に出力することによ
って共通バスを介してアンロードされる。次に直列制御
／観察位置が直列データリンクを介してアンロードされ
これらの結果の観察を可能にする。

【０００９】本発明の別の実施例では、各並列レジスタ
はそのロードまたはアンロードの間に関連した論理回路
から分離するように動作できる。この分離によって並列
レジスタがテストベクトルでロードされ、全ての直列制
御／観察位置がロードされるまでテストベクトルが維持
されることを可能にする。これによってロードの間に並
列レジスタの内容が変化するのを防止する。

【００１０】ここに開示され、特許請求された本発明は
区分可能な組合せ論理回路を有している。この回路は動
作モード、テストモードの両方を有する複数の論理モジ
ュールを有する。これらのモジュールの各々は、複数個
の制御／観察位置をもった定義テスト境界を形成するよ
うテストモードで動作可能である。これらのモジュール
は動作モードでインタフェースされ所定の動作形式に従
がった一体論理機能を与える。テストモードでは、テス
トモジュールの各々はテスト境界を定義し、お互いから
分離するように構成される。各モジュールはテスト境界
が定義された後テストのために選択可能である。次に所
定のパターンのテストベクトルが選択モードの制御／観
察位置に与えられてテストを実施する。テストの結果は
観察のために取出すことができるように制御／観察位置
に記憶される。

【００１１】本発明の別の実施例では、テストベクトル
は最初に、制御／観察位置で、各々が通常動作入力、テ
スト入力および出力を有するシフトレジスタに記憶され
る。これらのラッチは、１つのラッチの出力を隣接ラッ
チのテスト入力に接続するようにいもずるチェーン構成
で接続される。通常動作入力は、テストベクトルがラッ
チにロードできるようにテストの第１部分の間に関連し
た組合せ論理から分離される。テストベクトルはチェー
ンの第１ラッチに連続的に入力され、全てのラッチがロ
ードされるまでチエーンを介して走査される。次に、通
常動作入力が関連した組合せ論理に再接続され、テスト
が行なわれて、結果がラッチに記憶される。ラッチをア
ンロードするためには、通常動作入力を再び開いてラッ
チを分離する。データはいもずるチェーン構成の最後の
レジスタから連続的にスキャンアウトされる。

【００１２】本発明のさらに他の実施例では、各モジュ
ールはそことの間でデータの送受信を行なう回路の外に
共通の並列インタフェースを備えている。テストモード
の間は、これによって、複数個の制御／観察点が単一の
クロックサイクルでロードできるように並列データがモ
ジュールに入力することが可能になる。さらに、モジュ
ールのうちの選択されたものは、上記回路の外部と直接
インタフェースされたテストベクトルがそこの加えられ
ることを可能にする。外部インタフェース線は制御／観
察位置を有する。

【００１３】ここに開示され、特許請求された本発明は
論理回路をテストする方法および装置を含む。論理回路
は定義されたテスト境界をもった複数のモジュールに分
割され、各モジュールは関連した内部論理を有する。そ
の論理はシフトレジスタラッチがそこに配置される関連
した制御／観察位置を有する。各ラッチはテスト入力、
通常入力および出力を有する。通常入力および出力は通
常動作の間に論理回路とインタフェースされ、他方、テ
スト入力および出力はテストの間直列テストチェーンと
インタフェースされる。直列チェーンは各モジュールで
直列入力および直列出力とインタフェースされる。各モ
ジュールは上記回路の共通直列入力および共通直列出力
とインタフェースされる。モジュールの選択は、外部モ
ジュールアドレスを受け、インタフェースを制御してテ
ストベクトルをそれの記憶のためにモジュールの選択さ
れた１に入力することを可能にするアドレスバスによっ
て与えられる。これらのテストベクトルが次に与えら
れ、結果がシフトレジスタラッチに記憶される。結果の
記憶後、その結果は選択された１つのモジュールの直列
モジュール出力から共通直列出力へスキャンアウトされ
る。選択されないモジュールは、結果が選択モジュール
からだけ出力されるように阻止された出力を有する。

【００１４】

【実施例】

テスト区分論理回路 図１にはテスト区分の超ＬＳＩ回路１０のブロック図が
示されている。ＶＬＳＩ回路は動作モードおよびテスト
モードで構成でき、テストモードの構成が図１に示され
ている。一般に、ＶＬＳＩ回路の動作モードでは、機能
は通常、区分（モジュール化）される。これらの回路
は、制御機能、格納機能などを与える別々のモジュール
をもった任意の数のモードで動作することができる。こ
れらのモジュールは通常、装置ピンを介して回路の外部
とインタフェースされ、データ、アドレスおよび制御信
号に対するインタフェースを与える。種々の多重化回路
を用いることによって、ピン機能は変更でき、装置の内
部構造さえも変更できる。

【００１５】テストモードでは、内部制御バス１２はク
ロック信号、テスト信号および種々の他の制御信号のよ
うな制御機能のためにピン１４とインタフェースされ
る。内部アドレスバス１６はピン１８とインタフェース
され、アドレスのＬＳＩ回路１０への入力を可能にす
る。内部データ入出力（Ｉ／Ｏ）バス２０はピン２４と
インタフェースされ二方向のデータの流れを可能にす
る。ここで、バス１２、１６および２０は、テストモー
ドの間、それぞれ装置ピン１４、１８および２４とイン
タフェースされるにすぎないことに注意を要する。

【００１６】ＶＬＳＩ回路１０の動作モードでは、これ
らのピンは特定の利用に依存した他の機能を有すること
ができる。チップ１０における論理は機能論理モジュー
ル２６ａ〜２６ｎに分割される。この論理は組合せ論理
と順次論理両方の組合せである。各機能モジュール２６
ａ〜２６ｎはテストモードで制御バス１２、アドレスバ
ス１６およびＩ／Ｏバス２０とインタフェースされる。
アドレスバス１６はモジュール２６ａ〜２６ｎのそれぞ
れをアドレス指定するために用意され、Ｉ／Ｏバス２０
は各モジュールとの並列データのインタフェースのため
に用意される。モジュール２６ａ〜２６ｎのの全部を制
御するための制御信号は制御バス１２を介して与えられ
る。動作モードにおいてモジュール間のインタフェース
を用意するため、動作バス２７を備えてモジュール間で
信号を移動させる。これらの信号はバス１２、１６およ
び２０に運ばれた制御、アドレスおよびデータの各情報
に加わる。図１の構造では、チップの外部ピンは、その
チップの内部論理は外部的にアクセス可能でテスト手続
の制御がなされるように内部的にインタフェースされ
る。

【００１７】各モジュール２６ａ〜２６ｎはまた、スキ
ャンデータインポート（ＳＤＩ）およびスキャンデータ
アウトポート（ＳＤＯ）を備えている。ＳＤＩポートは
コモンスキャンデータインライン２８とインタフェース
され、ＳＤＯポートはコモンスキャンデータアウトライ
ン３０とインタフェースされる。スキャンデータインラ
イン２８は直列データを受信するための外部ピンに接続
され、スキャンデータアウトライン３０は直列データを
出力するための外部ピンにインタフェースされる。

【００１８】各モジュール２６ａ〜２６ｎは、テストモ
ードにあるとき機能論理に対する定義されたテスト境界
を与える。このテスト境界が定義されると、テスト中の
モジュールは、バス２７の入出力を分離することによっ
て他のモジュールから作動的に分離される。定義された
テスト境界内の組合せ論理はそれに関連した数個の内部
テスト点を有し、そのテスト点はテストのために必要な
制御／観察を与える。内部テスト点には２つの型式があ
る。ひとつはＳＤＩおよびＳＤＯポートを介してアクセ
ス可能で、デイジーチェーン（いもずる）構成に配列さ
れた直列テスト点であり、もうひとつはＩ／Ｏバス２０
を介してアクセス可能な並列テスト点である。テストベ
クトル直列テスト点にロードされるとき、これを「走
査」という。テストベクトルをモジュールにロードする
ために、並列テストベクトルがＩ／Ｏバス２０を介して
ロードされ、次に直列テストベクトルがＳＤＩポートお
よびＳＤＯポートを介してロードされる。

【００１９】モジュール２６ａ〜２６ｎは別々にアドレ
ス指定可能でテストベクトルがＳＤＩライン２８上で所
定のモジュールに選択的にスキャンインして、並列デー
タをＩ／Ｏバス２０および専用インタフェースピン３２
ａ〜３２ｎに入力したままでテスト点のくつかを選択で
きるようにする。選択モジュール内の機能論理と関連し
たテスト点にテストベクトルが供給された後、結果が直
列および並列テスト点で「捕獲」され、次にその結果が
ライン３０でスキャンアウトされ、Ｉ／Ｏバス２０およ
び出力ピン３２ａ〜３２ｎで出力される。図１のシステ
ムでは、定義されたテストパターン内に選択的に入力で
きる直列テストパターンおよび並列テストパターンの形
式で刺激を印加できる。これらの定義されたテスト境界
モジュール２６ａ〜２６ｎの各々はそれが別々にテスト
できるようにアドレス指定可能である。このことは、各
モジュール２６ａ〜２６ｎが異なった数のテスト点を有
し、異なったテストパターンシーケンス（順序）に加え
て所要の制御／観察を与えることができる点において重
要である。このテストパターンシーケンスを完了するた
めには、複数個の走査動作を要求してこのテストを遂行
することができる。

【００２０】モジュール２６ａ〜２６ｎ全部の直列テス
ト点が単一の「いもずる」構成で一緒に接続されている
とすれば、各スキャンシーケンス毎に直列テストベクト
ルを全部の直列テスト点にシフトすることが必要になる
だろう。たとえば、モジュール２６ａが走査路に１０個
のテスト点を有し、完全なテストを行うために１０組の
走査データを必要とし、またモジュール２６ｂが走査路
に３個の直列テスト点を有し、完全なテストを行うため
に６組の走査データを必要とする場合、いもずる構成で
はデータが追加的に４回モジュール２６ｂの直列テスト
点にシフトされることが必要となるだろう。この追加的
な４回の走査の間は、モジュール２６ｂのテストは最初
の６回の走査で終了しているから、そのモジュールの直
列テスト点を観察または制御する必要はない。これによ
って、３個の直列テスト点が２６ｂに追加的に４回ロー
ド、アンロードされることが必要となり、これが必然的
に全体のテスト時間に加わる。

【００２１】動作に際しては、論理回路はまず、テスト
モードに置かれ、図１に示されるように構成される。こ
れによって、モジュール２６ａ〜２６ｎがお互いから効
果的に分離され、テストの間のそれらの完全な制御が可
能になる。また、他のモジュールから発生した信号が走
査バス２７を通って送られ、テスト効果を妨害するのが
防止される。次に、アドレスがアドレスバス１６および
選択された２６ａ〜２６ｎの１つに入力される。次に、
テストクロック信号が、ＳＤＩライン２８上のスキャン
データとともに制御バス１２上に入力される。さらに、
並列データも選択モジュールの主入力に入力され、テス
トが制御バス１２上のクロック信号の制御の下に送られ
る。テストが終了すると、捕獲された結果が選択モジュ
ールからＳＤＯライン３０上で、またＩ／Ｏバス２０お
よび出力ピン３２ａ〜３２ｎのうち関連したものからス
キャンアウトされる。次に、これらの結果はチップ１０
の外で分析され、有効なテストベクトル、さらに必要に
応じて、選択モジュールに入力され、関連した機能論理
に与えられた別のシーケンスの並列、直列テストベクト
ルと比較される。選択モジュールのテストが終了する
と、別のモジュールが選択され、テストが続けられる。

【００２２】一組の機能論理に対する画定されたテスト
境界に所定の数の直列点、並列点の一方または両方を与
えることに加えて、モジュラー化された機能論理グルー
プを用いると初期設計の互換性および速度が増大する。
各モジュール２６ａ〜２６ｎは組合論理および順次論理
両方の固有の配列を有する。テストパターンが発生さ
れ、定義されたテスト境界内の所定グループの機能論理
グループに対してデバッグされると、テストパターン自
身が「定義」される。モジュール２６ａ〜２６ｎの所定
のものの論理が変化する場合、または付加的なモジュー
ルが追加される場合は、残りのモジュールに対してテス
トパターンを変える必要はない。関連したテストパター
ンとともにモジュラー化されたグループの機能論理を用
いる場合、このプログラミング時間は減少され変化モジ
ュールまたは追加モジュールに対するテストパターンの
一部を変更させるだけでよい。この点について以下詳細
に説明する。

【００２３】モジュラー化された定義テスト境界は、デ
ータをスキャンインし、結果をスキャンアウトするのに
要する時間を減少させることに加えて、各テストパター
ンに対するゲートの数を減少することを可能にする。こ
れによって、故障分類 (fauld grading)、テスト発生の
両方が容易になる。たとえば、回路が１００００個のゲ
ートからなり、各々１０００個のゲートからなる１０個
の機能グループに分割された場合、各モジュールに対す
る障害格付けは１／１０ではなく約１／１００に減少す
るだろう。これは、障害格付け、テスト発生に要する時
間は回路内のゲートの数の二乗に比例するという事実に
よる。したがって、回路をモジュラー化（区分）するこ
とによって、障害格付けはかなり減少できる。 モジュラー化された走査路 図２には、２つの機能モジュール２６ａおよび２６ｂ内
の直列走査路を示すそれらの概略図が示されている。各
テスト点はそこに配列された直列シフトレジスタラッチ
（ＳＲＬ）を有し、特定の機能論理（図示せず）への利
用およびテスト結果の捕獲のためにそこへのデータの入
力を可能にする。便宜上、モジュール２６ａは直列路に
配列された４個のＳＲＬ３４、３６、３８および４０を
有し、モジュール２６ｂは直列に配列された３個のＳＲ
Ｌ４２、４４および４６を有する。モジュール２６ａお
よび２６ｂ内のＳＲＬはそれらがテスト点となるように
機能論理（図示せず）と所定の関係にある。ここで、Ｓ
ＲＬの数は特定の機能によって定義され、テスト点の数
は完全テストを容易にし必須の制御／観察を与えるのに
必要なものとして任意の数のＳＲＬを論理モジュール２
６ａ〜２６ｎの特定の１つに含ませることができること
に注意を要する。

【００２４】モジュール２６ａ内のＳＲＬ３４はチェー
ン内の第１のＳＲＬであり、マルチプレックスゲート回
路４８を介してＳＤＩライン２８に接続される入力を有
している。ＳＲＬ４０はＳＲＬチェーンの最後のＳＲＬ
で、マルチプレックスゲート回路５０を介してＳＤＯラ
イン３０に接続される。ゲート回路４８および５０は、
アドレスバス１６からアドレスを受信し制御バスから制
御信号を受信するアドレスデコード／選択回路５２によ
って制御される。アドレスデコード／選択回路５２はア
ドレスバス１６からの選択アドレス（アドレス選択）信
号および制御バス１２からのクロック信号に応答してＳ
ＲＬ３４〜４０をＳＤＩライン２８およびＳＤＯライン
３０とインタフェースする。

【００２５】モジュール２６ｂはモジュール２６ａに同
様に構成され、最初のＳＲＬ４２とＳＤＩライン２８を
インタフェースする入力マルチプレックスゲート５４お
よびストリングの最後のＳＲＬをＳＤＯラインとインタ
フェースするマルチプレックスゲート５６を有してい
る。デコード／選択回路５２と同様のアドレスデコード
／選択回路５８はゲート５４および５６の動作を制御す
る。

【００２６】動作においては、１つのアドレスがバス１
６上に置かれモジュール２６ａまたは２６ｂの１つを選
択する。本発明の一実施例では、アドレスバス１６は複
数本のモジュール選択線からなり、１本の線が各モジュ
ールに接続されている。本発明の別の実施例では、アド
レスバス１６はディジタル語を各モジュール（これはデ
ィジタル語の１つの値に対してだけ応答する）に入力す
る。したがって、各モジュールはＳＤＩライン２８およ
びＳＤＯライン３０に選択的に多重化できる。

【００２７】１つのモジュールが選択された後、所定の
数の直列データビットがＳＤＩライン上に入力され、そ
のモジュール内部のＳＲＬは外部発生のテストクロック
でクロックされストリングを通してデータをシフトす
る。これを「走査（スキャニング）」という。たとえ
ば、４個の直列レジスタ３４〜４０全部に直列データを
スキャンインするためには複数のクロックサイクルが必
要である。データのスキャンイン後、モジュール２６ａ
を制御しテストベクトルを付加し、後の観察のためにＳ
ＲＬ３４〜４０内の結果を捕獲する。このデータはＳＤ
Ｏ上でスキャンアウトされる。ＳＲＬ３４〜４０とイン
タフェースされた機能論理の複雑性に応じて、完全な故
障テストが行なわれる前に、ＳＲＬ３４〜４０はテスト
ベクトルを数回スキャンイン、スキャンアウトする必要
がある。

【００２８】モジュール２６ｂの１回の走査を行なうた
めには、制御バス１２上のテストクロックを、データの
スキャンインのためには３回、データのスキャンアウト
のために３回循環させるだけでよい。このシーケンス
は、モジュール２６ｂに対しては、ＳＲＬ４２〜４６と
インタフェースされた特定の型式の機能論理およびモジ
ュールに対して発生したテストパターンに応じて所定の
回数繰返される。

【００２９】図２に示された走査路を破ることによっ
て、関連モジュールの定義されたテスト境界内で関連Ｓ
ＲＬを備えた所定グループの組合せ論理ブロックを分離
することが可能である。この分離によって各モジュール
が所定のテストパターンを占有することが可能になる。
テストパターンが発生すると、別のモジュールが加えら
れるかまたは既存のモジュールの１つが変更されると
き、そのテストパターンを再発生する必要がない。さら
に、特定モジュールと関連したＳＲＬだけがそのモジュ
ールに対する所定のシーケンスのテスト走査に対してロ
ードされなければならない。これによって、モジュール
の１つの機能論理は、より複雑でない別のモジュールに
データがスキャンインされることを必要としないで所定
の回数だけデータをスキャンイン、スキャンアウトさせ
ることが可能になり、そのモジュールのＳＲＬに要求さ
れる走査サイクルが少なくなる。これによって、テスト
全体を遂行するに要する時間が減少できる。

【００３０】図２のモジュール２６ａおよび２６ｂはＳ
ＤＩポートおよびＳＤＯポート両方上にゲートを備えた
ものとして図示されているが、ＳＤＯポートにゲート５
０および５６を備えることが必要であるにすぎない。こ
れによって、テストの全てのモジュールで実行しながら
データを全てのモジュールにスキャンインすることが可
能となるだろう。しかし、テストベクトルは選択モジュ
ールに対してだけ有効で、その選択モジュールの捕獲結
果の観察が要求されるにすぎない。したがって、選択モ
ジュールのみからの結果の出力が要求されるにすぎな
い。選択されないモジュールへスキャンインされたテス
トベクトルは無視できる。

【００３１】図３には、モジュラー化された走査路の別
の実施例が示されている。なお、同一の参照番号は各図
で同じ要素をさす。モジュール２６ａはＳＤＩライン２
８′に接続されたＳＤＩ入力を有する。次の隣接モジュ
ールたるモジュール２６ｂのＳＤＩ入力は直列データ線
６０を介してモジュール２６ａのＳＤＯ出力に接続され
る。同様にして、モジュール２６ｂのＳＤＯ出力は直列
データ線６２を介して次の隣接モジュールに接続され
る。ストリングの最後のモジュールは直列データ線６４
を介してＳＤＯライン３０に接続される。各モジュール
は共にシャントゲート６６に接続されたＳＤＩ入力およ
びＳＤＯ出力を有する。ゲート６６はその制御入力がイ
ンバータ６８を介してそれぞれのアドレスデコード／選
択回路５２または５８の出力に接続される。したがっ
て、選択されないときはゲート６６はＳＤＩ入力をＳＤ
Ｏ出力に接続する。モジュール２６ａ〜２６ｎの選択モ
ジュールに関連したゲート６６だけが関連ＳＲＬが走査
データと連続するように開かれる。したがって、直列デ
ータは各モジュール２６ａ〜２６ｎを通過しなければな
らないが、しかし、選択モジュールのＳＲＬにスキャン
インされるにすぎない。 並列／直列走査設計 図４には、機能論理モジュール２６ａ〜２６ｎの１つ
（一般的に２６で示す）の概略ブロック図が示される。
図４に示されたモジュール２６は並列レジスタラッチ
（ＰＲＬ）およびＳＲＬの組合せを用いる。Ｉ／Ｏバス
２０上のデータは並列データをモジュール２６内の種々
の位置に運ぶための内部データバス７０とインタフェー
スされる。内部データバス７０はＰＲＬ７２、７４、７
８および８０とインタフェースされる。各ＰＲＬ７２〜
８０はそれぞれ、組合せ論理回路８２、８４、８８およ
び９０にインタフェースされる。便宜上、組合せ論理に
ついてだけ説明するが、順次論理のような他の論理形式
も用いることができることが理解されるべきである。

【００３２】各組合せ論理回路８２〜９０は多入力多出
力論理ネットワークである。それは、従来の半導体論理
回路の型式をとることができる多数レベル（段）の組合
せ回路を含む。各ネットワークは信号の任意の単一入力
組合せに応答して信号の単一出力組合せを与える。ＰＲ
Ｌ７２〜８０は対応する組合せ論理ネットワーク８２〜
９０とインタフェースされ、それとの間でデータの入
力、受信の一方または両方を行なう。したがって、ＰＲ
Ｌ７２〜８０はテスト点となる。

【００３３】各ＰＲＬ７２〜８０はそこへデータを選択
的に入力したりまたはそこから取出すためにアドレス指
定可能で、またそこへデータを滞留させて対応する組合
せ論理回路を内部バスから分離するのに制御可能であ
る。したがって、各ＰＲＬはそれに対応した組合せ論理
回路の入力または出力への利用のために所定のテストベ
クトルでロード可能である。この並列ローディングによ
って全体として回路のテスト時間が減少する。

【００３４】ＰＲＬ７２〜８０と結合した組合せ論理回
路８２〜９０は、当該組合せ論理回路によって与えられ
た特定の機能に依存して、その回路の通常の動作の間に
お互いにインタフェースするかもしれない。その場合
は、故障テストの間にモジュール２６内の組合せ論理回
路を分離してその故障テストをさらに制御することが必
要になるかもしれない。これはＳＲＬでなされる。ＳＲ
Ｌ９２は組合せ論理回路８２と結合され、ＳＲＬ９４は
組合せ論理回路８８と結合され、ＳＲＬ９６は組合せ論
理回路９０と結合され、ＳＲＬ９８は組合せ論理回路８
４と結合されている。付加的な組合せ論理回路１００
（そこには付加的なＳＲＬ１０２が結合されている）は
ＳＲＬ９６の出力を受信する。ＳＲＬ９４の出力は組合
せ論理回路８４に入力されるものとして示され、ＳＲＬ
９２〜９８および１０２の出力は出力ピン３２とインタ
フェースされる。ＳＲＬ９２〜９８および１０２は点線
で示されるようにＳＤＩポートおよびＳＤＯポートと直
列路で相互接続される。

【００３５】ＰＲＬ、ＳＲＬおよび組合せ論理回路の特
定の編成が図示されたが、各ＳＲＬは、その出力を他の
組合せ論理回路、別のＳＲＬ、ＰＲＬの１つに向けまた
はフィードバック路内で組合せ論理回路の入力に戻した
りしながら、当該回路内で制御／観察またはテスト点を
与えるにすぎないことが理解されるべきである。ＳＲＬ
およびＰＲＬの数およびその位置はテスト用の回路の設
計による。しかし、ＰＲＬ７２〜８０の位置は動作モー
ドにある回路にもよる。ＰＲＬ７２〜８０は動作モード
でも、テストモードでも並列レジスタとして機能するこ
とができる。したがって、ＰＲＬが結合しているモジュ
ール２６内の各組合せ論理回路は、動作モードで並列レ
ジスタを利用でき、それによって既存のレジスタ、関連
したシリコン領域および動作モードでその論理回路とイ
ンタフェースされたＩ／Ｏバスを利用できるようにな
る。

【００３６】ＰＲＬとＳＲＬの組合せ設計の使用によっ
て、定義されたテスト境界内のいくつかの組合せ論理回
路に並列データを選択的に入力し、付加的なテスト点に
ＳＲＬを与えることが可能である。ＰＲＬはＩ／Ｏバス
２０からテストベクトルをかなり高速にロードする方法
を与える。ＳＲＬはいくつかの組合せ論理回路の埋込み
テスト点へのアクセスを許す第２の経路を与える。

【００３７】各モジュール２６はそれと結合しアドレス
バス１６とインタフェースされるアドレスデコーダ１０
４を有する。また、制御バス１２はいくつかの制御論理
１０６とインタフェースされる。Ｉ／Ｏバス２０は、内
部バス７０へデータを書込むかまたはそこからデータを
読取ることのできるＩ／Ｏバッファ１０５を介してその
内部バス７０とインタフェースされる。明示されてはい
ないが、アドレスデコーダ１０４および制御論理１０６
は両方とも組合せ論理で形成される。したがって、これ
らもまたＳＲＬを結合し、モジュール２６の完全な機能
テストを行なう。便宜上、これらのＳＲＬは図示されて
いない。

【００３８】アドレスデコーダ１０４は、アドレスバス
１６から外部アドレスを受け、このアドレスをデコード
して関連モジュールが選択されているかどうかを判別す
るために動作できる。これはモジュール選択信号であ
る。また、各ＰＲＬ７２〜８０はアドレス指定可能であ
る。好適実施例では、モジュール選択機能は各モジュー
ル２６ａ〜２６ｎに接続された専用モジュール選択線に
よって達成される。しかし、ＰＲＬアドレスは、ＰＲＬ
７２〜８０のうちのアドレス指定されたＰＲＬの選択の
ためにデコードされる２進化語である。

【００３９】ＳＲＬおよびＰＲＬにテストパターンをロ
ードする際には、ＰＲＬをまずロードし、次にＳＲＬを
ロードする。アドレスバス１６上に適当なアドレスを置
くか適当なモジュール選択線を選択し、次に読取り動作
のためにＩ／Ｏバッファ１０５を制御してＩ／Ｏバス２
０を内部バス７０とインタフェースさせることによって
モジュール２６がまず選択される。これによって外部デ
ータバスが内部データバス７０に効果的に接続される。
好適実施例では、これは８ビットデータ語である。デー
タは、ＰＲＬ７２〜８０のうちの所望のＰＲＬのアドレ
スと同時Ｉ／Ｏバス２０に与えられる。ＰＲＬはレジス
タバンクに配列される。たとえば、ひとつのＰＲＬは３
ビットＰＲＬでも別のＰＲＬは８ビットＰＲＬのことも
あるだろう。アドレスバス１６上でアドレス指定可能な
ＰＲＬの最大サイズは内部バス７０内のビットの最大数
に等しい。テストパターンの設定は特定のＰＲＬに入力
されるべきデータまたはテストベクトルを決定する。た
とえば、ＰＲＬ７２〜８０の各々が８ビットＰＲＬであ
る場合は、３２個のレジスタを完全にロードするのに４
個のバスが必要となるにすぎない。

【００４０】ＰＲＬ７２〜８０の全部についてテストパ
ターンに従がって書込みがなされた後、ＳＲＬが、制御
論理１０６でスキャンクロックを与えてＳＤＩポートを
介してロードされデータをスキャンインする。データが
スキャンインされると、テストクロックが増加されテス
トが行なわれる。このテストの間に、テストベクトルも
対応ピン３２ａ〜３２ｎに与えることができ、結果を観
察できる。次に、テスト結果が捕獲され、いくつかのＰ
ＲＬおよびＳＲＬに格納される。次に、ＰＲＬ７２〜８
０を読取りモードに置くとともにＩ／Ｏバッファ１０５
が読取りモードに置かれる。各ＰＲＬ７２〜８０がアド
レス指定され、情報がＩ／Ｏバス２０上で出力のため内
部バス７０上に置かれる。ＰＲＬが読取られた後、ＳＲ
Ｌの内容はＳＤＯポートに沿ってクロックアウトされ
る。次に、ＰＲＬおよびＳＲＬはテストパターンに従が
って別の走査サイクルを与えるために再びロードされ
る。所定の数の走査サイクルが完了し、結果が分析され
有効なテストベクトルと比較された後、次のモジュール
２６がテストされる。各モジュール２６ａ〜２６ｎの複
雑性によって、ひとつのモジュールは他のものとは異な
った数のＰＲＬおよびＳＲＬを有することができる。組
合せ論理およびそれに関連したＰＲＬおよびＳＲＬの回
りの定義された境界とともにモジュラー化の考えを用い
ることによって、要求される走査サイクルが少ないこと
による別のモジュールへのＳＲＬの不必要なロードが除
かれるように各モジュールに対するテストを分離するこ
とができる。

【００４１】図５には、図２のモジュラー化された走査
路に対する多重化動作を示す、図４のモジュール２６の
詳細ブロック図が示されている。なお、各図で同じ参照
番号は同じ部分を指す。テスト動作を制御するためにＰ
ＲＬ７２〜８０と同様の制御ＰＲＬが備えられる。制御
ＰＲＬ１０８は、アドレスデコーダ１０４によってデコ
ードされたアドレスによってそのアドレスデコーダ１０
４からＰＲＬ１０８に至る選択線１１０を介して選択さ
れる。データはＩ／Ｏバッファ１０５を介してＰＲＬ１
０８への入出力のために内部バス７０にインタフェース
される。

【００４２】ＰＲＬ１０８はＳＴＥＳＴレジスタとして
定義された１つのレジスタを有している。ＳＴＥＳＴビ
ットはレジスタが選択される毎に設定される。ＰＲＬが
選択され、ＳＴＥＳＴビットが設定されるとき、これは
直列テストモードを示す。直列データをクロックインす
るために、制御バス上の線の１つはＳＤＩポートに直列
データをクロックインする走査クロック（Ｔ３）であ
る。Ｔ３クロックはＮＡＮＤゲート１１２の一方の入力
に入力され、ＮＡＮＤゲート１１２の他方入力はＳＴＥ
ＳＴビットに接続され、それの出力はインバータ１１４
を介してゲート走査クロック線（Ｔ３′）１１６に接続
される。Ｔ３′クロックはモジュール２６内の各ＳＲＬ
９２〜９８に直列バスに沿って情報をゲートインするた
めに用いられる。

【００４３】ＳＲＬ９２〜９８はそれぞれ、２つの入
力、一方は走査入力、他方は通常のデータ入力を有して
いる。走査データは走査ゲートトランジスタ１１８を介
してゲートインされ、通常データはゲートトランジスタ
１２０を介してスキャンインされる。走査トランジスタ
１１８はＴ３′信号によってクロックされ、動作データ
はシステムクロックＨＣＬＫ（これは制御バス１２上の
入力でもある）とともにクロックインされる。ＳＲＬ９
２〜９８はまた走査出力および動作データ出力を与え
る。したがって、ＳＲＬはデータをスキャンイン、スキ
ャンアウトできるテストモードにあるか、テストを実行
でき、結果をＳＲＬ内で捕獲して、その捕獲された結果
を走査出力に出力できる動作モードにある。動作出力は
１２２によって示される。最後のＳＲＬ９８の出力およ
びＳＲＬチェーンを分離するために、Ｔ３′によっても
ゲートされる出力ゲートトランジスタ１２４が備えられ
ている。出力ゲートトランジスタ１２４の使用によっ
て、ＳＴＥＳＴビットが設定され、Ｔ３′信号が発生さ
れなければ、モジュール２６からのＳＤＯライン出力は
共通のＳＤＯライン３０に接続されない。出力ゲートト
ランジスタ１２４は図２のゲート回路５０および５６と
同様のものである。 シフトレジスタラッチ 図６には、ＳＲＬの概略図が示されている。ＳＲＬの入
力はトランジスタ１１８、１２０のゲート出力に接続さ
れる。上述のように、ゲートトランジスタ１１８は内部
ノード１２６にゲート走査入力を与え、トランジスタ１
２０はノード１２６にゲート通常動作入力を与える。ゲ
ートトランジスタ１２０への入力はＲＥＧＩＮと表わさ
れている。インバータ１２８は入力ノード１２６に接続
された入力およびノード１３０に接続された出力を有し
ている。Ｐチャンネルトランジスタ１３０は、インバー
タ１２８の出力に接続されたゲート、Ｖ_DDに接続された
ソースおよびノード１２６に接続されたドレインを有し
ている。トランジスタ１３２は、ノード１２６がゲート
トランジスタ１１８、１２０に関して浮動するときラッ
チ機能を与える。インバータ１３４はノード１３０に接
続された入力と出力ノード１３６に接続された出力を有
している。リフレッシュトランジスタ１３８はノード１
３６とノード１２６の間に接続され、クロック信号Ｑ２
（これは以下に説明するようにリフレッシュクロックで
ある）によってゲートされる。

【００４４】動作においては、信号がトランジスタ１１
８、１２０のいずれかによってノード１２６上にゲート
される。この信号はノード１３０に反転形式で現われ、
次に、ノード１３６には非反転形式で現われる。論理状
態がノード１２６上にゲートされると、ノード１２６は
浮動することが可能となる。ラッチ１３２はインバータ
１２８の入力を出力のそれと反対の状態に維持する。リ
フレッシュトランジスタ１３８は周期的にノード１３６
をノード１２６に接続してインバータ１２８の入力をリ
フレッシュする。好適実施例では、インバータ１２８は
ＣＭＯＳ技術で実現されるから、リフレッシュが必要で
ある。 並列レジスタラッチ 図７には、ＰＲＬの概略図が示されている。内部バス７
０はＰＲＬに関連したデータ線を有し、それは内部バス
７０の１本の線に接続されたノード１４０に接続され
る。ノード１４０はゲートトランジスタ１４４を介して
ラッチ入力ノード１４２にゲートされる。ゲートトラン
ジスタ１４４はＰＲＬ書込み信号ＰＲＬＷＲＴによって
ゲートされる。信号ＰＲＬＷＲＴは、外部書込み信号と
クロック信号のＡＮＤ関数からなるクロック化書込み信
号である。

【００４５】インバータ１４６は入力がノード１４２に
接続され、出力がノード１４８に接続される。フィード
バックＰチャンネルトランジスタ１５０は図６のトラン
ジスタ１３２と同様にインバータ１４６の出力から入力
に接続される。インバータ１５２は入力がノード１４８
に接続され、出力がノード１５４に接続される。リフレ
ッシュトランジスタ１５６はノード１４２と１５４の間
に接続され、Ｑ２クロックによってゲートされる。情報
をノード１４２に書込むためには、トランジスタ１４４
をゲートするだけでよい。

【００４６】書込み動作はノード１４８に格納された情
報を反転し、ノード１４０にゲートバックすることによ
って行なわれる。ノード１４８はＰチャンネルトランジ
スタ１５８のソースに接続され、それのドレインはノー
ド１６０に接続される。ｎチャンネルトランジスタ１６
２はノード１６０と接地の間に接続される。トランジス
タ１５８、１６２両方のゲートはＰＲＬ読取り信号ＰＲ
ＬＲＤに接続される。ＰＲＬＲＤ信号はＨ１クロックと
外部読取りＲＥＡＤ信号のＡＮＤ関数から導出される。
ノード１６０は、ノード１４０と接地の間に接続された
ｎチャンネルトランジスタ１６４のゲートに接続され
る。

【００４７】動作においては、Ｈ３クロックサイクルの
間にトランジスタ１４４をゲートすることによってデー
タがノード１４２に書込まれ、情報はＨ１クロックサイ
クルの間にトランジスタ１５８および１６２をゲートす
ることによってノード１４２から読取られる。ノード１
４２が浮動することが許されると、リフレッシュトラン
ジスタ１５６はそこにラッチされた情報を維持する。

【００４８】いくつかの構成では、レジスタラッチは入
力装置または出力装置として働らくように動作できる。
入出力バッファのような回路はこの態様でレジスタを用
いる。レジスタは、データを１端子から受信し、格納
し、さらに１方向に出力できるように再構成されるにす
ぎない。別のモードでは、データは、当該装置からの出
力のためにレジスタへの入力上で上記回路から受信され
る。したがって、データが、内部バス７０からレジスタ
へ入力できるかまたは回路それ自身もしくは回路内の他
の位置からレジスタへ入力できるようにラッチへの入力
を多重化するための前部回路が存在する。しかし、テス
トの間は、レジスタの内容を変化させることがあるかも
しれない何れのフィードバック路も分離する必要があ
る。この動作を「サスペンド」動作という。

【００４９】図７をさらに参照して、信号ＥＸＴＩＮと
ノード１４２の間に接続されたゲートトランジスタ１６
６に多重化動作を説明する。信号ＥＸＴＩＮはモジュー
ル内部の回路によってまたは任意の他の位置から発生さ
れた任意の信号を表わす。トランジスタ１６６のゲート
はＡＮＤゲート１６８の出力に接続され、それの一方の
入力はサスペンド信号の反転信号に他方の入力はＨ３Ｅ
ＸＴＷＲＴに接続される。信号Ｈ３ＥＸＴＷＲＴはＨ３
クロックと外部書込み信号とのＡＮＤ関数を表わす。Ｅ
ＸＴＷＲＴ信号はモジュールの通常動作の間にその内部
に発生した信号である。サスペンド信号はテストの間に
モジュールの外部に発生した信号であり、ゲートトラン
ジスタ１４４を介した内部バス７０への接続を除いてモ
ジュール２６内の他の全ての回路および相互接続から全
てのレジスタの入力を分離するように動作できる。その
後で、回路の通常動作の間にＰＲＬへ入力できる他の信
号からの妨害の可能性なしにデータをＰＲＬへ書込むか
またはそこから読取ることができる。 透過シフトレジスタラッチ 図８には透過ＳＲＬ１７０を用いる一連のモジュール２
６ａ〜２６ｎが示されている。モジュール２６ａ内の透
過ＳＲＬ１７０についてだけ詳細に図示されている。便
宜上、透過ＳＲＬ１７０は従来の割込み回路に組込まれ
ている。割込み回路は入力線１７２および出力線１７４
を有する。各モジュールは、出力線１７４が次の隣接モ
ジュールの入力割込み線１７２に接続されるようにいも
ずる構成に接続される。出力線１７４はＳＲＬ１７０の
ＲＥＧＩＮ入力に接続され、入力線１７２はＳＲＬ１７
０のＳＤＯ出力にゲートされる。このＳＤＯ出力は多入
力ＡＮＤゲート１７６の１つの入力および２入力ＮＡＮ
Ｄゲート１７８の一方の入力に接続されるものとして図
示されている。ＮＡＮＤゲート１７８の出力は出力線１
７４に接続され、ＮＡＮＤゲート１７８の他方の入力は
割込み信号に接続される。

【００５０】ＳＲＬ１７０の入力ＲＥＧＩＮは、クロッ
ク信号Ｈ３によって制御されるゲート１８２を介して内
部記憶ノード１８０にゲートされる。ＳＤＩ入力は走査
クロック信号Ｔ３によってゲート１８４を介して記憶ノ
ード１８０にゲートされる。ノード１８０はフィードバ
ックトランジスタ２０４とインバータ１８８から成るラ
ッチを介してゲート１８６の入力に接続される。ゲート
１８６の出力はノード１９０に接続され、そのノード１
９０はフィードバックトランジスタ２０６とインバータ
１９４から成るラッチを介してＳＤＯに接続される。ゲ
ート１８６はＡＮＤゲート１９７の出力に接続され、そ
のＡＮＤゲート１９７の一方の入力はＨ１クロック信号
に接続され、他方の入力はＳＴＥＳＴ信号に接続され
る。

【００５１】動作においては、ゲート１８６は通常動作
の間はインバータ１８８の出力をノード１９０から分離
する。テストの間には、ゲート１８６はインバータ１８
８の出力をノード１９０に接続し、直列データをＳＤＩ
入力からスキャンインするかＳＤＯ出力からスキャンア
ウトするかしてデータのロードまたはアンロードを可能
にする。ゲート１８２はＮＡＮＤゲート１７８の出力か
らデータのゲートを許してデータの捕獲を可能にする。
したがって、テストモードでは、透過ＳＲＬ１７０はテ
ストパターンをシフトインし、捕獲されたテストデータ
をシフトアウトするよう動作できる。しかし、動作モー
ドでは、入力ＲＥＧＩＮはＳＤＯ出力から分離され、付
加的入力がＳＤＯ出力に接続される。ＳＤＯ出力にゲー
トされたこの付加的入力は、通常動作の間は入力を回路
に「非同期的」に接続し、テスト動作の間はそれを分離
する経路を与える。さらに、ＳＲＬ１７０は２つのポー
ト、すなわちＳＤＩと入力線１７２を受け持つように働
き、インタフェースピンに対して必要とするＳＲＬの数
を減少させる。

【００５２】ＳＲＬ１７０とインタフェースされるもの
として示された入力ピンおよび出力ピンは割込み論理い
もづる構成回路の一部である。ＮＡＮＤゲート１７８
は、ＩＮＴ入力が低になるか、ＳＲＴ１７０のＳＤＯ出
力が低になる毎に論理高信号を出力するよう動作でき
る。モジュール２６ａのＩＮＴ入力が低になる場合、関
連したＮＡＮＤゲート１７８の出力は高になり、出力線
１７４を高にする。これは入力線１７２上でモジュール
２６ｂの入力となる。通常動作の間は、入力線１７２は
ＳＲＬ１７０を介してＳＤＯ線に接続され、かつ反転さ
れる。これによって、関連ＮＡＮＤゲート１７８の入力
に論理低を置き、その出力を論理高にする。これは、モ
ジュール２６ｎからの最終出力のためにいもづる構成を
下って継続する。透過ＳＲＬ１７０は割込み回路ととも
に用いられるから、動作は非同期的でクロック化されな
いことが必要である。システムにおいて用いられる他の
ＳＲＬは回路の通常動作の間はＨ３と同期することが必
要である。すなわち、それらは通常動作の間は透過的で
はない。さらに、従来のＳＲＬは観察されるべきテスト
点毎に用いなければならない。本発明の透過ＳＲＬ１７
０では、出力ピンおよび入力ピンは単一のＳＲＬによっ
て制御できる。

【００５３】図９には、図８の透過ＳＲＬ１７０のより
詳細なブロック図が示されている。各図で同一の参照番
号は同一の部分を示す。ゲート回路１８２はクロック信
号Ｈ３によってゲートされるパストランジスタ１９６か
らなる。ゲート回路１８４はゲートトランジスタ１９８
からなり、そのゲートトランジスタはテストクロック信
号Ｔ３によってゲートされる。ゲート回路１９２はＳＴ
ＥＳＴの反転信号によってゲートされるパストランジス
タ２００からなり、ゲート回路１８６はＡＮＤゲート１
９７から出力されたＨＩＳＴＥＳＴ信号によってゲート
されるパストランジスタ２０２からなる。

【００５４】インバータ１８８の入力上の信号を維持す
るために、フィードバックＰチャンネルトランジスタ２
０４はインバータ１８６の出力に接続されたゲートおよ
び入力に接続されたソースを備えている。同様にして、
Ｐチャンネルゲートトランジスタ２０６はインバータ１
９４を横切って接続されフィードバックする。フィード
バックトランジスタ２０４、２０６は図６のフィードバ
ックトランジスタ１３２と動作が同じである。さらに、
リフレッシュトランジスタ２０８はＳＤＯライン上のイ
ンバータ１９４の出力とノード１８０上のインバータ１
８８の入力との間に接続される。リフレッシュトランジ
スタ２０８はＱ２クロック信号によってゲートされる。

【００５５】図９は通常のモードではノード１８０をＳ
ＤＯラインから分離するように、またテストモードでは
ラッチ（インバータ１８８とトランジスタ２０４）を介
してノード１８０からゲートトランジスタ２０２によっ
てＳＤＯラインへ回路を完成するように動作できる。テ
ストモードでは、図９の回路は、ゲートトランジスタ１
９８を介してノード１８０にクロックオンされたテスト
信号がＳＤＯ出力に現われる点において図６のＳＲＬと
同様に動作する。リフレッシュトランジスタ２０８はこ
の信号レベルをインバータ１８８の入力に周期的にフィ
ードバックしてそこでの信号レベルを維持する。ゲート
トランジスタ１９８がクロックＴ３によってクロックさ
れる毎に、情報がラッチ１７０にそこからの出力のため
に記憶される。したがって、テストモードでは、所定の
刺激が所望のテスト点への添加のためにラッチに記憶で
きる。直列データがスキャンインされた後、システムが
テストされ、ゲートトランジスタ１９６がクロックされ
てＲＥＧＩＮポートからラッチへデータを入力する。こ
れによってラッチ１７０がＲＥＧＩＮポートに接続され
た論理回路からのデータを「捕獲」することが可能にな
る。このテストの間、ゲートトランジスタ２００は開放
されており、ＥＸＴＩＮポートを分離する。通常の動作
モードの間には、ＥＸＴＩＮポートはノード１９０に接
続され、さらにインバータ１９４を介してＳＤＯ出力に
接続される。また、ＲＥＧＩＮポートへの何れの論理入
力もゲートトランジスタ２０２によってポート１９０か
ら分離される。

【００５６】透過ラッチ１７０はそのテストのために外
部インタフェースと接続するよう動作できる。通常、モ
ジュール２６から情報を出力する論理回路は、データを
テストの間にこの論理出力から接続できるようにＲＥＧ
ＩＮポートに接続されている。ＥＸＴＩＮポートは通
常、入力ピンに接続され、この信号はシステムの別のモ
ジュールから受信される。選択モジュールのテストは別
のモジュールからの情報を必要としないので（これはモ
ジュール２６ａ〜２６ｎの各々の定義されたテスト境界
を侵すから）、これらの論理回路とポートの接続は必要
ない。この情報はテストパターンにおいて与えられる。
システムの他のモジュールの１つからのデータがテスト
中に何れのテスト点の状態にも影響を与えないようにす
るためこのＥＸＴＩＮポートを分離することが必要であ
る。さらに、通常動作に接続されているときは、ＥＸＴ
ＩＮポートは「非同期的」である。すなわち、ＳＤＯ出
力に現われるデータはＨ３クロックの関数ではない。こ
のことは割込回路のような回路およびシステムの他の非
同期的な動作モードに対して特に重要である。透過ＳＲ
Ｌ１７０は、テスト中には入力を分離し、通常動作中に
は入力および出力ポート両方を分離して入力ポートへの
非同期的入力を可能にするようにして入力、出力という
２つのポートを処理するＳＲＬを与える。

【００５７】図１０には、クロック信号のタイミング図
が示されている。Ｈ１クロックはｔ＝０で前縁が生じる
対称性クロックである。Ｈ２クロックは１／４サイクル
だけＨ１クロックから遅れており、対称性クロック信号
である。Ｈ３クロックは１／２サイクルだけＨ１クロッ
クから遅れており、これまた対称性クロックである。Ｑ
２クロックはＨ１クロックから１／４サイクルだけ遅延
しており、非対称的で、１サイクルの１／４だけ存在す
る。Ｈ１、Ｈ２およびＨ３クロックはモジュールの外部
で発生し、Ｑ２クロック信号は好適実施例においてモジ
ュールの内部で発生する。

【００５８】図１１には、モジュール２６ａ〜２６ｎの
各々の詳細ブロック図が示されている。４ビットアドレ
スＡＤ０〜ＡＤ３はアドレス線２１０上でプリデコード
／選択回路２１２に入力される。また、モジュール選択
信号が線２１４上で入力される。好適実施例では、モジ
ュール２６ａ〜２６ｎの各々はそれとインタフェースさ
れた別々の専用モジュール選択線を有する。モジュール
に関して離れた位置にあるアドレスデコーダはアドレス
をデコードし、モジュール選択線を与えるのに用いられ
る。しかし、２進アドレスをモジュールに入力でき、ま
た、２進デコーダをアドレスをデコードするのに用いる
ことができることが理解されるべきである。

【００５９】モジュール選択線２１４はプリデコード／
選択回路２１２でバッファに入れられ、線２１６で制御
論理タイミング回路１０６に出力される。アドレス信号
ＡＤ０およびＡＤ１は２〜４デコーダでプリデコードさ
れ、第１のプリデコードバス２１８に出力される。アド
レス信号ＡＤ２およびＡＤ３は２〜４デコーダでプリデ
コードされ第２の４線プリデコードバス２２０に出力さ
れる。アドレス線ＡＤ０〜ＡＤ３およびモジュール選択
線はアドレスバス１６の一部である。

【００６０】制御論理タイミング回路１０６はＲＥＡ
Ｄ、ＷＲＩＴＥ信号、クロックバス２２２上のクロック
信号、ＳＵＳＰＥＮＤ信号および走査クロックＴ３の形
式で制御バス１２からの制御信号を受信する。また、制
御論理タイミング回路１０６は走査入力信号ＳＤＩおよ
び走査出力信号ＳＤＯを有するものとして示されてい
る。このことは、制御論理タイミング回路１０６は、テ
ストが必要なテスト点を備えることのできる組合せ論理
を有していることを示している。したがって、制御論理
タイミング回路１０６はインタフェースされなければな
らない内部ＳＲＬを有する。

【００６１】制御ＰＲＬ１０８（これは図５に関して説
明された）は４ビットＰＲＬであって、組合せ論理およ
び順次論理の両方からなる埋込み論理ブロック２２４と
インタフェースされる。埋込み論理ブロック２２４はＳ
ＲＬブロック２２５内の１個またはそれ以上のＳＲＬと
結合し、複数のＳＲＬをもった数個の論理ブロックで構
成することができる。簡単のために、上記ＰＲＬと結合
された埋込み論理の単一ブロックのみが図１１において
示されている。ＳＲＬブロック２２５はＳＤＩ入力とＳ
ＤＯ出力を有し、そのＳＤＩ入力は制御論理ブロック１
０６のＳＤＩ出力と接続される。

【００６２】制御ＰＲＬ１０８は、そこに読取り、書込
み信号を出力する読取り／書込み（Ｒ／Ｗ）回路２２６
によって制御される。また、Ｑ２クロック信号をリフレ
ッシュ目的で制御ＰＲＬ１０８に入力し、必要に応じて
ＳＵＳＰＥＮＤ信号（ＳＰＮＤ）も入力してサスペンド
機能を与える。Ｒ／Ｗ回路２２６は最終段階のデコード
を与え、プリデコードバス２１８に接続された１本の入
力線およびプリデコードバス２２０に接続された１本の
選択入力線を有する。

【００６３】制御ＰＲＬ１０８の他に、付加的なＰＲＬ
２３０ａ〜２３０ｎが内部バス７０とインタフェースさ
れる。ＰＲＬ２３０ａ〜２３０ｎの各々は対応した埋込
論理ブロック２３２ａ〜２３２ｎ（これは埋込論理ブロ
ックと同様のものである）とインタフェースされた出力
を有する。２３２ａ〜２３２ｎにはＳＲＬブロック２３
３ａ〜２３３ｎと結合されている。ＰＲＬ２３０ａ〜２
３０ｎはそれぞれＲ／Ｗ制御回路２３４ａ〜２３４ｎに
よって制御される。さらに、ＰＲＬ２３０ａ〜２３０ｎ
にはＳＰＮＤ信号およびＱ２クロック信号を入力され
る。ここで、全部のＰＲＬがサスペンド機能で動作する
わけでなく、したがって全部ＰＲＬがＳＰＮＤ入力をも
つ必要はないことが理解されるべきである。

【００６４】直列テスト線がＳＲＬブロック２２５のＳ
ＤＯ出力からＳＲＬブロック２３３ａのＳＤＩ入力にそ
れぞれの内部ＳＲＬとのインタフェースのために接続さ
れる。ＳＲＬブロック２３３のＳＤＯ出力は次の隣接Ｓ
ＲＬブロックに接続され、最後にＳＲＬブロック２３２
ｎに接続される。ＳＲＬブロック２３２ｎの出力はチェ
ーンの最後を画定し、ＳＤＯライン２３６に出力され
る。

【００６５】ＳＤＯ出力は３入力ＮＡＮＤゲート２３８
に入力される。Ｔ３クロック信号は、他方入力がノード
２４２に接続されているＡＮＤゲート２４２の一方入力
に接続される。ノード２４２はＮＡＮＤゲート２３８の
第３入力に接続される。ＳＴＥＳＴ信号は、出力がノー
ド２４２に接続されたインバータ２４６の入力にゲート
２４４を介して接続される。ゲートトランジスタ２４２
はＨ１クロックによってゲートされる。ＮＡＮＤゲート
２３８の出力はそれのバッファ入れのために制御論理タ
イミング回路１０６のＳＤＯ入力にインバータ２４８を
介して接続され、そのＳＤＯラインに出力される。

【００６６】ＮＡＮＤゲート２３８の動作は図５に示さ
れたゲート機能を備え、走査出力が、全てのモジュール
２６ａ〜２６ｎとインタフェースする共通ＳＤＯライン
３０とインタフェースされるのを防ぐ。回路は入力また
は出力のいずれかにインタフェースできる。しかし、本
発明の好適実施例では、テスト中ではないモジュールの
レジスタにどんなデータがスキャンインされるかは重要
でないから各モジュール２６ａ〜２６ｎへ入力されるＳ
ＤＩ線を分離する必要はない。どんなデータがテスト中
でないモジュールからスキャンアウトされるかというこ
とだけが重要である。したがって、ＳＲＬブロック２３
３ｎの出力でのゲート回路は、ＳＴＥＳＴビットが制御
ＰＲＬ１０８に設定されなければスキャンデータが当該
モジュールから出力されるのを防ぐ。

【００６７】テストを行なうために、モジュール選択線
２１４は所定の論理状態に置かれ、制御論理タイミング
回路１０６内の適当な論理を介してモジュールを選択す
る。モジュール選択信号はＩ／Ｏバッファ１０５の読取
り、書込み動作を制御し、また、種々のＰＲＬの読取
り、書込み動作を制御する。Ｉ／Ｏ読取り信号Ｉ／ＯＲ
ＤおよびＩ／Ｏ書込み信号Ｉ／Ｏ ＷＲＴがそれぞれの
読取り、書込み信号およびモジュール選択信号を受信す
ることに応答して発生される。また、ＰＲＬＲＤおよび
ＰＲＬＷＲＴ信号も読取り、書込み信号およびモジュー
ル選択信号の受信に応答して発生される。しかし、ＰＲ
Ｌの読取り／書込み制御は線２１０で受けたアドレスに
依存する。

【００６８】動作においては、モジュール選択線が高に
され、適当なＰＲＬアドレスが線２１０に与えられる。
適当なＰＲＬが内部データバス７０および書込みモード
に置かれたＩ／Ｏバッファ１０５とインタフェースさ
れ、Ｉ／Ｏバス２０から内部データバス７０へデータを
通す。適当なデータはＰＲＬに書込まれ、次に別のアド
レスが次のＰＲＬへの書込みのために選択される。これ
は全てのＰＲＬに適当なデータがラッチされるまで続け
られる。この時間の間に、ＳＰＮＤ信号も起動されて、
図７に関して説明したように、回路の他の場所または他
のモジュールからの制御ＰＲＬ１０８への全ての外部入
力が一時中断（サスペンド）され、入力で多重化される
のが防止される。

【００６９】全てのＰＲＬがロードされた後、データは
所定パターンに従がってＰＲＬにスキャンインされる。
データがスキャンインされた後、テストがクロックＨ１
〜Ｈ３を順序に並べることによって実行され、捕獲され
た結果はスキャンアウトされる。ＰＲＬにおいて捕獲さ
れたテスト結果が次にアンロードされる。必要に応じ
て、付加的データがＰＲＬおよびＳＲＬに置かれ、テス
トが他の状態をテストするために再び実行される。

【００７０】図１２には、Ｒ／Ｗ制御回路２２６の概略
ブロック図が示されている。これはＩ／Ｏ制御回路２３
４ａ〜２３４ｎおよびＰＲＬ１０８と同様のものであ
る。ＰＲＬバンクの各レジスタは読取り入力、書込み入
力、Ｑ２入力およびＳＰＮＤ入力を有している。Ｑ２入
力はＱ２線２５０、書込み入力は書込み線２５２に接続
され、読取り入力は読取り線２５４に接続され、ＳＰＮ
Ｄ入力はサスペンド線に接続される。

【００７１】Ｒ／Ｗ制御回路２２６はＮＯＲゲート２６
０の入力に接続されたプリデコードバス２１８および２
２０から２つの選択入力を有している。ＮＯＲゲート２
６０の出力はＮＡＮＤゲート２６２の一方の入力および
ＮＡＮＤゲート２６４の一方の入力に接続される。ＮＡ
ＮＤゲート２６２の他方の入力はＶ_DDに接続され、ＮＡ
ＮＤゲート２６４の他方の入力は制御論理タイミング回
路１０６によって出力されたＰＲＬＲＤ信号に接続され
る。

【００７２】ＮＡＮＤゲート２６４の出力は読取り線２
５４に接続され、ＰＲＬ読取り制御信号を含む。ＮＡＮ
Ｄゲート２６２の出力は、他方入力がＲＳＴ信号に接続
されたＡＮＤゲート２６６の一方入力に入力される。Ｒ
ＳＴ信号はＰＲＬの内容をアクティブ低にセットするシ
ステムリセット信号である。ＡＮＤゲート２６６の出力
は、他方入力がＰＲＬＷＲＴ信号に接続されたＮＯＲゲ
ート２６８の一方入力に接続される。ＮＯＲゲートの出
力はＰＲＬ１０８に対する書込み制御信号を含み、書込
み線２５２に接続される。

【００７３】動作においては、ＮＯＲゲート２６０は、
書込みまたは読取り動作をそれぞれ制御するＰＲＬＷＲ
Ｔ信号またはＰＲＬＲＤ信号が発生されるときデコード
の最終レベルを与える。ＰＲＬＷＲＴ信号およびＰＲＬ
ＲＤ信号はクロックＨ１〜Ｈ３に従がって発生される。
たとえば、ＰＲＬＷＲＴ信号の発生には書込み信号、Ｈ
３クロックおよびモジュール選択信号が必要である。Ｐ
ＲＬ信号の発生にはモジュール選択信号、Ｈ１クロック
および読取り信号が必要である。好適実施例では、２つ
の別々の状態に対して１個だけの入力しか要求されない
ように、読取り信号だけがその反転をＷＲＩＴＥとして
モジュールに入力される。

【００７４】こうして、定義境界内で複数個のＳＲＬ、
ＰＲＬの一方または両方を含む区分モジュールを利用す
る走査テストシステムが提供される。テストの観点から
みると各モジュールは他のモジュールから独立してい
る。したがって、別々のテストパターンが各モジュール
に対して発生でき、各モジュールは別々にテストできる
ので、システムのテスト全体を行なう時間およびテスト
パターンを発生する時間の両方を減少できる。

【００７５】好適実施例を詳細に説明したけれども、種
々の変更、置換および修正を添付特許請求の範囲の精
神、範囲から離れることなしになし得ることが理解され
るべきである。以上の説明に関連して更に以下の項を開
示する。

【００７６】(1) 論理回路の入出力ポートのテストを容
易にするための直列走査シフトレジスタラッチであっ
て、論理回路の入出力ポートの第１ものとインタフェー
スされた動作入力部、内部直列データチェーンからの直
列データを受信する走査データ入力部、論理回路の入出
力ポートの第２のものおよび内部直列データ線とインタ
フェースされた出力部、データを格納するラッチノー
ド、外部動作クロック信号に応答して前記動作入力部か
ら前記ラッチノードへデータをクロック入力する回路ク
ロック装置、外部走査クロック信号に応答して前記直列
データチェーンから前記走査データ入力部を通って前記
ラッチノードへ直列データをクロック入力する走査クロ
ック装置、前記ラッチノードを前記出力部から分離する
ために分離モードで動作可能であり、また前記ラッチノ
ードを前記出力部に接続するために非分離モードで動作
可能な第１の分離装置、前記第１、第２の入出力ポート
を介して論理回路にデータが入力されるのを防ぐために
テストモードにある論理回路から前記第１、第２の入出
力ポートを分離するために分離モードで動作可能な第２
の分離装置、および前記第１、第２の分離装置を制御す
るためにテストモードおよび動作モードで動作可能な制
御装置にして、テストモードである場合は前記ラッチノ
ードを前記出力部に接続し、前記論理回路を第２入出力
ポートから分離するために動作可能で、動作モードにあ
る場合は前記ラッチノードを前記出力部から分離し、デ
ータが論理回路にそれの第１、第２入出力ポートで入力
できるように動作可能な前記制御装置を備えたことを特
徴とする前記直列走査シフトレジスタラッチ。

【００７７】(2) 第１項に記載のシフトレジスタラッチ
であって、前記入力に結合された第１の入出力ポートは
データを出力するだけであり、前記出力に結合された第
２の入出ポートはデータを論理回路へ入力するだけであ
り、前記第２の分離装置は前記出力ポートと第２の入出
力ポートの間に配置されたゲートを含みテストモードに
ある論理回路の外部からデータが入力されるのを禁止す
ることを特徴とする前記シフトレジスタラッチ。

【００７８】(3) 第２項に記載のシフトレジスタラッチ
であって、前記第１の分離装置は前記ラッチノードと前
記出力との間に配置されたゲートを備えたことを特徴と
する前記シフトレジスタラッチ。

【００７９】(4) 第１項に記載のシフトレジスタラッチ
であって、前記制御回路は外部テスト制御信号の受信に
応答して前記第２の分離装置を起動し前記出力を第２の
入出力ポートから分離し、また前記テスト制御信号およ
び外部クロック制御信号の受信に応答して前記第１の分
離装置を非分離モードに起動する、ことを特徴とする前
記シフトレジスタラッチ。

【００８０】(5) 第１項に記載のシフトレジスタラッチ
であって、前記回路クロック装置は前記入力ポートと前
記ラッチノードの間に配列された直列ゲートを備え、前
記走査クロック装置は前記走査データ入力と前記ラッチ
ノードの間に配置された直列ゲートを備えていることを
特徴とする前記シフトレジスタラッチ。

【００８１】(6) 前記ラッチノードと前記出力との間に
配置されたバッファをさらに備えたことを特徴とする第
１項記載のシフトレジスタラッチ。

【００８２】(7) 論理回路の周辺ポートのうちの選択さ
れたものをテストするテスト回路であって、外部的に発
生したテストベクトルを直列テスト入力から論理回路を
通ってその論理回路の外にある点に至る直列テスト出力
まで直列的に転送する直列テストリンク、データを記憶
する制御／観察ノード、データを論理装置から前記ノー
ドへデータを転送するために前記ノードを前記直列テス
トリンクとインタフェースする第１のインタフェース装
置、データを前記直列テストリンクから前記ノードへ前
記ノードを前記直列テストリンクとインタフェースする
第２のインタフェース装置、前記ノードに記憶されたデ
ータをテストの間に論理装置へ入力するためにそのノー
ドを第２の周辺ポートへ選択的に接続する接続装置にし
て、前記ノードが前記直列テストリンクと直列となっ
て、そのノードにあるデータが前記直列テストリンクへ
出力されるようにそのノードを前記直列データ線へイン
タフェースする前記接続装置、テスト中の間に第１、第
２の選択周辺ポートから論理回路へのデータの入力を禁
止する分離装置、前記ノードを論理装置へ接続するため
に、また外部テストイネーブル信号の受信に応答してテ
スト中の間に関連した周辺ポートを介したデータの入力
を禁止するために前記分離装置および前記接続を制御す
る制御装置、および論理装置への入力のために前記ノー
ドにデータを記憶するようテスト中に動作できる前記第
２のインタフェース装置および前記直列テストリンクを
介した論理装置への取出のために、テスト結果を論理装
置から前記ノードへ転送するよう動作できる前記第１の
インタフェース装置、を備えたことを特徴とする前記テ
スト回路。

【００８３】(8) 第７項に記載のテスト装置であって、
前記制御／観察ノードはラッチを備え、前記第１、第２
のインタフェース装置はそれぞれ、前記ラッチへデータ
をゲートする第１、第２のゲートを備えたことを特徴と
する前記テスト装置。

【００８４】(9) 第７項に記載のテスト装置であって、
前記第１のインタフェース装置とインタフェースされた
第１の周辺ポートは論理回路からのデータを出力するだ
けであり、前記接続装置とインタフェースされた第２の
周辺ポートは論理装置へデータを入力するだけであり、
前記分離装置は、前記接続装置および論理装置と結合さ
れた第２の周辺ポートと直列に配列されたゲートを備
え、そのゲートの開放はテスト中に生じて第２の周辺ポ
ートを分離し、前記ノードに記憶されたデータが前記接
続装置を介して論理装置へ入力されるようにすることを
特徴とする前記テスト装置。

【００８５】(10)第７項に記載の論理回路であって、前
記接続装置は前記ノードおよび関連した周辺ポートと直
列に接続されたゲートを備え、そのゲートはテスト中に
閉じて前記ノードに記憶されたデータを論理回路に入力
する、ことを特徴とする前記論理回路。

【００８６】(11)走査テスト論理装置であって、動作モ
ードで混合論理機能を実施するために周辺データ線と相
互接続された複数個の論理モジュール、テスト入力をテ
ストモードでテストベクトルを受け、受けたテストベク
トルを出力を介して関連した論理回路に与えさらにテス
トの結果を記憶するための前記モジュール内の選択位置
に配置された複数個の埋込みシフトレジスタラッチにし
て、前記モジュールが前記混合論理機能を果たすことが
できるように動作入力および出力を介して前記論理回路
に接続された動作モードにある前記シフトレジスタラッ
チ、テストモードで前記シフトレジスタラッチを直列に
接続し、テストベクトルをその中に連続的にロードし、
そこから結果を連続的にアンロードする直列データリン
ク、テストモードにある周辺データ線の選択されたもの
を分離してデータがテスト中に前記モジュールの関連し
た論理回路へ入力されるのを禁止するテスト装置にし
て、前記周辺データ線の選択されたものと結合された論
理回路への適用および前記周辺データリンクを出力され
る結果のテスト後の記憶のために、テストモードでテス
トベクトルを前記直列データリンクを介して受ける前記
シフトレジスタに直列に配置された前記テスト装置、お
よびテストベクトルをロードし、結果をアンロードし、
前記テスト装置と結合された前記周辺データ線の選択さ
れたものを分離するためにテストモードで動作するよう
前記シフトレジスタラッチおよび前記テスト装置を制御
する制御装置を備えたことを特徴とする前記論理装置。

【００８７】(12)第１１項に記載の論理装置であって、
前記シフトレジスタラッチはテストモードおよび動作モ
ードで同期的にクロックされ、前記テスト装置はテスト
モードで同期的にクロックされまた動作モードにおいて
前記データ線の関連したものの同期的動作を可能にす
る、ことを特徴とする前記論理回路。

【００８８】(13)第１１項に記載の論理装置であって、
前記テスト装置は、前記選択周辺データ線の第１のもの
に接続された動作入力、前記直列データリンクに直列に
接続されたテスト入力および出力を有するシフトレジス
タラッチ、前記シフトレジスタラッチの出力と前記周辺
データ線の第２のものと結合された前記論理回路の一部
との間に配置され、前記シフトレジスタラッチを前記論
理回路を接続するテストモードで動作可能であり、また
前記シフトレジスタラッチの出力を前記論理回路から前
記シフトレジスタラッチの出力を分離するよう動作モー
ドで動作可能な第１の分離ゲート、および前記第２の周
辺データ線と前記第１の分離ゲートの出力の間に配置さ
れ、前記第２の周辺データ線を前記論理回路から分離す
るようテストモードで動作可能であり、また前記周辺デ
ータ線を前記論理回路に接続するよう動作モードで動作
可能な第２の分離ゲートを含み、前記第１の周辺データ
線はデータを出力するだけであり、前記第２の周辺デー
タ線はデータを入力するだけである、ことを特徴とする
前記論理回路。

【００８９】(14)テスト可能な論理モジュールであっ
て、内部並列データバス 一緒に作用しかつ動作モードで所定のモジュール作用を
与えるように動作可能な複数個の論理回路、前記内部バ
スとインタフェースするための、前記論理回路の各々と
結合した複数個の並列制御／観察装置 前記論理回路の各々と結合した複数個の直列制御／観察
位置、論理テストモードにおいて、前記直列制御／観察
位置をそれを通してデータを直列にシフトする直列チェ
ーンに構成する直列アクセス装置、論理テストモードに
おいて、所定のパターンのテストベクトルを前記内部バ
スから前記並列制御／観察位置に、また前記直列アクセ
ス装置を介して前記直列制御／観察位置にロードする装
置、論理テストモードにおいて、前記ロードされた前記
論理回路に与えてそれについてテストを行なう装置、お
よび論理テストモードにおいて、前記内部バスを介して
前記並列制御／観察位置からの結果および前記アクセス
装置を介して前記直列制御／観察位置からの結果をアン
ロードする装置を備えたことを特徴とする前記テスト可
能な論理モジュール。

【００９０】(15)テスト可能な論理モジュールであっ
て、内部並列バス、そのバスとの間でのデータの転送の
ために前記バスをモジュールの外部とインタフェースす
る装置、一緒に作用し、通常動作モードで所定のモジュ
ール作用を与えるよう動作可能で、そこに埋込まれた複
数個の定義論理回路、各々が前記バスと前記論理回路の
うちの所定のものとの間でデータの転送を行なうために
両者をインタフェースする、複数個の並列レジスタ、各
々が並列の制御／観察位置を有する前記並列レジスタ、
前記バスと前記関連論理回路との間でデータの転送を行
なうために前記並列レジスタの選択されたものにアクセ
スする装置、論理テストモードにおいて前記埋込み制御
／観察位置を直列チェーンに構成する装置、前記直列チ
ェーンを介して前記直列テストベクトルをシフトするこ
とによって、所定のテストパターンに従がって発生した
直列テストベクトルを前記埋込み制御／観察位置にロー
ドし、前記バスから前記所定のテストパターンに従がっ
て発生した並列テストベクトルで前記並列レジスタをロ
ードする装置、テストモードにおいて前記直列お並列テ
ストベクトルを前記論理回路に与える装置、および前記
埋込み制御／観察位置からの結果を、その結果を前記直
列チェーンを介してシフトすることによってその直列チ
ェーンを介してアンロードし、前記論理モジュールの外
部とのインタフェースのために前記インタフェース装置
を介して前記並列レジスタからの結果を前記バスへアン
ロードする装置を備えたことを特徴とする前記テスト可
能な論理モジュール。

【００９１】(16)第(7) 項に記載の論理モジュールであ
って、さらに、テストベクトルのロードまたは前記並列
レジスタおよび前記直列制御／観察位置に記憶された結
果のアンロードが前記並列レジスタまたは前記制御／観
察位置の他のものの内容について行なわれないように、
前記並列レジスタを前記論理回路の対応するものから前
記ロード装置によるロードおよび前記アンロード装置に
よるアンロードの間に分離する装置を備えたことを特徴
とする前記論理モジュール。

【００９２】(17)論理モジュールをテストする方法であ
って、論理モジュールの外部に至る共通バスとのデータ
通信における並列入力および出力を有し、各々が埋込み
制御／観察位置を有する複数個の別々の論理回路に、前
記論理モジュールを分割する段階、前記共通バスを介し
て、所定のテストパターンに従がって発生した並列テス
トベクトルで前記並列入力をロードする段階、前記所定
のテストパターンに従がって発生した直列テストベクト
ルで埋込み制御／観察位置を直列的にロードする段階、
テストベクトルを関連した論理回路に与える段階、テス
ト結果の観察のために前記共通バスを介して並列出力の
内容をアンロードする段階、およびテストベクトルの付
加後、前記直列制御／観察位置に含まれた結果の観察の
ためにその内容を直列的にアンロードする段階、を含む
ことを特徴とする前記方法。

【００９３】(18)テスト可能な論理回路であって、動作
モードおよびテストモードを有し、各々が、複数個の制
御／観察位置をもつ定義テスト境界を形成するようテス
トモードで動作可能で、また所定の動作形式に従がった
一体論理機能を与えるよう動作モードで動作可能な複数
個の機能論理モジュール、テストモードにおいて前記機
能モジュールを前記論理回路の外部にインタフェースす
る装置、前記モジュールの選択されたものが残りのもの
から動作的に分離されるようにテストモードにおいて前
記選択モジュールのまわりの前記定義テスト境界を形成
する装置、前記関連した定義テスト境界内でテストのた
めに前記モジュールの１つを選択する装置、前記定義テ
スト境界内の前記選択モジュールの前記制御／観酸位置
に所定パターンのテストベクトルを与え、その選択モジ
ュールの組合せ論理を制御するテストベクトル装置、お
よび前記テストベクトルが与えられた後前記制御／観察
点を観察する装置、を備えたことを特徴とする前記論理
回路。

【００９４】(19) 第(18)項記載の論理回路であって、
前記選択装置は、前記各モジュールおよび前記回路外部
とインタフェースされ、その回路外部から選択情報に対
応する前記各モジュールヘアドレス情報を伝達するアド
レスバス、前記各モジュールに結合され、前記アドレス
情報を受け前記モジュールの対応モジュールに対応する
情報にのみ応答するデコード装置にして、対応する選択
アドレス情報を受けたときモジュール選択信号を発生す
るデコード装置、および前記各モジュールに結合され、
前記モジュール選択信号のうちの関連信号が発生されな
ければ前記モジュールのうちの関連モジュールのテスト
を阻止する制御装置、を備えたことを特徴とする前記論
理回路。

【００９５】(20) テスト区分論理回路であって、各々
が動作モードおよびテストモードを有する複数個の論理
モジュールにして、テストモードにある各モジュールは
複数個の制御／観察位置をもった定義テスト境界を形成
するよう残りのモジュールから区分可能で、動作モード
にある各モジュールは所定の動作形式に従がった一体論
理機能を与えるよう動作可能な前記複数個の論理モジュ
ール、前記所定の動作形式に従がって相互作用するよう
に動作モードにある前記モジュールをインタフェースす
るインタフェース装置、前記回路の外部と前記モジュー
ルの全部とインタフェースするようテストモード中に動
作可能な入出力装置、テストモードにおいて前記回路の
外部を全部のモジュールにインタフェースし外部アドレ
スをそのモジュールに運ぶアドレス装置、前記各モジュ
ールに結合され、前記アドレス装置から前記外部アドレ
スを受け、前記モジュールの所望の１つを選択するデコ
ード装置、および、前記各モジュールに結合され、外部
テスト選択信号の受信に応答して前記インタフェースか
ら前記モジュールを分離し、前記定義テスト境界を形成
するテスト選択装置、前記制御／観察位置を分離する分
離装置、所定パターンのテストベクトルを前記制御／観
察位置にロードし、得られた結果をそこから前記入力装
置を介してアンロードする装置、および前記分離装置を
制御して、テストベクトルの前記制御／観察位置へのロ
ード後にそのテストベクトルを外部テストの受信に応答
して対応する論理モジュールーへ与える制御装置にし
て、テストの結果は前記制御／観察位置で得られ、その
制御／観察位置は前記結果が前記ロード、アンロード装
置によるアンロードのために得られた後に前記分離装置
によって分離される、前記制御装置、を備えたことを特
徴とする前記テスト区分論理回路。

【００９６】(21) 第(9) 項記載の論理回路であって、
前記各論理モジュールはさらに、前記回路の外部とイン
タフェースされるが前記分離装置によって制御されない
制御／観察位置にして、テスト中にそこにテストベクト
ルを与え、テスト終了後結果を取出させるように動作可
能な前記制御／観察位置を有することを特徴とする前記
論理回路。

【００９７】(22) 論理回路をテスト区分する方法であ
って、動作モードとテストモードを有し、各々がそこに
配置された複数個の制御／観察位置を有し、動作モード
にある場合は所定の動作形式に従がって相互作用する複
数個のモジュールに前記論理回路を配置する段階、各モ
ジュールに関連した論理回路、そのモジュール内に配置
された制御／観察位置の両方を含む各モジュールの回り
のテスト境界を定義するために前記モジュールを分離す
る段階、テストモードにあるモジュールの選択された１
つをアドレス指定する段階、制御モジュールに対する所
定のテストパターンに応じたテストベクトルを選択モー
ドにある制御／観察位置に与えてテストを行ない、テス
トの結果をその制御／観察位置においてとらえるように
する段階、およびテストベクトルを与えた後、選択モジ
ュールの制御／観察位置において得られた結果を観察す
る段階、を含むことを特徴とする前記方法。

【００９８】(23) 第(13)項に記載の方法であって、イ
ンタフェースの段階は、定義されたテスト境界の各々を
直列チェーンに配列すること、定義されたテスト境界の
第１のものの直列モジュール入力を共通直列入力に接続
すること、中間の定義テスト境界の直列モジュール入力
を隣接した定義テスト境界の直列モジュール出力に接続
すると、前記チェーンの定義テスト境界の最後のものの
直列モジュール出力を共通直列出力に接続すること、選
択されないときの定義テスト境界の各々の直列モジュー
ル出力に直列モジュール入力を分路すること、定義され
たテスト境界の各々が選択されないときその内部のシフ
トレジスタラッチからの結果の直列モジュール出力への
出力を阻止して、共通直列入力へ入力されたテストベク
トルが定義テスト境界のうちの選択された１つへの直線
入力のために非選択境界を介して分路され、テスト結果
が選択境界からだけ出力され、選択境界と共通直列出力
の間の定義テスト境界の残りのものを介して分路される
ようにすること、を含むことを特徴とする前記方法。

【００９９】(24) テスト可能論理回路であって、各々
が定義テスト境界を有し、また複数の制御／観察位置す
る内部論理を有する複数のモジュール、前記制御／観察
位置の各々に配置され、前記対応した内部論理回路への
付加のためにテストベクトルが入力され、そこに記憶さ
れるようにし、また結果がそこに記憶されるようにする
制御／観察位置、テスト入力を有する直列チェーンの前
記制御／観察装置と前記各モジュール内のテスト出力を
相互接続する直列装置、前記論理回路の外部からテスト
ベクトルを受ける共通直列入力および論理回路へテスト
後の結果を出力する共通直列出力に、前記モジュールの
選択された１つの前記チェーンを選択的にインタフェー
スするインタフェース装置、外部モジュールアドレス信
号に従がって前記モジュールの１つを選択し、前記イン
タフェース装置を制御して前記選択モジュールに関連し
た前記制御／観察装置だけを前記共通の直列入力および
出力にインタフェースするアドレス装置、前記直列装置
を介してテストベクトルを前記制御／観察装置に直列的
に入力して、そのテストベクトルを前記関連内部論理回
路に与え、その後前記直列装置を介して前記選択モジュ
ール内の前記制御／観察装置から結果を出力する装置、
を備えたことを特徴とする前記テスト可能論理回路。

【０１００】(25) テスト可能論理回路であって、各々
が定義されたテスト境界を有し、また複数個の制御／観
察位置をもった内部論理回路を有する複数個のモジュー
ル、前記制御／観察位置の各々に配置され、ゲート化テ
スト入力および、通常動作のために前記関連論理回路に
インタフェースされたゲート化通常動作入力、および出
力を有する直列シフトレジスタ、前記各モジュールに結
合され、テストベクトルをそこに入力するテスト入力と
そこからテスト結果を出力するテスト出力を有する直列
チェーンにおいて前記シフトレジスタラッチのゲート化
テスト入力と出力をインタフェースする直列データリン
ク、前記直列チェーンのテスト入力を前記関連モジュー
ルのモジュール直列入力にインタフェースし、前記直列
チェーンのテスト出力を前記関連モジュールのモジュー
ル直列入力にインタフェースするインタフェース装置、
前記各モジュールのモジュール直列入力に装置され、テ
ストベクトルを受ける共通直列入力線、前記各モジュー
ルのモジュール直列出力に接続され、テスト後結果を出
力する共通直列出力線、外部モジュールアドレスに従が
って前記モジュールの１つを選択し、前記インタフェー
ス装置を制御して前記選択モジュールに関連した前記シ
フトレジスタラッチだけを前記関連したモジュール直列
入力および出力にインタフェースするアドレス装置、お
よび、前記シフトレジスタを制御して前記直列データリ
ンクを介して入力テストベクトルを直列的にシフトし、
そのテストベクトルを前記関連論理回路に与え、前記直
列データリンクを介して前記シフトレジスタからの出力
を前記共通直列出力へ出力する装置、を備えたことを特
徴とする前記テスト可能論理回路。

【０１０１】(26) テスト可能論理回路であって、各々
が定義されたテスト境界を有し、また複数個の制御／観
察位置を有する複数個のモジュール、前記各制御／観察
位置に配置され、ゲート化テスト入力、通常動作のため
に前記関連論理回路にインタフェースされたゲート化通
常動作入力および出力を有する直列シフトレジスタラッ
チ、前記各モジュールに結合され、テストベクトルをそ
こに入力するテスト入力とそこからテスト結果を出力す
るテスト出力を有する直列チェーンにおいて前記シフト
レジスタラッチのゲート化テスト入力と出力をインタフ
ェースする直列データリンク、前記直列チェーンのテス
ト入力を前記関連モジュールのモジュール直列入力にイ
ンタフェースし、前記直列チェーンのテスト出力を前記
関連モジュールのモジュール直列入力にインタフェース
するインタフェース装置、前記論理回路の共通直列入力
と、残りのモジュールが直列チェーンに配列されている
モジュールの１つの直列モジュール入力の間に接続され
た入力直列データ線、前記直列モジュール出力と前記モ
ジュールの隣接モジュールの各々の直列モジュール入力
の間に配列された複数本の中間直列データ線、前記チェ
ーンにおける前記モジュールの最後のものと論理回路の
共通直列出力の間に配列された出力直列データ線、およ
び直列モジュール入力と直列モジュールの間の接続のた
めに各モジュールに結合され、前記関連モジュールが選
択されないで直列入力、出力の前記関連モジュールから
直列データを分路することに応答して動作できるシャン
トゲート回路、を備えたことを特徴とする前記テスト可
能論理回路。

【０１０２】(27) 論理回路をテストする方法であっ
て、定義されたテスト境界を有し、かつ各々がそれに関
連した複数個の制御／観察位置を有するモジュール化さ
れた複数個の論理回路に前記論理を区分する段階、ゲー
ト化テスト入力および前記関連モジュール化論理回路に
インタフェースされたゲート化動作入力と出力を有する
シフトレジスタラッチを各制御／観察位置に配置する段
階、各定義テスト境界に結合された直列モジュール入力
および直列モジュール出力とインタフェースされた直列
チェーンの各定義境界内にシフトレジスタラッチのテス
ト入力および出力を配置する段階、定義テスト境界の１
つおよびその中のモジュール化論理回路をテストのため
に選択する段階、選択テスト境界の直列モジュール入力
を共通直列入力にインタフェースし、選択テスト境界の
直列モジュール出力を共通直列出力にインタフェースし
て、直列データが共通直列入力を介して選択テスト境界
のシフトレジスタラッチに入力され、直列データが共通
直列出力を介して選択テスト境界のシフトレジスタラッ
チから出力されるようにする段階、およびシフトレジス
タラッチのゲート化入力を関連したモジュール化論理回
路から分離し、関連したシフトレジスタラッチへのロー
ドのために定義境界のうちの選択境界の直列モジュール
入力へ共通直列入力して所定テストパターンに従がって
発生したテストベクトルをロードするために前記論理回
路を制御し、テストベクトルを関連した論理回路に与
え、テスト後に選択境界の直列モジュール出力からテス
トベクトルを出力する段階、を含むことを特徴する前記
方法。

【０１０３】(28) 第(13)項に記載の方法であって、イ
ンタフェース段階は、定義テスト境界の直列モジュール
入力の各々を前記共通直列入力に接続すること、定義テ
スト境界の直列モジュール出力の各々を前記共通直列出
力に接続すること、および定義境界が選択されないとき
はそれのシフトレジスタラッチの直列チェーンからの結
果の出力を抑止して結果が定義境界のうちの選択境界か
らだけ出力されるようにすることを含むことを特徴とす
る前記方法。

【０１０４】

【発明の効果】以上の説明から明らかなように、本発明
によれば、分離ゲートとバイパスゲートをそなえ、クロ
ック信号に応答して動作モードをテストモードに切替え
る回路テストのためのレジスタラッチが提供されるか
ら、回路テスト中の浪費時間が減り、回路の種々の機能
に対して高速テストが可能になるという効果がある。

【図面の簡単な説明】

【図１】複数モジュールを有し、テストモードで構成さ
れたＶＬＳＩチップの概略ブロック図、

【図２】前記モジュールとインタフェースされた共通ス
キャンインパスおよび共通スキャンアウトパスを有し
た、図１のモジュールの簡単化された概略ブロック図、

【図３】スキャンパスをモジュラー化する別の方法を示
す、図１のモジュールの簡単化されたブロック図、

【図４】組合せられた並列、直列走査論理設計を示す機
能ブロック図、

【図５】各モジュールのスキャンパスを選択するゲート
回路の概略ブロック図、

【図６】ＳＲＬの概略図、

【図７】ＰＲＬの概略図、

【図８】透過ＳＲＬの概略ブロック図、

【図９】透過ＳＲＬの概略図、

【図１０】クロック信号のタイミング図、

【図１１】論理モジュールの概略ブロック図、

【図１２】ＰＲＬを制御する読取り／書込み制御回路の
概略図。

【符号の説明】

１０ ＶＬＳＩ回路 ２６ａ〜２６ｎ 機能論理モジュール １２ 内部制御バス １６ アドレスバス ２０ 入出力バス ２８ 共通スキャンデータイン（ＳＤＩ）線 ３０ 共通スキャンデータアウト（ＳＤＯ）線 ３４〜４０ 直列レジスタラッチ（ＳＲＬ） ５２，５８ アドレスデコード／選択回路 ７０ 内部データバス ７２〜８０ 並列レジスタラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 テストされる論理回路と、 直列に接続され外部から直列にアクセス可能であって、
   各々が絶縁論理回路内のポイントに接続された直列レジ
   スタラッチと、 前記直列レジスタラッチの異なる組を通って接続された
   外部選択可能な分路回路とを含む半導体装置。
2. 【請求項２】 走査クロックと動作クロックとで使用す
   る半導体装置であって、 テストされる論理回路と、 外部からアクセス可能に接続され、各々が前記論理回路
   内の異なるポイントに接続された直列レジスタラッチで
   あって、その直列レジスタラッチの少なくとも一つは、 格納回路、並びに他の直列レジスタラッチから及び前記
   論理回路から前記格納回路へ各々供給する二つのゲート
   であって、この二つのゲートは走査クロックと動作クロ
   ックにより各々制御され、前記格納回路は前記論理回路
   に接続された出力を有する前記格納回路及び二つのゲー
   トと、 入力を有し、次のラッチを与える第２回路と、 前記第２回路の入力に接続され、テストモード制御信号
   に応答して、そのテストモード制御信号がアクティブで
   あるとき前記第２回路の入力に前記格納回路を接続し、
   前記論理回路がテスト中でないとき非同期動作入力に前
   記第２回路の入力を接続するゲート回路とを含む直列レ
   ジスタラッチとを含む半導体装置。