JPS63218882A - 複数の制御／観察ノードを有するテスト可能な論理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的には、超ＬＳＩ回路のテストに関し、特
に区分編成システム内の定義されたテスト境界の走査テ
スト法に関する。

（従来の技術） 集積回路の密度を増大させるため、いくつかのプログラ
ムが進行中である。これらのプログラムの１つは、超高
速集積回路（ＶＨ８ＩＣ）のプログラムであって、それ
は超し５ｌ（ＶＬＳＩ）技術を用いるエレクトロニクス
を発展させて、より進んだ高性能の装置を与えることに
なった。従来のＶ　Ｌ　Ｓ　Ｉプログラムには５×１０
１３ゲート１１／ｃＩＩ２の機能スルーブツト率の性能
仕様をもつものがある。この型式の性能を達成するため
に、超微細の線を描くことができるリソグラフィ装置が
設定されなければならず、また必要なパッケージも製造
されなければならない。これらのチップは、０．２５平
方インチ（０，６３５ａ＋＋２＞の各チップ上に２０，
０００〜４０．０００１１Ｊのゲートと１００．０００
〜４００．０００個のトランジスタを有するチップを造
ることができる０、５μという特徴線巾を有している。

また、これらのチップは１５０〜４００ビンを有するキ
ャリア上にマウントされる。

高密度ＶＬＳ　Ｉ装置を開発するのに最も大ぎな障害の
一つはテスト（検査）である。ＶＬＳ　１回路またはＶ
ＬＳ１回路を用いるシステム（装置）に存在する複雑な
回路ＩＩ　ｆｌ、大量の回路機能の一方または両方のた
めに、テスト方法はそれ自身が非常に？１２雑なものに
なってしまった。また、複雑なテスト方法は一般にソフ
トウェアを含む対応した＊＊な装置を必要とし、さらに
実施するのがますます費用がかかりかつめんどうになっ
てきている。しかし、所定のチップ設計に対して比較的
に高度の信頼性を確保するためには、テストによって故
障が高い率で検出可峰なように設計することが必要であ
る。故障検出率の現在の目標は９８％以上である。

ＬＳＩ回路をテストするための最もよく知られた方法の
１つは文献によく記載されているレベル高感度走査設計
（１ｅｖｅｌ　５ｅｎｓｉｔｉｖｅ　５Ｃａｎ　ｄｅｓ
ｉｇｎＬＳＳＤ）である。ＬＳＳＤの一般的な説明につ
いてはＤｏｎａｌｄ　Ｋｏｍｏｎｙｔｓｋｙに発行され
、ＳｔｏｒａｇｅＴｅｃｈｎｏｌｏｇｙ　Ｃｏｒｐｏｒ
ａむｉｏｎに１受された米国特許第４．５１９．０７８
号参照。また電子構造のテストの特許および刊行物の総
合リストのためにはＡ、　Ｂｌｕｅに発行され、Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ　ＢｕｓｉｎｅｓｓＨａｃｈｒｎ
ｅｓに譲受された米国特許第４．４２８゜０６０＠およ
びＥ、　Ｊ、　ＨｃＣＩｕｓｋｅｙ著“Ａ　５ｕｒｖｅ
ｙｏｆ　Ｄｅｓｉｇｎ　ｆｏｒ　Ｔｅ５ｔａｂｉｌｉｔ
ｙ　５ｃａｎ　Ｔｅｃｈｎｉｑｕｅｓ″参照。基本的に
、ＬＳＳＤはＬＳＩ回路内にある複数個の制御可能／観
察可能点を用いる。複数個のシフトレジスタラッチ（Ｓ
ＲＬ）が直列態様で含まれているこれらの点にデータが
シフトできるようにすることによってｉＩ１１ｗＪ可能
性が得られる。

そしてテストが行なわれ、データはＳＲＬに格納され、
その観察のためにシフトバックアウトされる。したがっ
て、ＬＳＩ回路のＭ　ａｉｌ　／観察はもはやパッケー
ジ内のビンの数に依存しない。また、ラッチ自身は内部
回路の一部であるから、それらを順次回路内のフィード
バック路を破壊するのに用いることができ、それによっ
て、ＳＲ１間の組合せ回路のテストが自動的に発生でき
るようになる。

典型的な走査設計では、シフトレジスタは設計機毫のた
めに必要な特定点に配置されるが、テスト目的のために
走査チェーンで・−緒に接続される。

その走査チェーンによってテストのためにレジスタに任
意のテスト状態が実現される。次に、テストパターンが
コンピュータ上に発生される。発生されたテストパター
ンはＳＲＬにシフトインされ、テストベクトル（ディジ
タルデータの選択された語またはグループ）がチップの
主人力またはビンに与えられ、システムクロックがテス
トを実行する・ために供給され、主出力ビンが期待され
たベクトル出力と比較され、データはそれと既知の良好
なテストベクトルと比較するためにＳＲＬからスキャン
アウトされる。このテストを行なうには、多数の直列の
テストベクトルがそれらをＳＲＬにシフトインし、供給
し、結果をシフトバックアウトのために通常必要である
。これによって、これらのテストを従来のテスタに応用
する場合には幾分時間がかかり過ぎることになる。

従来の走査設計では、ＳＲＬは、米国特許第４゜５１９
．０７８に示されているように、連続ストリングで接続
されるか、または、ｗＮＩｉａｍＨＣＡｎｎ（３１／に
発行され、Ｉｎｔｅｒｎａｔｉｎａｌ　Ｂｕｓｉｎｅｓ
ｓＭａｃハｉｎ＋３Ｓ　Ｃｏｒｐｏｒａｔｉｏｎｌ、：
　Ｊ受された米国特許第４゜５０３．５３７号に示され
るように並列態様で実現される。順次設計では、所定の
チップをテストするために所定の間の時間が必要である
。テストを行なうためにＳＲＬにデータをシフトインし
、そのデータをシフトアウトするのに必要な時間のけは
直列チェーン内のＳＲＬの数によって決定される。チッ
プのたった１つの機能だけがテストされるべきであると
すれば、データは、この機能をテストするためにチェー
ン内の全てのシフトレジスタを介してシフ１−されなけ
ればならないだろう。

たとえば、あるチップが複数の機能を有し、適当なテス
ｌ〜を行なうのに６回のＳ　ＲＬのロード、アンロード
を必要とした使方の！！１能と比較して一方の機能が４
回のＳ　ＲＬのロード、アンロードを必要とする場合、
第１の機能用のシフトレジスタは、第２の機能のテスト
パターンに対して最後の２つのパスを実行するためには
、それのロード、アンロードを２回追加的に行なわなけ
ればならないだろう。これら追加的な２つのパスに対し
て第１機能用のレジスタを介してのシフトに要Ｊる時間
は浪費時間である。追加的な時間の他に、レジスタを一
緒に接続するためには追加的な論理が必要である。この
ことは、通常の論理フローを用いてレジスタがより筒単
にロード、アンロードできる場合にもあてはまる。この
特別の論理は、特にレジスタがパスに接続される場合致
命的な欠点となるだろう。

上記の欠点を考えると、データをｆｉｌｌ　ｔｅｌ　／
観察点に走査するのに要する時間を減少し、またテスト
パターンの発生に要する時間を減少する走査技術を用い
るテスト方法が要コされる。

（発明のｍ要） ここに開示され、「特許請求の範囲Ｊに画定される本発
明は論理回路上の周辺ボートのテストを゛容易にするシ
フトレジスタラッチを備えている。

このシフトレジスタラッチは周辺ボートの１つとインタ
フェース接続された動作入力と周辺ボートの他のものと
インタフェース接続された出力を有する。走査データ入
力が内部直列データリンクから直列データを受信するた
めに備えられている。

動作ゲートが、動作クロック信号の受信に応答して動作
入力からラッチノードへデータをクロック入力するため
に備えられている。走査ゲートが、テストクロック信号
の受信に応答して走査データ入力からラッチノードへデ
ータをクロック入力するために備えられている。ラッチ
ノードに格納すなわちストアされたデータを出力から分
離するために分離モードで動作し、また論理回路への入
力のためにラッチノードから出力へデータを転送するた
めに非分離モードで動作する第１の分離回路がラッチノ
ードと出力との間に配置される。テスト中に周辺ボート
から論理回路へのデータの入力を禁止するためにシフト
レジスタラッチの出力とそれに関連した周辺ボートの間
に第２の分離回路が配置される。ラッチノードからシフ
トレジスタラッチの出力へデータを転送し、また外部テ
ストイネーブル信号の受信に応答してテスト中のデータ
の入力を禁止するように上記分離回路を制御するために
制御回路が備えられる。通常動作モードでは、ラッチノ
ードはシフトレジスタの出力から分離され、データは周
辺ボートを通って論理回路に入力されることが許される
。

ここに開示され、特許請求された本発明はテスト可能な
論理モジュールを含む。この論理上ジュールは、−緒に
動作可能で、一定のモジュール機能を与える複数個の定
義論理回路からなる。各論理回路はそれのテストを可能
にする複数個の埋込み制御ｌｌ／観察位置を有する。論
理回路は並列レジスタを介して共通内部パスにインタフ
ェースされる。各並列レジスタは並ＩＪ１の制ｆｉｌｌ
　／　？ＩＡ寮位置を有する。テストの間、各並列レジ
スタは別々にアドレス指定され、並列のテストベタ１〜
ルでロードされ、次に、埋込みυ１６１１／観察位買は
テストベクトルを直列的にシフトするための直列チェー
ンで接続される。ロード侵、テストベクトルはＩ！Ｉ連
した論理回路に与えられ、その結果は並列レジスタＪ５
よび直列制御ＸＩＺｌＪ寮位置の重位置記憶される。並
列レジスタは次に、各レジスタを選択的にアドレス指定
し結果をバス上に出力することによって共通バスを介し
てアンロードされる。次に直列制御／観察位置が直列デ
ータリンクを介してアンロードされこれらの結果の１１
２察を可能にする。

本発明の別の実施例では、各並列レジスタはそのＯ−ド
またはアンロードの間に関連した論理回路から分離する
ように動作できる。この分離によって並列レジスタがテ
ストベクトルでロードされれ、全ての直列制御／観察位
置がロードされるまでテストベクトルが維持されること
を可能にする。

これによってロードの間に並列レジスタの内容が変化す
るのを防止する。

ここに開示され、特許請求された本発明は区分可能な組
合ゼ論理回路を有している。この回路は動作モード、テ
ストモードの両方を有する複数の論理モジュール有する
。これらのモジュールの各各は、複数個の制御０／ｉ観
察位置をもった定義テスト境界を形成するようテストモ
ードで動作可能である。これらのモジュールは動作モー
ドでインタフェースされ所定の動作形式に従がった一体
論理機能を与える。テストモードでは、テストモジュー
ルの各々はテスト境界を定義し、お互いから分離するよ
うに構成される。各モジュールはテスト境界が定義され
た後テストのために選択可能である。次に所定のパター
ンのテストベクトルが選択モードの制御／観察位置に与
えられてテストを実施する。テストの結果は観察のため
に取出すことができるように制ｔＩｌ／観察位置に記憶
される。

本発明の別の実施例では、テストベクトルは最初に、制
ｔｌｌ／ＩＩ寮位置で、各々が通常動作入力、テスト入
力および出力を有するシフトレジスタに記憶される。こ
れらのラッチは、１つのラッチの出力を隣接ラッチのテ
スト入力に接続するようにいもするチェーン構成で接続
される。通常動作入力は、テストベクトルがラッチにロ
ードできるようにテストの第１部分の間に関連した組合
せ論理から分離される。テストベクトルはチェーンの第
１ラツチに連続的に入力され、全てのラッチがロードさ
れるまでチェーンを介して走査される。次に、通常動作
入力が１１１］達した組合せ論理に再接続され、テスト
が行なわれて、結果がラッチに記憶される。ラッチをア
ンロードするためには、通常動作入力を再び開いてラッ
チを分離する。データはいもするチェーン構成の最後の
レジスタから連続的にスキャンアウトされる。

本発明のさらに他の実施例では、各モジュールはそこと
の間でデータの送受信を行なう回路の外に共通の並列イ
ンタフェースを備えている。テストモードの間は、これ
によって、複数個のυ制御／観察点が単一のクロックサ
イクルでロードできるように並列データがモジュールに
入力することが可能になる。さらに、モジュールのうち
の選択されたものは、上記回路の外部と直接インタフェ
ースされてテストベクトルがそこに加えられることを可
能にする。外部インタフェース線は制御ｆ／１１寮位置
全位置る。

ここに開示され、特許請求された本発明は論理回路をテ
ストする方法および装置を含む。論理回路は定義された
テスト境界をもった複数のモジュールに分割され、各モ
ジュールは国連した内部論理を有する。その論理はシフ
トレジスタラッチがそこに配置される関連したＵＩ　Ｉ
ＩＩ　／観察位置を有する。各ラッチはテスト入力、通
常入力および出力を有する。通常入力および出力は通常
動作の間に論理回路とインタフェースされ、他方、テス
ト入力および出力はテストの間直列テストチェーンとイ
ンタフェースされる。直列チェーンは各モジュールで直
列入力および直列出力とインタフェースされる。各モジ
ュールは上記回路の共通直列入力および共通直列出力と
インタフェースされる。モジュールの選択は、外部モジ
ュールアドレスを受け、インタフェースを制御してテス
トベクトルをそれの記憶のためにモジュールの選択され
た１に入力することを可能にするアドレスバスによって
与えられる。これらのテストベタ１〜ルが次に与えられ
、結果がシフトレジスタラッチに記憶される。

結果の記憶後、その結果は選択された１つのモジュール
の直列モジュール出力から共通直列出力へスキャンアウ
トきれる。選択されないモジュールは、結果が選択モジ
ュールからだけ出力されるように阻止された出力を有す
る。

（実施例） テスト区分論理回路 第１図にはテスト区分の超ＬＳＩ回路１０のブロック図
が示されている。ＶＬＳ　１回路は動作モードおよびテ
ストモードで構成でき、テストモードの構成が第１図に
示されている。一般に、ＶＬＳＩ回路の動作モードでは
、機能は通常、区分（モジュール化）される。これらの
回路は、制御ｌｌｉ能、格納ａ能などを与える別々のモ
ジュールをもった任意の数のモードで動作することがで
きる。これらのモジュールは通常、装置ビンを介して回
路の外部とインタフェースされ、データ、アドレスおよ
びＩｌｌ　ｔｉｌｌ信号に対するインタフェースを与え
る。種々の多重化回路を用いることによって、ビン機能
は変更でき、装置の内部構造さえも変更できる。

テストモードでは、内部１．ｌＪ　ｌバス１２はクロッ
ク信号、テスト信号および種々の他の制御信号のような
＆Ｉ　ｔｉｌｌ　ｅｆｆ能のためにビン７４とインタフ
ェースされる。内部アドレスバス１６はビン１８とイン
タフェースされ、アドレスのＬＳＩ回路１０への入力を
可能にする。内部データ入出力（Ｉｌｏ）バス２０はビ
ン２４とインタフェースされ二方向のデータの流れを可
能にする。ここで、バス１２゜１６および２０は、テス
トモードの間、それぞれ装置ビン１４．１８．および２
４とインタフェースされるにすぎないことに注意を要す
る。

ＶＬＳ１回路１０の動作モードでは、これらのビンは特
定の利用に依存した他の機能を有することができる。

チップ１０における論理は機ｒ＃論理モジュール２６ａ
〜２８ｎに分割される。この論理は組合せ論理と順次論
理両方の組合せである。各機能モジュール２６８〜２６
ｎはテストモードで制御バス１２、アドレスバス１６お
よびＩ１０バス２０とインタフェースされる。アドレス
バス１６はモジュール２６８〜２６ｎのそれぞれをアド
レス指定するために用意され、Ｉ１０バス２０は各モジ
ュールとの並列データのインタフェースのために用意さ
れる。モジュール２６ａ〜２８ｎの全部を制御するため
の制御信号は制御バス１２を介して与えられる。動作モ
ードにおいてモジュール間のインタフェースを用意する
ため、動作バス２７を備えてモジュール間で信号を移動
させる。これらの信号はバス１２．１６および２０に運
ばれた制御、アドレスおよびデータの各情報に加わる。

第１図の構造では、デツプの外部ビンは、そのデツプの
内部論理は外部的にアクセス可能でテスト手続の制御が
なされるように内部的にインタフェースされる。

各モジュール２６ａ〜２６ｎはまた、スキャンデータイ
ンボート（ＳＤ　Ｉ　）およびスキャンデータアウトボ
ート（ＳＤＯ）を備えている。ＳＤＩボートはコモンス
キャンデータインライン２８とインタフェースされ、Ｓ
ＤＯボートはコモンスキャンデータアウトライン３ｏと
インタフェースされる。スキャンデータインボート２８
は直列データを受信するための外部ビンに接続され、ス
キャンデータアウトライン３ｏは直列データを出力する
ための外部ビンにインタフェースされる。

各モジュール２６ａ〜２６ｎは、テストモードにあると
きｉ能論理に対する定義されたテスト境界を与える。こ
のテスト境界が定義されると、テスト中のモジュールは
、バス２７の入出力を分離することによって他のモジュ
ールから作動的に分離される。定義されたテスト境界内
の組合廿論理はそれに関連した数個の内部テスト点を有
し、そのテスト点はテストのために必要なｉｌＪ　ｔｉ
ｌｌ　／観察を与える。内部テスト点には２つの型式が
ある。ひとつはＳＤＩおよびＳＤＯボートを介してアク
セス可能で、ディジーチェーンくいもづる〉構成に配列
された直列テスト点であり、もうひとつはＩ１０バス２
ｏを介してアクセス可能な並列テスト点である。テスト
ベクトル直列テスト点に［１−ドされるとき、これを「
走査Ｊという。デス１〜ベクトルをモジュールにロード
するために、並列テストベクトルがＩ１０バス２０を介
してロードされ、次に直列テストベクトルがＳＤＩボー
トおよびＳＤＯボートを介して０−ドされる。

モジュール２６ａ〜２６ｎは別々にアドレス指定可能で
テストベクトルがＳＤＩライン２８上で所定のモジュー
ルに選択的にスキへ７ンインして、並列データをＩ１０
バス２０および専用インタフェースピン３２ａ〜３２ｎ
に入力したままでテスト点のいくつかを選択できるよう
にする。選択モジュール内の！ｌ能論理とＩＩＩ連した
テスト点にテストベクトルが供給された後、結果が直列
および並列テスト点で「捕獲」され、次にその結果がラ
イン３０でスキャンアウトされ、Ｉ１０バス２０および
出力ピン３２ａ〜３２ｎで出力される。第１図のシステ
ムでは、定義されたテストパターン内に選択的に入力で
きる直列テストパターンおよび並列テストパターンの形
式で刺激を印加できる。

これらの定義されたテスト境界モジュール２６ａ２６ｎ
の各々はそれが別々にテストできるようにアドレス指定
可能である。このことは、各モジュール２６ａ〜２６ｎ
が異なった数のテスト点を有し、異なったデスドパター
ンシーケンス（順序）に加えて所要のυ制御／ｉｌｌ！
寮を与えることかできる点において重要である。このテ
ストパターンシーケンスを完了するためには、複数個の
走査動作を要求してこのテストを遂行することができる
。

モジュール２６ａ〜２６ｎ全部の直列テスト点が単一の
「いもする」構成で一緒に接続されているとすれば、各
スキャンシーケンス毎に直列テストベクトルを直列テス
トベクトルを全部の直列テスト点にシフトすることが必
要になるだろう。たとえば、モジュール２６ａが走査路
に１０個のテスト点を有し、完全なテストを行うために
１０組の走査データを必要とし、またモジュール２６ｂ
が走査路に３個の直列テスト点を有し、完全なテストを
行うために６組の走査データを必要とする場合、い・も
する構成ではデータが追加的に４回モジュール２６ｂの
直列テスト点にシフトされることが必要となるだろう。

この追加的な４回の走査の間は、モジュール２６ｂのテ
ストは最初の６回の走査で終了しているから、そのモジ
ュールの直列テスト点を観察または制御する必要はない
。これによって、３個の直列テスト点が２６ｂに追加的
に４回ロード、アンロードされることが必要となり、こ
れが必然的に全体のテスト時間に加わる。

動作に際しては、論理回路はまず、テストモードに置か
れ、第１図に示されるように構成される。

これによって、モジュール２６ａ〜２６ｎがお互いから
効果的に分離され、テストの間のそれらの完全な制御が
可能になる。また、他のモジュールから発生した信号が
走査バス２７を通って送られ、テスト結果を妨害するの
が防止される。次に、アドレスがアドレスバス１６およ
び選択された２６ａ〜２６ｎの１つに入力される。次に
、テストクロック信号が、ＳＤＩライン２８上のスキャ
ンデータとともに制御バス１２上に人力される。さらに
、並列データも選択モジュールの主入力に入力され、テ
ストが制御バス１２上のクロック信号の１１Ｊ　ｔ［Ｉ
の下に行なわれる。テストが終了すると、捕獲された結
果が選択モジュールからＳＤＯライン３０上で、またＩ
１０バス２０および出力ピン３２８〜３２ｎのうち１ｌ
ｌＩＩ達したものからスキャンアウトされる。次に、こ
れらの結果はチップ１０の外で分析され、有効なテスト
ベクトル、さらに必要に応じて、選択モジュールに入力
され、関連した８Ｎ能論理に与えられた別のシーケンス
の並列、直列テストベクトルと比較される。選択モジュ
ールのテストが終了すると、別のモジュールが選択され
、テストが続けられる。

一組の機能論理に対する画定されたテスト境界に所定の
数の直列点、並列点の一方または両方を与えることに加
えて、モジュラ−化された８Ｎ能論理グループを用いる
と初期設計の互換性および速度が増大する。各モジュー
ル２６ａ〜２６ｎは組合論理および順次論理両方の固有
の配列を有する。

テストパターンが発生され、定義されたテスト境界内の
所定グループの機能論理グループに対してデバッグされ
ると、テストパターン自身が［定義１される。モジュー
ル２６ａ〜２６ｎの所定のものの論理が変化する場合、
または付加的なモジュールが追加される場合は、残りの
モジュールに対してテストパターンを変える必要はない
。関連したテストパターンとともにモジュラ−化された
グループの機能論理を用いる場合、このプログラミング
時開は減少され変化モジュールまたは追加モジュールに
対するテストパターンの一部を変更させるだけでよい。

この点について以下詳細に説明する。

モジュラ−化された定義テスト境界は、データをスキャ
ンインし、結果をスキャンアラ］・するのに要するＦＲ
間を減少させることに加えて、各テストパターンに対す
るゲートの数を減少することを可能にする。これによっ
て、故障分類（ｆａｕｌｄｇｒａｄｉｎｇ）　、テスト
発生の両方が容易になる。たとえば、回路が１０，００
０個のゲートからなり、各々１０００個のゲートからな
る１０個の機能グループに分割された場合、各モジュー
ルに対する障害格付けは１／１０ではなく約１／１００
に減少するだろう。これは、障害格付け、テスト発生に
要する時間は回路内のゲートの数の二乗に比例するとい
う事実による。したがって、回路をモジュラ−化（区分
）することによって、障害格付はかなり減少できる。

モジュラーイされた一斉 第２図には、２つの機能モジュール２６ａおよび２６ｂ
内の直列走査路を示ずそれらの概略図が示されている。

各テスト点はそこに配列された直列シフトレジスタラッ
チ（ＳＲＬ）を有し、特定のｉ能論理（図示せず）への
利用およびテスト結果の捕獲のためにそこへのデータの
人力を可能にする。便宜上、モジュール２６ａは直列路
に配列された４個の５ＲＬ３４，３６．３８および４０
を有し、モジュール２６ｂは直列に配列された３個の５
Ｒ１４２，４４および４６を有する。モジュール２６ａ
および２６ｂ内のＳＲＬはそれらがテスト点となるよう
に機能論理（図示せず）と所定の関係にある。ここで、
ＳＲＬの数は特定の機能によって定義され、テスト点の
数は完全テストを容易にし必須の１．ＩＩ　１０　／　
１１察を与えるのに必要なものとして任意の数のＳＲＬ
を論理モジュール２６ａ〜２６ｎの特定の１つに含ませ
ることができることに注意を要する。

モジュール２６ａ内の５ＲＬ３４はチェーン内のＭｌの
ＳＲＬであり、マルチプレックスゲート回路４８を介し
てＳＤＩライン２８に接続される入力を有している。Ｓ
　Ｒ１４０はＳＲＬチェーンの最後のＳＲＬで、マルチ
プレックスゲート回路５０を介してＳＤＯライン３０に
接続される。ゲート回路４８および５ｏは、アドレスバ
ス１６からアドレスを受信し１ｔｉｌＪ　ａｌｌバスか
ら制御０　Ｆ　月を受信するアドレスデコード／選択回
路５２によってυ１叩される。アドレスデコード／選択
回路５２はアドレスバス１６からの選択アドレス（アド
レス選択）信号ａ３よび制御バス１２からのクロック信
号に応答して５Ｒ１３４〜４０をＳＤ【ライン２８およ
びＳＤＯライン３０とインタフェースする。

モジュール２６ｂはモジュール２６ａに同様に槙成され
、最初の５ＲＬ４２とＳＤＩライン２８をインタフェー
スする入力マルチプレックスゲート５４Ｊ５よびストリ
ングの最後のＳＲＬをＳＤＯラインとインタフェースす
るマルチプレックスゲート５６を有している。デコード
／選択回路５２と同様のアドレスデコード／選択回路５
８はゲート５４および５６の動作を制御する。

動作においては、１つのアドレスがバス１６上に置かれ
モジュール２６ａまたは２６ｂの１つを選択する。本発
明の一実施例では、アドレスバス１６は複数本のモジュ
ール選択線からなり、１本の線が各モジュールに接続さ
れている。本発明の別の実施例では、アドレスバス１６
はディジタル語を各モジュール（これはディジタル語の
１つの値に対してだけ応答する）に人力する。したがっ
て、各モジュールはＳＤＩライン２８およびＳＤＯライ
ン３０に選択的に多重化できる。

１つのモジュールが選択された後、所定の数の直列デー
タビットがＳＤＩライン上に入力され、そのモジュール
内部のＳＲＬは外部発生のテストクロックでクロックさ
れストリングを通してデータをシフトする。これを「走
査（スキャニング）」という。たとえば、４個の直列レ
ジスタ３４〜４０全部に直列データをスキャンインする
ためには複数のクロックサイクルが必要である。データ
のスキャンイン侵、モジュール２６ａを制即しテストベ
クトルを付加し、後のＩＩ察のために５Ｒ１３４〜４０
内の結果を捕獲する。このデータはＳＤＯ上でスキセン
アウトされる。５Ｒ１３４〜４０とインタフェースされ
た機能論理の複雑性に応じて、完全な故障テストが行な
われる前に、５Ｒ１３４〜４ｏはテストベクトルを数回
スキャンイン、スキャンアウトする必要がある。

モジュール２６ｂの１回の走査を行なうためには、ＬＱ
　ｔｌｌバス１２上のテストクロックを、データのスキ
ャンインのためには３回、データのスキャンアウトのた
めに３回循環させるだけでよい。このシーケンスは、モ
ジュール２６ｂに対しては、５Ｒ１４２〜４６とインタ
フェースされた特定の型式の機能論理およびそのモジュ
ールに対して発生したテストパターンに応じて所定の回
数繰返される。

第２図に示された走査路を破ることによって、関連モジ
ュールの定義されたテスト境界内で関連ＳＲＬを備えた
所定グループの組合せ論理ブロックを分離することが可
能である。この分離によって各モジュールが所定のテス
トパターンを占有することが可能になる、テストパター
ンが発生すると、別のモジュールが加えられるかまたは
既存のモジュールの１つが変更されるとき、そのテスト
パターンを再発生する必要がない。ざらに、特定モジュ
ールと関連したＳＲＬだけがそのモジュールに対する所
定のシーケンスのテスト走査に対してロードされなけれ
ばならない。これによって、モジュールの１つの機能論
理は、より複雑でない別のモジュールにデータがスキャ
ンインされることを必要としないで所定の回数だけデー
タをスキャンイン、スキャンアウトさせることが可能に
なり、そのモジュールのＳＲＬに要求される走査サイク
ルが少なくなる。これによって、テスト全体を遂行する
に要する時間が減少できる。

第２図のモジュール２６ａおよび２６ｂはＳＤＩボート
およびＳＤＯボート両方上にゲートを備えたものとして
図示されているが、ＳＤＯボートにゲート５０および５
６を備えることが必要であるにすぎない。これによって
、テストを全てのモジュールで実行しながらデータを全
てのモジュールにスキャンインすることが可能となるだ
ろう。しかし、テストベクトルは選択モジュールに対し
てだけ有効で、その選択モジュールの捕獲結果のＩ！２
察が要求されるにすぎない。したがって、選択計ジュー
ルのみからの結果の出力が要求されるにすぎない。選択
されないモジュールへスキャンインされたテストベクト
ルは無視できる。

第３図には、モジュラ−化された走査路の別の実施例が
示されている。なお、同一の参照番号は各図で同じ要素
をさす。モジュール２６ａはＳＤＩライン２８′に接続
されたＳＤＩ入力を有する。次の隣接モジュールたるモ
ジュール２６ｂのＳＤＩ入力は直列データ線６０を介し
てモジュール３８のＳＤＯ出力に接続される。同様にし
て、モジュール２６ｂのＳＤＯ出力は直列データ線６２
を介して次の隣接モジュールに接続される。ストリング
の最少のモジュールは直列データ線６４を介してＳＤ○
ライン３ｏに接続される。各モジュールは共にシャント
ゲート６６に接続されたＳＤＩ入力およびＳＤＯ出力を
有する。ゲート６６はその制御入力がインバータ６８を
介してそれぞれのアドレスデコード／選択回路５２また
は５８の出力に接続される。したがって、選択されない
ときはゲート６６はＳＤＩ入力をＳＤＯ出力に接続する
。モジュール２６ａ〜２６ｎの選択モジュールに関連し
たゲート６６だけがＩＪＩ！Ｉ連ＳＲＬが走査データと
連続するように開かれる。したがって、直列データは各
モジュール２６ａ〜２６ｎを通過しなければならないが
、しかし、選択モジュールのＳＲＬにスキャンインされ
るにすぎない。

並列／直列走査設計 第４図には、ｇｌ能論理モジュール２６ａ〜２６ｎの１
つ（一般的に２６で示す）の概略ブロック図が示される
。第４図に示されたモジュール２６は並列レジスタラッ
チ（ＰＲＬ）およびＳＲＬの組合せを用いる。Ｉ１０バ
ス２０上のデータは並列データをモジュール２６内の種
々の位置に運ぶための内部データバス７０とインタフェ
ースされる。内部データバス７０はＰＲＬ７２゜７４．
７８および８０とインタフェースされる。

各ＰＲ１７２〜８０はそれぞれ、組合せ論理回路８２．
８４．８８および９０にインタフェースされる。便宜上
、組合せ論理についてだけ説明するが、順次論理のよう
な他の論理形式も用いることができることが理解される
べきである。

各組合せ論理回路８２〜９０は多入力多出力論理ネット
ワークである。それは、従来の半導体論理回路の型式を
とることができる多数レベル（段）の組合せ回路を含む
。各ネットワークは信号の任意の単一人力組合せに応答
して信号の単一出力組合せを与える。ＰＲ１７２〜８０
は対応する組合せ論理ネットワーク８２〜９０とインタ
フェースされ、それとの間でデータの入力、受信の一方
または両方を行なう。したがって、ＰＲ１７２〜８０は
テスト点となる。

各ＰＲ１７２〜８ｏはそこへデータを選択的に入力した
りまたはそこから取出すためにアドレス指定可能で、ま
たそこへデータを滞留させて対応する組合せ論理回路を
内部バスから分離するのに制御可能である。したがって
、各ＰＲＬはそれに対応した組合せ論理回路の入力また
は出力への利用のために所定のテストベクトルでロード
可能である。この並列ローディングによって全体として
回路のテスト時間が減少する。

ＰＲ１７２〜８０と結合した組合せ論理回路８２〜９０
は、当該組合せ論理回路によって与えられた特定の機能
に依存して、その回路の通常の動作の間にお互いにイン
タフェースするかもしれない。その場合は、故障テスト
の間にモジュール２６内の組合せ論理回路を分離してそ
の故障テストをさらに制御することが必要になるかもし
れない。

これはＳＲＬでなされる。５ＲＬ９２は組合せ論理回路
８２と結合され、５ＲＬ９４は組合せ論理回路８８と結
合され、５ＲＬ９６は組合せ論理回路９０と結合され、
５Ｒ１９８は組合せ論理回路８４と結合されている。付
加的な組合せ論理回路１００（そこには付加的な５ＲＬ
１０２が結合されている）は５ＲＬ９６の出力を受信す
る。

５ＲＬ９４の出力は組合せ論理回路８４に入力されるも
のとして示され、５ＲＬ９２〜９８および１０２の出力
は出力ビン３２とインタフェースされる。５Ｒ１９２〜
９８および１０２は点線で示されるようにＳＤＩボート
およびＳＤＯボートと直列路で相豆接続される。

ＰＲＬ、ＳＲＬおよび組合せ論理回路の特定の編成が図
示されたが、各ＳＲＬは、その出力を他の組合せ論理回
路、別のＳＲＬ、ＰＲＬの１つに向けまたはフィードバ
ック路内で組合せ論理回路の入力に戻したりしながら、
当該回路内で制御ｉｔ／観察またはテスト点を与えるに
すぎないことが理解されるべきである。ＳＲＬおよびＰ
ＲＬの数およびその位置はテスト用の回路の設計による
。しかし、ＰＲ１７２〜８０の位置は動作モードにある
回路にもよる。ＰＲ１７２〜９０は動作モードでも、テ
ストモードでも並列レジスタとして機能することができ
る。したがって、ＰＲＬが結合しているモジュール２６
内の各組合せ論理回路は、動作モードで並列レジスタを
利用でき、それによって既存のレジスタ、関連したシリ
コン領域および動作モードでその論理回路とインタフェ
ースされたＩ１０バスを利用できるようになる。

ＰＲＬとＳＲＬの組合せ設Ｒ１の使用によって、定義さ
れたテス１へ境界内のいくつかの組合せ論理回路に並列
データを選択的に入力し、付加的なテスト点にＳＲＬを
与えることが可能である。

ＰＲＬｌ、ｔ１１０バス２０からテストベクトルをかな
り高速にロードする方法を与える。ＳＲＬはいくつかの
組合せ論理回路の埋込みテスト点へのアクセスを許す第
２の経路を与える。

各モジュール２６はそれと結合しアドレスバス１６とイ
ンタフェースされるアドレスデコーダ１０４を有する。

また、ＤＪ　ｍバス１２はいくつかのｆｂ制御論理１０
６とインタフェースされる。Ｉ１０バス２０は、内部バ
ス７０ヘデータを書込むかまたはそこからデータを読取
ることのできるＩ１０バッファ１０５を介してその内部
バス７０とインタフェースされる。明示されてはいない
が、アドレスデコーダ１０４および制御１１論理１０６
は両方とも組合せ論理で形成される。したがって、これ
らもまたＳＲＬを結合し、七ジュール２６の完全なｇｌ
箋テストを行なう。便宜上、これらのＳＲＬは図示され
ていない。

アドレスデコーダ１０４は、アドレスバス１６から外部
アドレスを受け、このアドレスをデコードしてＩｌｌ連
モジュールが選択されているかどうかを判別するために
動作できる。これはモジュール選択信号である。また、
各Ｐ　Ｒ１７２〜７８はアドレス指定可能である。好適
実施例では、モジュール選択機能は各モジュール２６ａ
〜２６ｎに接続された専用モジュール選択線によって速
成される。しかし、ＰＲＬアドレスは、ＰＲ１７２〜８
０のうちのアドレス指定されたｐＨの選択のためにデコ
ードされる２進化語である。

ＳＲＬおよびＰＲＬにデスドパターンをロードする際に
は、ＰＲＬをまずロードし、次にＳＲＬをロードする。

アドレスバス１６上に適当なアドレスを置くか適当なモ
ジュール選択線を選択し、次に読取り動作のためにＩ１
０バッファ１０５をし制御してＩ１０バス２０を内部バ
ス７０とインタフェースさせることによってモジュール
２６がまず選択される。これによって外部データバスが
内部データバス７０に効果的に接続される。好適実施例
では、これは８ビツトデータ語である。データは、ＰＲ
１７２〜８０のうちの所望のＰＲＬのアドレスと同時Ｉ
１０バス２０に与えられる。

ＰＲＬはレジスタバンクに配列される。たとえば、ひと
つのＰＲＬは３ビツトＰＲＬでも別のＰ　ＲＬは８ビツ
トＰ　ＲＬのこともあるだろう。アドレスバス１６上で
アドレス指定可能なＰＲＬの最大サイズは内部バス７０
内のピットの最大数に等しい。

テストパターンの設計は特定のＰＲＬに入力されるべき
データまたはテストベクトルを決定する。

たとえば、ＰＲ１７２〜８ｏの各々が８ビツトＰＲＬで
ある場合は、３２個のレジスタを完全にロードするのに
４個のバスが必要となるにすぎない。

ＰＲ１７２〜８０の全部についてテストパターンに従が
って書込みがなされた後、ＳＲＬが、ａ１１１御論理１
０６でスキＡ７ンクロツクを与えてＳＤＩボートを介し
てロードされデータをスキャンインする。データがスキ
ャンインされると、テストクロックが増加されテストが
行なわれる。このテストの間に、テストベクトルも対応
ビン３２ａ〜３２ｎに与えることができ、結果を１！察
できる。

次に、テスト結果が捕獲され、いくつかのＰＲＬおよび
Ｓ　ＲＬに格納される。次に、ＰＲ１７２〜８０を読取
りモードに置くとともにｆ１０バッファ１０５が読取り
モードに置かれる。各ＰＲ１７２〜８０がアドレス指定
され、情報がＩ１０バス２０上で出力のため内部バス７
０上に置かれる。

ＰＲＬが読取られた後、ＳＲＬの内容はＳＤＯボートに
沿ってクロックアウトされる。次に、ＰＲＬおよびＳＲ
Ｌはテストパターンに従がって別の走査サイクルを与え
るために再びロードされる。所定の数の走査サイクルが
完了し、結果が分析され有効なテストベクトルと比較さ
れた侵、次のモジュール２６がテストされる。各七ジュ
ール２６ａ〜２６ｎの？ＩＮ性によって、ひとつの七ジ
ュールは他のものとは異なった数のＰＲＬおよびＳＲＬ
を有することができる。組合せ論理およびそれに関連し
たＰＲＬおよびＳＲＬの回りの定義された境界とともに
モジュラ−化の考えを用いることによって、要求される
走査サイクルが少ないことによる別のモジュールへのＳ
ＲＬの不必要なロードが除かれるように各モジュールに
対するテストを分離することができる。

第５図には、第２図のモジュラ−化された走査路に対す
る多重化動作を示す、第４図のモジュール２６の詳細ブ
ロック図が示されている。なお、各図で同じ参照番号は
同じ部分を指す。テスト動作を制御するためにＰＲ１７
２〜８０と同様の制御１ＰＲＬが備えられる。制御ＰＲ
１１０８は、アドレスデコーダ１０４によってデコード
されたアドレスによってそのアドレスデコーダ１０４か
らＰＲＬ１０８に至る選択Ｉ！１１１１０を介して選択
される。データはＩ１０バッファ１０５を介してＰＲ１
１０８への入出力のために内部バス７０にインタフェー
スされる。

ＰＲＬ１０８と５ＴＥＳＴレジスタとして定義された１
つのレジスタを有している。５ＴＥＳＴビツトはレジス
タが選択される毎に設定される。

ＰＲＬＳｍ択され、５ＴＥＳＴビツトが設定されるとぎ
、これは直列テストモードを示す。直列データをクロッ
クインするために、ｆ１１制御バス上の線の１つはＳＤ
ｆボートに直列データをクロックインする走査クロック
（Ｔ３）である。Ｔ３クロックはＮＡＮＤゲート１１２
の一方の入力に入力され、ＮＡＮＤゲート１１２の他方
入力は５ＴＥＳＴビットに接続され、それの出力はイン
バータ１１４を介してゲート走査クロック線（Ｔ３’）
１１６に接続される。Ｔ３’　りＯツクはモジュール２
６内の各５Ｒ１９２〜９８に直列バスに沿って情報をグ
ー１−インづるために用いられる。

５ＲＬ９２＞９８はそれぞれ、２つの入力、一方は走査
入力、他方は通常のデータ入力を有している。走査デー
タは走査ゲートトランジスタ１１８を介してゲートイン
され、通常データはゲートトランジスタ１２０を介して
スキャンインされる。

走査トランジスタ１１８はＴ３’信号によってクロック
され、動作データはシステムクロックＨＣＬＫ　（これ
は制御バス１２上の入力でもある）とともにクロックイ
ンされる。５Ｒ１９２へ９８はまた走査出力および動作
データ出力を与える。

したがって、ＳＲＬはデータをスキャンイン、スキャン
アウトできるテストモードにあるか、テストを実行でき
、結果をＳ　ＲＬ内で捕獲して、その捕獲された結果を
走査出力に出力できる動作モードにある。動作出力は１
２２によって示される。

最後の５Ｒ１９８の出力およびＳＲＬチェーンを分離す
るために、Ｔ３’　によってもゲー］・される出力ゲー
トトランジスタ１２４が備えられている。

出力ゲートトランジスタ１２４の使用によって、５ＴＥ
ＳＴビツトが設定され、Ｔ３’信号が発生されなければ
、モジュール２６からのＳＤＯライン出力は共通のＳＤ
Ｏライン３０に接続されない。

出力ゲートトランジスタ１２４は第２図のゲート回路５
０および５６と同様のものである。

シフトレジスタラッチ 第６図には、Ｓ　ＲＬの概略図が示されている。

ＳＲＬの入力はトランジスタ１１８，１２０のゲート出
力に接続される。上述のように、ゲートトランジスタ１
１８は内部ノード１２６にゲート走査入力を与え、トラ
ンジスタ１２０はノード１２６にゲート通常す」作入力
を与える。ゲートトランジスタ１２０への入力はＲＥＧ
ＩＮと表わされている。インバータ１２８は入力ノード
１２６に接続された入力およびノード１３０に接続され
た出力を有している。Ｐチャンネル］・ランジスタ１３
２は、インバータ１２８の出力に接続されたゲート、■
［１０に接続されたソースおよびノード１２６に接続さ
れたドレインを有している。トランジスタ１３２は、ノ
ード１２６がゲートトランジスタ１１８．１２０に関し
て浮動するとぎラッチｉ能を与える。インバータ１３４
はノード１３０に接続された入力と出力ノード１３６に
接続された出力を有している。リフレッシュトランジス
タ１３８はノード１３６とノード１２８の間に接続され
、クロック信号Ｑ２（これは以下に説明するようにリフ
レッシュクロックである）によってゲートされる。

動作においては、信号がトランジスタ１１８゜１２０の
いずれかによってノード１２６．１：にゲートされる。

この信号はノード１３０に反転形式で現われ、次に、ノ
ード１３６には非反転形式で現われる。論理状態がノー
ド１２６十にゲートされると、ノード１２６は浮動する
ことが可能となる。

ラッチ１３２はインバータ１２８の入力を出力のそれと
反対の状態に維持する。リフレッシュトランジスタ１３
８は周目的にノード１３６をノード１２６に接続してイ
ンバータ１２８の入力をリフレッシュする。好適実施例
では、インバータ１２８は０ＭＯ８技術で実現されるか
ら、リフレッシュが必要である。

並列レジスタラッチ 第７図には、ＰＲＬの概略図が示されている。

内部バス７０はＰＲＬｌ、：開運したデータ線を有し、
それは内部バス７０の１木の線に接続されたノード１４
０に接続される。ノード１４０はゲートトランジスタ１
４４を介してラッチ人力ノード１４２にゲートされる。

ゲートトランジスタ１４４はＰＲｍ１ｌｌ込み信号ＰＲ
ＬＷＲＴによってゲートされる。信号ＰＲＬＷＲＴは、
外部書込み信号とクロック信号のＡＮＤｒＩｌ数からな
るクロック化書込み信号である。

インバータ１４６は入力がノード１４２に接続され、出
力がノード１４８に接続される。フィードバックロチヤ
ンネルトランジスタ１５０は第６図のトランジスタ１３
２と同様にインバータ１４６の出力から入力に接続され
る。インバータ１５２は人力がノード１４８に接続され
、出力がノード１５４に接続される。リフレッシュトラ
ンジスタ１５６はノード１４２と１５４の間に接続され
、Ｑ２り０ツクによってゲートされる。情報をノード１
４２に書込むためには、トランジスタ１４４をゲートす
るだけでよい。

占込み動作はノード１４８に格納された情報を反転し、
ノード１４０にゲートバックすることによって行なわれ
る。ノード１４８はＰチＶンネルトランジスタ１５８の
ソースに接続され、それのドレインはノード１６０に接
続される。ｎチャンネルトランジスタ１６２はノード１
６０と接地の間に接続される。トランジスタ１５８．１
６２両方のゲートはＰＲＬ読取り信号Ｐ　ＲＬ　ＲＤに
接続される。ＰＲＬＲＤ信号はＨ１クロックと外部読取
りＲＥＡＤ信号のＡＮＤ関数から導出される。

ノード１６０は、ノード１４０と接地の間に接続された
ｎチャンネルトランジスタ１６４のゲートに接続される
。

動作においては、Ｈ３クロックサイクルの間にトランジ
スタ１４４をゲートすることによってデータがノード１
４２に書込まれ、情報はＨ１クロックサイクルの間にト
ランジスタ１５８および１６２をゲートすることによっ
てノード１４２から読取られる。ノード１４２が浮動す
ることが許されると、リフレッシュトランジスタ１５６
はそこにラッチされた情報を維持する。

いくつかの構成では、レジスタラッチは人力装置または
出力装置として働らくように動作できる。

人出力バツファのような回路はこの態様でレジスタを用
いる。レジスタは、データを１端子から受信し、格納し
、さらに１方向に出力できるように再構成されるにすぎ
ない。別のモードでは、データは、当該装置からの出力
のためにレジスタへの入力上で上記回路から受信される
。したがって、データが、内部バス７０からレジスタへ
入力できるかまたは回路それ自身もしくは回路内の他の
位置からレジスタへ入力できるようにラッチへの入力を
多重化するための内部回路が存在する。しかし、テス１
〜の間は、レジスタの内容を変化させることがあるかも
しれない何れのフィードバック路も分離する必要がある
。この動作を［サスペンドＪ動作という。

第７図をさらに参照して、信号ＥＸＴＩＮとノード１４
２の間に接続されたゲートトランジスタ１６６に多重化
動作を説明する。信号ＥＸＴＩＮはモジュール内部の回
路によってまたは任意の他の位置から発生された任意の
信号を表わす。トランジスタ１６６のゲートはＡＮＤゲ
ート１６８の出力に接続され、それの一方の入力はサス
ペンド信号の反転信号に他方の入力はＨ３ＥＸＴＷＲＴ
に接続される。信号Ｈ３ＥＸ丁ＷＲＴはト１３クロック
と外部書込み信号とのＡＮＤ関数を表わす。

ＥＸＴＷＲ−ｒ信号はモジュールの通常動作の間にその
内部に発生した信号である。サスペンド信号はテストの
間にモジュールの外部に発生した信号であり、ゲートト
ランジスタ１４４を介した内部バス７０への接続を除い
てモジュール２６内の他の全ての回路および相互接続か
ら全てのレジスタの入力を分離するように動作できる。

その後で、回路の通常動作の間にＰＲＬへ入力できる他
の信号からの妨害の可能性なしにデータをＰＲＬへ書込
むかまたはそこから読取ることができる。

透過シフトレジスタラッチ 第８図には透過５ＲＬ１７０を用いる一連のモジュール
２６ａ〜２６ｎが示されている。モジュール２６ａ内の
透過５ＲＬＩ　７０についてだけ詳細に図示されている
。便宜上、透過５ＲＬ１７０は従来の割込み回路に組込
まれている。割込み回路は入力線１７２および出力線１
７４を有する。

各モジュールは、出力１！１７４が次の隣接モジュール
の入力割込み線１７２に接続されるようにいもする構成
に接続される。出力線１７４は５ＲＬ１７０のＲＥＧＩ
Ｎ入力に接続され、入力Ｊ！１７２は５ＲＬ１７０のＳ
ＤＯ出力にゲートされる。

このＳ　Ｉ）　Ｏ出力は多入力ＡＮＤゲート１７６の１
つの入力および２人力ＮＡＮＤゲート１７８の一方の入
力に接続されるものとして図示されている。

ＮＡＮＤゲート１７８の出力は出力線１７４に接続され
、ＮＡＮＤゲー１−１７８の他方の入力は割込み信号に
接続される。

５ＲＬ１７０（７）入力ＲＥ　Ｇ　Ｉ　Ｎ　ハ、クロッ
ク信号Ｈ３によって制御されるゲート１８２を介して内
部記憶ノード１８０にゲートされる。ＳＤＩ入力は走査
クロック信号Ｔ３によってゲート１８４を介して記憶ノ
ード１８０にゲートされる。ノード１８０はインバータ
１８８を介してゲート１８６の入力に接続される。ゲー
ト１８６の出力はノード１９０に接続され、そのノード
１９０はインバータ１９４を介してＳＤＯ出力に接続さ
れる。

ゲート１８６はＮＡＮＤゲー１−１９６の出力に接続さ
れ、そのＮＡＮＤゲート１９６の一方の入力はＨ１クロ
ック信号に接続され、他方の入力は５ＴＥＳＴ信号に接
続される。

動作においては、ゲート１８６は通常動作の間はインバ
ータ１８８の出力をノード１９０から分離する。テスト
の間には、ゲート１８６はインバータ１８８の出力をノ
ード１９０に接続し、直列データをＳＤＩ入力からスキ
ャンインするかＳＤＯ出力からスキャンアウトするかし
てデータのロードまたはアンロードを可能にする。ゲー
ト１８２はＮΔＮＤゲート１７８のの出力からのデータ
のゲートを許してデータの捕獲を可能にする。

したがって、テストモードでは、透過５ＲＬ１７０はテ
ストパターンをシフトインし、捕獲されたテストデータ
をジアドアウトするよう動作できる。

しかし、動作モードでは、入力ＲＥＧｆＮはＳＯＯ出力
から分離され、付加的入力がＳＤＯ出力に接続される。

ＳＤＯ出力にゲートされたこの付加的入力は、通常動作
の間は入力を回路に「非同ＩＩ的」に接続し、テスト動
作の間はそれを分離する経路を与える。ざらに、５ＲＬ
１７０は２つのボートを処理するよう働き、インタフェ
ースビンに要求されるＳＲＬの数を減少させる。

５ＲＬ１７０とインタフェースされるものとして示され
た入力ビンおよび出力ビンは割込み論理いもづる構成回
路の一部である。ＡＮＤゲート１７６は、ＩＮＴ入力が
低になるか、５ＲＬ１７０のＳＤＯ出力が低になる毎に
論理高信号を出力するよう動作できる。モジュール２６
ａのＩＮＴ入力が低になる場合、関連したＮΔＮＤゲー
ト１７８の出力は高になり、出力線１７４を高にする。

これは入力線１７２上でモジュール２６ｂの入力となる
。通常動作の問は、入力１！２１７２は５ＲＬ１７０を
介してＳＤＯ線に接続され、かつ反転される。これによ
って、関連ＮＡＮＤゲート１７８の入力に論理低を置き
、その出力を論理高にする。

これは、モジュール２６ｎからの最終出力のためにいも
づる構成を下って継続する。透過５ＲＬ１７０は割込み
回路とともに用いられるから、動作は非同期的でクロッ
ク化されないことが必要である。システムにおいて用い
られる他のＳＲＬは回路の通常動作の間はＨ３と同期す
ることが必要である。すなわち、それらは通常動作の間
は透過的ではない。ざらに、従来のＳＲＬは制御／２Ｉ
Ａ察されるべきテスト点毎に用いなければならない。本
発明の透過５ＲＬ１７０では、出力ビンおよび入力ビン
は単一のＳＲＬによって制御、観察できる。

第９図には、第８図の透過５ＲＬ１７０のより詳細なブ
ロック図が示されている。各図で同一の参照番号は同一
の部分を指す。ゲート回路１８２はクロック信号）」３
によってゲートされるパストランジスタ１９６からなる
。ゲート回路１８４はゲートトランジスタ１９８からな
り、そのゲートトランジスタはテストクロック信号「３
によってゲートされる。ゲート回路１９２は５ＴＥＳＴ
の反転信号によってゲートされるバストランジスタ２０
０からなり、ゲート回路１８６はＮＡＮＤゲート１９６
から出力されたＨＩＳＴＥＳＴ信号によってゲートされ
るパス］・ランジスタ２０２からなる。

インバータ１８８の入力上の信号を維持するために、フ
ィードバックロチヤンネルトランジスタ２０４はインバ
ータ１８６の出力に接続されたゲートおよび入力に接続
されたソースを備えている。

同様にして、Ｐチャンネルゲートトランジスタ２０６は
インバータ１９４を横切って接続されフィードバックす
る。フィードバックトランジスタ２０４．２０６は第６
図のフィードバックトランジスタ１３２と動作が同じで
ある。さらに、リフレッシュトランジスタ２０８はＳＤ
Ｏライン上のインバータ１９４の出力とノード１８０上
のインバータ１８８の入力との間に接続される。リフレ
ジシュトランジスタ２０８はＱ２クロック信号によって
ゲートされる。

第９図の回路はノード１８０をＳＤＯラインから分離す
るよう通常の動作モードで、またノード１８０をゲート
トランジスタ２０２に接続するようテストモードで動作
できる。テストモードでは、第９図の回路は、ゲートト
ランジスタ１９８を介してノード１８０にクロックオン
されたＳＤＯ出力に現われる点において第６図のＳＲＬ
と同様に動作する。リフレッシュトランジスタ２０８は
この信号レベルをインバタータ１８８の人力に周期的に
フィードバックしてそこでの信号レベルを維持する。ゲ
ートトランジスタ１９８がクツロクＴ３によってクロッ
クされる毎に、情報がラッチ１７０にそこからの出力の
ために記憶される。したがって、テストモードでは、所
定の刺激が所望のテスト点への付加のためにラッチに記
憶できる。

直列データがスキャンインされた後、システムがテスト
され、ゲートトランジスタ１９６がクロックされてＲＥ
ＧＩＮボートからラッチへデータを入力する。これによ
ってラッチ１７０がＲＥＧＩＮボートに接続された論理
回路からのデータを「捕獲Ｊすることが可能になる。こ
のテストの間、ゲートトランジスタ２００は開放されて
おり、ＥＸＴＩＮボートを分離する。通常の動作モード
の間には、ＥＸ丁ＩＮボートはノード１９０に接続され
、さらにインバータ１９４を介してＳＤＯ出力に接続さ
れる。また、ＲＥＧ［Ｎボートへの何れの論理入力もゲ
ートトランジスタ２０２によってボート１９０か−ら分
離される。

透過ラッチ１７０はそのテストのために外部インタフェ
ースと接続するよう動作できる。通常、モジュール２６
から情報を出力する論理回路は、データをテストの間に
この論理出力から接続できるようにＲＥＧＩＮボートに
接続されている。

ＥＸＴＩＮボートは通常、入力ビンに接続され、この信
号はシステムの別のモジュールから受信される。選択モ
ジュールのテストは別のモジュールからの情報を必要と
しないので（これはモジュール２６ａ〜２６ｎの各々の
定義されたテスト境界を侵すから）、この情報は利用さ
れない。この情報はテストパターンにおいて与えられる
。システムの他のモジュールの１つからのデータがテス
ト中に何れのテスト点の状態にも影響を与えないように
するためこのＥＸＴＩＮボートを分離することが必要で
ある。さらに、通常動作に接続されているときは、ＥＸ
Ｔ［Ｎボートは「非同期的」である。すなわち、ＳＤＯ
出力に現われるデータはＨ３クロックの関数ではない。

このことは刷込回路のような回路およびシステムの他の
非同期的な動作［−ドに対して特に重要である。透過Ｓ
　ＲＬ１７０は、テスト中には入力を分離し、通常動作
中には入力および出力ボート両方を分離して入力ボート
への非同期的入力を可能にするようにして入力、出力と
いう２つのボートを処理するＳＲＬを与える。

第１０図には、クロック信号のタイミング図が示されて
いる。Ｈ１クロックは１＝０で萌縁が生じる対称性クロ
ックである。Ｈ２クロックは１／４サイクルだけＨ１ク
ロツタから遅れており、対称性クロック信号である。Ｈ
３り０ツクは１／２サイクルだけＨ１クロックから遅れ
ており、これまた対称性クロックである。Ｑ２クロック
はＨ１クロックから１／４サイクルだけ遅延しておリ、
非対称的で、１サイクルの１／４だけ存在する。Ｈｌ、
Ｈ２およびＨ３クロックはモジュールの外部で発生し、
Ｑ２クロック信号は好適実施例においてモジュールの内
部で発生する。

第１１図には、モジュール２６ａ〜２６ｎの各各の詳細
ブロック図が示されている。４ビツトアドレスＡＤＯ〜
ＡＤ３はアドレス線２１０上でプリデコード／選択回路
２１２に入力される。また、モジュール選択信号が線２
１４上で入力される。

好適実施例では、モジュール２６ａ〜２６ｎの各各はそ
れとインタフェースされた別々の専用モジュール選択線
を有する。モジュールに関して離れた位置にあるアドレ
スデコーダはアドレスをデコードし、モジュール選択線
を与えるのに用いられる。しかし、２進アドレスをモジ
ュールに人力でき、また、２進デコーダをアドレスをデ
コードするのに用いることができることが理解されるべ
きである。

モジュール選択線２１４はプリデコード／選択回路２１
２でバッファに入れられ、線２１６でｆｒｉ制御論理タ
イミング回路１０６に出力される。アドレス信号ＡＤＯ
およびＡＤＩは２〜４デコーダでプリデコードされ、第
１のプリデコードバス２１８に出力される。アドレス信
号ＡＤ２およびＡＣ３は２〜４デコーダでプリデコード
され第２の４線プリデコードバス２２０に出力される。

アドレス線ＡＤＯ−ＡＤ３およびモジュール選択線はア
ドレスバス１６の一部である。

制御論理タイミング回路１０６はＲＥΔＤ１ＷＲＩＴＥ
信号、クロックバス２２２上のクロック信号、Ｓ　ＬＪ
　Ｓ　Ｐ　Ｅ　Ｎ　Ｄ信号および走査クロックＴ３の形
式でυｌｌｌ１バス１２からの制御信号を受信する。ま
た、制御論理タイミング回路１０６は走査入力信号ＳＤ
Ｉおよび走査出力信号ＳＤＯを有するものとして示され
ている。このことは、制御論庁タイミング回路１０６は
、テストが必要なテスト点を備えることのできる組合せ
論理を有していることを示している。したがって、制御
ｍ論理タイミング回路１０６はインタフェースされなけ
ればならない内部ＳＲＬを有する。

制御１ＰＲＬ１０８　（これは第５図に関して説明され
た）は４ビツトＰＲＬであって、組合せ論理および順次
論理の両方からなる埋込み論理ブロック２２４とインタ
フェースされる。埋込み論理ブロック２２４はＳＲＬブ
ロック２２５内の１個またはそれ以上のＳ　ＲＬと結合
し、複数のＳＲＬをもった数個の論理ブロックで構成す
ることができる。簡単のために、上記ＰＲＬと結合され
た埋込み論理の単一ブロックのみが第１１図において示
されている。ＳＲＬブロック２２５はＳＤＩ入力とＳＤ
Ｏ出力を有し、そのＳＤＩ入力は制御論理ブロック１０
６のＳＤＩ出力と接続される。

制御ＰＲ１１０８は、そこに読取り、書込み信号を出力
する読取り／書込み（Ｒ／Ｗ）回路２２６によってυＪ
ｌｌｌされる。また、Ｑ２クロック信号をリフレッシュ
目的でＭｔｌｌＰＲＬ１０８に入力し、必要に応じて５
ｔＪＳＰＥＮＤ信号（ＳＰＮＤ）も入力してサスペンド
機能を与える。Ｒ／Ｗ回路２２６は最終段階のデコード
を与え、プリデコードバス２１８に接続された１本の人
力線およびプリデコードバス２２０に接続された１本の
選択入力線を有する。

ｖＪＩ［１ＰＲＬ１０１）他に、付加的なＰＲＬ２３０
ａ〜２３０ｎが内部バス７０とインタフェースされる。

ＰＲＬ２３０ａ〜２３０ｎの各々は対応した埋込論理ブ
ロック２３２ａ〜２３２ｎ　（これは埋込論理ブロック
と同様のものである）とインタフェースされた出力を有
する。２３２ａ〜２３２ｎにはＳＲＬブロック２３３ａ
　〜２３３ｎと結合されている。ＰＲＬ２３０ａ　〜２
３０ｎ１．ｔそれぞれＲ／Ｗ制御回路２３４ａ〜２３４
ｎによって制御される。さらに、ＰＲＬ２３０ａ　〜２
３ＯｎにはＳＰＮＤ信号およびＱ２クロック信号を入力
される。ここで、全部のＰＲＬがサスペンド機能で動作
するわけでなく、したがって全部ＰＲＩ−が５ＰＮＤ入
力をもつ必要はないことが叩解されるべきである。

直列テスト線がＳＲＬブロック２２５のＳＤＯ出力から
ＳＲＬブロック２３３ａのＳＤＩ入力にそれの内部ＳＲ
ＬとのインタフェースのためにＩＢ続される。ＳＲＬブ
ロック２３３のＳＤＯ出力は次の隣接ＳＲＬブロックに
接続され、最後にＳＲＬブロック２３２ｎに接続される
。ＳＲＬブロック２３２ｎの出力はチェーンの最後を画
定し、ＳＤＯライン２３６に出力される。

ＳＯＯ出力は３人力ＮＡＮＤゲート２３８に入力される
。Ｔ３クロック信号は、他方入力がノード２４２に接続
されているＡＮＤゲート２４２の一方入力に接続される
。ノード２４２はＮＡＮＤゲー＋−２３８の第３人力に
接続される。

５ＴＥＳＴ信号は、出力がノード２４２に接続されたイ
ンバータ２４６の入力にゲート２４４を介して接続され
る。ゲートトランジスタ２４２はＨ１クロックによって
ゲートされる。ＮＡＮＤゲート２３８の出力はそれのバ
ッファ入れのために制御論理タイミング回路１０６のＳ
ＤＯ入力にインバータ２４８を介して接続され、そのｓ
Ｄｏラインに出力される。

ＮＡＮＤゲート２３８の動作は第５図に示されたゲート
機能を与え、走査出力が、全てのモジュール２６ａ〜２
６ｎとインタフェースする共通ＳＤＯライン３０とイン
タフェースされるのを防ぐ。回路は入力または出力のい
ずれかにインタフェースできる。しかし、本発明の好適
実施例では、テスト中ではないモジュールのレジスタに
どんなデータがスキャンインされるかは重要でないから
各モジュール２６ａ〜２６ｎへ入力されるＳＤＩ線を分
離する必要はない。どんなデータがテスト中でない七ジ
ュールからスキャンアウトされるかということだけが重
要である。したがって、ＳＲＬブロック２３３ｎの出力
でのゲート回路は、Ｓ　Ｔ　Ｅ　Ｓ　Ｔ’ビットが制御
ＰＲ１１０８に設定されなければスキャンデータが当該
モジュールから出力されるのを防ぐ。

テストを行なうために、モジュール選択線２１４は所定
の論理状態に置かれ、υ１６１１論理タイミング回路１
０６内の適当な論理を介してモジュールを選択する。モ
ジュール選択信号はＩ１０バッファ１０５の読取り、書
込み動作をυＪａし、また、神々のＰＲＬの読取り、書
込み動作をＩＩＪ　６１１する。

Ｉ１０読取り信号Ｉ１０　　ｌＩＤおよびＩ１０書込み
信号Ｉ１０　　ＷＲＴがそれぞれの読取り、書込み信号
およびモジュール選択信号を受信することに応答して発
生される。また、ＰＲＬＲＤおよびＰＲＬＷＲＴ信号も
読取り、書込み信号およびモジュール選択信号の受信に
応答して発生される。

しかし、ＰＲＬの読取り／書込み制御は線２１０で受け
たアドレスに依存する。

動作においては、モジュール選択線が高にされ、適当な
ＰＲＬアドレスが線２１０に与えられる。

適当なＰＲＬが内部データバス７ｏおよび書込みモード
に置かれたＩ１０バッファ１０５とインタフェースされ
、Ｉ１０バス２ｏがら内部データバス７０ヘデータを通
す。適当なデータはＰＲＬにＮ込まれ、次に別のアドレ
スが次のＰＲＬへの書込みのために選択される。これは
全てのＰＲＬに適当なデータがラッチされるまで続けら
れる。この時間の間に、５ＰＮＤ信号も起動されて、第
７図に関して説明したように、回路の他の場所または他
のモジュールがらのυＪＩＩＩＰＲＬ１０８への全ての
外部入力が一時中断（サスペンド）され、入力で多重化
されるのが防止される。

全てのＰＲＬがロードされた後、データは所定パターン
に従がってＳＲＬにスキャンインされる。

データがスキャンインされた後、テストがクロックＨ１
−８３を順序に並べることによって実行され、捕獲され
た結果はスキャンアウトされる。

ＰＲＬにおいて捕獲されたテスト結果が次にアンロード
される。必要に応じて、付加的データがＰＲＬおよびＳ
ＲＬに置かれ、テストが他の状態をテストするために再
び実行される。

第１２図には、Ｒ／　Ｗ　ｉｌｌ　１ｔ１１回路２２６
の概略ブロック図が示されている。これはＩ　／　Ｏｉ
ｌｌ　Ｉ１１回路２３４ａ　〜２３４ｎおよびＰ　ＲＬ
　１０８と同様のものである。ＰＲＬバンクの各レジス
タは読取り入力、書込み入力、０２人力およびＳ　Ｐ　
Ｎ　Ｉ）人力を有している。０２人力は０２線２５０、
出込み入力は書込み線２５２に接続され、読取り入力は
読取り線２５４に接続され、５ＰＮＤ入力はサスペンド
線に接続される。

Ｒ／　Ｗ　ｉｔ！ｌＩ　１！１回路２２６はＮＯＲゲー
ト２６０の入力に接続されたプリデコードバス２１８お
よび２２０から２つの選択入力を有している。ＮＯＲゲ
ート２６０の出力はＮＡＮＤゲート２６２の−・方の入
力およびＮＡＮＤゲート２６４の一方の入力に接続され
る。ＮＡＮＤゲート２６２の他方の入力はＶ。０に接続
され、ＮＡＮＤゲート２６４の他方の入力は制御論理タ
イミング回路１０６によって出力されたＰ　ＲＬ　ＲＤ
信号に接続される。

ＮＡＮＯゲート２６４の出力は読取り線２５４に接続さ
れ、ＰＲＬ読取り制御信号を含む。

ＮＡＮＤゲート２６２の出力は、他方入力がＲＳ　Ｔ　
４：３号に接続されたＡＮＤゲート２６６の一方入力に
入力される。Ｒ８Ｔ信号はＰＲＬの内容をアクティブ低
にセラ１〜するシステムリセット信号である。ＡＮＤゲ
ート２６６の出力は、他方入力がＰＲＬＷＲＴ信号に接
続されたＮＯＲゲート２６８の一方入力に接続される。

ＮＯＲゲートの出力はＰＲＬ１０８に対する書込み制御
信号を含み、書込み線２５２に接続される。

動作においては、ＮＯＲゲート２６０は、内込みまたは
読取り動作をそれぞれ制御するＰＲＬＷＲＴ信号または
Ｐ　ＲＬ　ＲＤ信号が発生されるときデコードの最終レ
ベルを与える。

ＰＲＬＷＲＴ信号Ｊ３よびＰＲＬＲＤ信号はクロック］
」１〜Ｈ３に従がって発生される。たとえば、ＰＲＬＷ
ＲＴ信号の発生には書込み信号、ト１３クロックおにび
モジュール選択信号が必要である。

ＰＲＬ信号の発生にはモジュール選択信号、ト１１クロ
ックおよび読取り信号が必要である。好適実施例では、
２つの別々の状態に対して１個だけの入力しか要求され
ないように、読取り信号だけがその反転をＷＲＩＴＥと
してモジュールに入力される。

こうして、定義境界内で複数個のＳＲＬ。

ＰＲＬの一方または両方を含む区分モジュールを利用す
る走査テストシステムが提供される。テストの観点から
みると各モジュールは他のモジュールから独立している
。したがって、別々のテストパターンが各モジュールに
対して発生でき、各モジュールは別々にテストできるの
で、システムのテスト全体を行なう時間およびテストパ
ターンを発生する時間の両方を減少できる。

好適実施例を詳細に説明したりれども、種々の変更、置
換および修正を添付特許請求の範囲の精神、範囲から離
れることなしになし得ることが理解されるべきである。

以上の説明に関連して更に以下の項を開示する。

（１）　　論理回路の入出力ボートのテストを容易にす
るための直列走査シフトレジスタラッチであって、 論理回路の入出力ボートの第１のものとインタフェース
された動作入力部、 内部直列データチェーンからの直列データを受信する走
査データ人力部、 論理回路の入出力ボートの第２のものおよび内部直列デ
ータ線とインタフェースされた出力部、データを格納す
るラッチノード、 外部動作クロック信号に応答して前記動作入力部から前
記ラッチノードへデータをクロック入力する回路クロッ
ク装置、 外部走査クロック信号に応答して前記直列データチェー
ンから前記走査データ入力部を通って前記ラッチノード
へ直列データをクロック人力する走査り０ツク装置、 前記ラッチノードを前記出力部から分１１するために分
離モードで動作可能であり、また前記ラッチノードを前
記出力部に接続するために非分離モードで動作可能な第
１の分離装置、 前記第１、第２の入出力ボートを介して論理回路にデー
タが入力されるのを防ぐためにテストモードにある論理
回路から前記第１、第２の入出カポ−１へを分離するた
めに分離モードで動作可能な第２の分離装置、および 前記第１、第２の分離装置を制御するためにテストモー
ドおよび動作モードで動作可能な制御装置にして、テス
トモードである場合は前記ラッチノードを前記出力部に
接続し、前記論理回路を第２人出力ボートから分離する
ために動作可能で、動作モードにある場合は前記ラッチ
ノードを前記出力部から分離し、データが論理回路にそ
れの第１、第２人出力ボートで入力できるように動作可
能な前記制御装置を備えたことを特徴とする前記直列走
査シフトレジスタラッチ。

（２）　　第１項に記載のシフトレジスタラッチであっ
て、前記入力に結合された第１の入出力ボートはデータ
を出力するだけであり、前記出力に結合された第２の人
出ボートはデータを論理回路へ入力するだけであり、前
記第２の分離装置は前記出力ボートと第２の入出力ボー
トの間に配置されたゲートを含みテストモードにある論
理回路の外部からデータが入力されるのを禁止すること
を特徴とする前記シフトレジスタラッチ。

（３）　　第２項に記載のシフトレジスタラッチであっ
て、前記第１の分離装置は前記ラッチノードと前記出力
との間に配置されたゲートを備えたことを特徴とする前
記シフトレジスタラッチ。

（４）　　第１項に記載のシフトレジスタラッチであっ
て、前記υＪｔ１１回路は外部テスト制御信号の受信に
応答して前記第２の分離装置を起動し前記出力を第２の
入出カポ−１−から分離し、また前記テスト！、ＩＩ御
信号および外部クロック制御信号の受信に応答して前記
第１の分離装置を非分離モードに起動する、ことを特徴
とする前記シフトレジスタラッチ。

（５）　　第１項に記載のシフトレジスタラッチであっ
て、前記回路クロック装置は前記入力ボートと前記ラッ
チノードの間に配列された直列ゲートを備え、前記走査
クロック装置は前記走査データ入力と前記ラッチノード
の間に配置された直列ゲートを備えていることを特徴と
する前記シフトレジスタラッチ。

（６）　　前記ラッチノードと前記出力との間に配置さ
れたバッファをさらに備えたことを特徴とする第１項記
載のシフトレジスタラッチ。

（１）　　論理回路の周辺ボートのうちの選択されたも
のをテストするテスト回路であって、外部的に発生した
テストベクトルを直列テスト入力から論理回路を通って
その論理回路の外にある点に至る直列テスト出力まで直
列的に転送する直列テストリンク、 データを記憶する制御０／ＩＱ察ノード、データを論理
装置から前記ノードヘデータを転送するために前記ノー
ドを前記直列テストリンクとインタフェースする第１の
インタフェース装置。

データを前記直列テストリンクがら前記ノードへ前記ノ
ードを前記直列テストリンクとインタフェースする第２
のインタフェース装置、前記ノードに記憶されたデータ
をテストの間に論理装置へ入力するためにそのノードを
第２の周辺ボートへ選択的に接続する接続装置にして、
前記ノードが前記直列テストリンクと直列となって、そ
のノードにあるデータが前記直列デス１−リンクへ出ノ
Ｊされるようにそのノードを前記直列データ線へインタ
フェースする前記接続装置、テスト中の間に第１、第２
の選択周辺ボートから論理回路へのデータの入力を禁止
する分離装置、前記ノードを論理装置へ接続するために
、また外部テストイネーブル信号の受信に応答してテス
ト中の間に関連した周辺ボートを介したデータの人力を
禁止するために前記分離装置および前記接続を制御する
制御装置、および 論理装置への入力のために前記ノードにデータを記憶す
るようテスト中に動作できる前記第２のインタフェース
装置および前記直列テストリンクを介した論理装置への
取出のために、テスト結果を論理装置から前記ノードへ
転送するよう動作できる前記第１のインタフェース装置
、 を備えたことを特徴とする前記テスト回路。

（８）　　第７墳に記載のテスト装置であって、前記制
御Ｉ／観察ノードはラッチを備え、前記第１、第２のイ
ンタフェース装置はそれぞれ、前記ラッチへデータをゲ
ートする第１、第２のゲートを協えたことを特徴とする
前記テスト装置。

（９）　　第７項に記載のテスト装置であって、前記第
１のインタフェース装置とインタフェースされた第１の
周辺ボートは論理回路からのデータを出力するだけであ
り、前記接続装置とインタフェースされた第２の周辺ボ
ートは論理装置へデータを入力するだけであり、前記分
離装置は、前記接続装置および論理装置と結合された第
２の周辺ボートと直列に配列されたゲートを備え、その
ゲートの開放はテスト中に生じて第２の周辺ボートを分
離し、前記ノードに記憶されたデータが前記接続装置を
介して論理装置へ入力されるようにすることを特徴とす
る前記テスト装置０ （１０）第７項に記載の論理回路であって、前記接続装
置は前記ノードおよび関連した周辺ボートと直列に接続
されたゲートを備え、そのゲートはテスト中に閉じて前
記ノードに記憶されたデータを論理回路に入力する、こ
とを特徴とする前記論理回路。

（１１）走査テスト論理装置であって、動作モードで混
合論理機能を実施するために周辺データ線と相互接続さ
れた複数個の論理モジコール、 テスト入力をテストモードでテストベクトルを受け、受
けたテストベクトルを出力を介して関連した論理回路に
与えさらにテストの結果を記憶するための前記モジュー
ル内の選択位置に配置された複数個の埋込みシフトレジ
スタラッチにして、前記モジュールが前記混合論理機能
を果たすことができるように動作入力および出力を介し
て前記論理回路に接続された動作モードにある前記シフ
トレジスタラッチ、 テストモードで前記シフトレジスタラッチを直列に接続
し、テストベクトルをその中に連続的にロードし、そこ
から結果を連続的にアンロードする直列データリンク、 テストモードにある周辺データ線の選択されたものを分
離してデータがテスト中に前記モジュールの関連した論
理回路へ入力されるのを禁！しするテスト装置にして、
前記周辺データ線の選択されたものと結合された論理回
路への適用および前記周辺データリンクを出力される結
果のテスト後の記憶のために、テストモードでテストベ
クトルを前記直列データリンクを介して受ける前記シフ
トレジスタに直列に配置されたｔｉｌ記テステスト装置
よび テストベクトルをロードし、結果をアンロードし、前記
テスト装置と結合された前記周辺データ線の選択された
ものを分離するためにテストモードで動作するよう前記
シフトレジスタラッチおよび前記テスト装置を制御する
制御装置 を備えたことを特徴とする前記論理装置。

（１２）第１１項に記載の論理装置であって、前記シフ
トレジスタラッチはテストモードおよび動作モードで同
期的にクロックされ、前記テスト装置はテストモードで
同期的にクロックされまた動作モードにおいて前記デー
タ線の関連したものの同ＩＩ的動作を可能にする、こと
を特徴とする前記論理回路。

（１３）第１１項に記載の論理装置であって、前記テス
］・装置は、前記選択周辺データ線の第１のものに接続
された動作入力、前記直列データリンクに直列に接続さ
れたテスト人力および出力を有するシフトレジスタラッ
チ、 前記シフトレジスタラッチの出力と前記周辺データ線の
第２のものと結合された前記論理回路の一部との間に配
置され、前記シフトレジスタラッチを前記論理回路を接
続するテストモードで動作可能であり、また前記シフト
レジスタラッチの出力を前記論理回路から前記シフトレ
ジスタラッチの出力を分離するよう動作モードで動作可
能な第１の分離ゲート、および 前記第２の周辺データ線と前記第１の分離ゲートの出力
の間に配置され、前記第２の周辺データ線を前記論理回
路から分離するようテストモードで動作可能であり、ま
た前記周辺データ線を前記論理回路に接続するよう動作
モードで動作可能な第２の分離ゲートを含み、前記第１
の周辺データ線はデータを出力するだけであり、前記第
２の周辺データ線はデータを入力するだけである、こと
を特徴とする前記論理回路。

（１４）　　テスト可能な論理モジュールであって、内
部並列データバス 一緒に作用しかつ動作モードで所定のモジュール作用を
与えるように動作可能な複数個の論理回路、 前記内部バスとインタフェースするための、前記論理回
路の各々と結合した複数個の並列υ１１１／観察位置 前記論理回路の各々と結合した複数個の直列制ｔｉｌｌ
／［察位置、 論理テストモードにおいて、前記直列υＪｉｌｔ／ＩＱ
寮位置をそれを適位置データを直列にシフトする直列チ
ェーンに構成する直列アクセス装置、論理テストモード
において、所定のパターンのテストベクトルを前記内部
バスから前記並列制御／Ｉ！察位行位置また前記直列ア
クセス装置を介して前記直列ｉ、ＩＩ　ＩＩＩ　／観察
位置にロードする装置、論理テストモードにおいて、前
記ロードされた前記論理回路に与えてそれについてテス
トを行なう装置、および 論理テストモードにおいて、前記内部バスを介して前記
並列制御ｌ／１１察位置からの結果および前記アクセス
装置を介して前記直列１．ＩＩ　Ｉｌｌ　／観察位置か
らの結果をアンロードする装置 を備えたことを特徴とする前記テスト可能な論理モジュ
ール。

（１５）　　テスト可能な論理モジュールであって、内
部並列バス、 そのバスとの間でのデータの転送のために前記バスをモ
ジュールの外部とインタフェースする装置、 一緒に作用し、通常動作モードで所定のモジュール作用
を与えるよう動作可能で、そこに埋込まれた複数個の定
義論理回路、 各々が前記バスと前記論理回路のうちの所定のものとの
間でデータの転送を行なうために両者をインタフェース
する、複数個の並列レジスタ、各々が並列のｆｉｌｌ　
ｍ　／観察位置をイｉする前記並列レジスタ、 前記バスと前記関連論理回路との間でデータの転送を行
なうために前記並列レジスタの選択されたものにアクセ
スする装置、 論理テストモードにおいて前記埋込み制ｔｌｌ／観察位
置を直列チェーンに構成する装置、前記直列チェーンを
介して前記直列テストベクトルをシフトすることによっ
て、所定のテストパターンに従がって発生した直列テス
トベクトルを前記埋込みυ１１１／観寮位置観察−ドし
、前記バスから前記所定のテストパターンに従がって発
生した並列テストベクトルで前記並列レジスタをロード
する装置、 テストモードにおいて前記直列お並列テストベクトルを
前記論理回路に与える装置、および前記埋込みＩＪ　ｍ
　／観察位置からの結果を、その結果を前記直列チェー
ンを介してシフトすることによってその直列チェーンを
介してアンロードし、前記論理モジュールの外部とのイ
ンタフェースのために前記インタフェース装置を介して
前記並列レジスタからの結果を前記バスへアンロードす
る装置 を備えたことを特徴とする前記テスト可能な論理モジュ
ール。

（１６）　　第（１）項に記載の論理モジュールであっ
て、さらに、テストベクトルのロードまたは前記並列レ
ジスタおよび前記直列制ａｌｌ／観察位置に記憶された
結果のアンロードが前記並列レジスタまたは前記制ｉｌ
ｌ／観察位置の他のものの内容について行なわれないよ
うに、前記並列レジスタを前記論理回路の対応するもの
から前記ロード装置によるロードおよび前記アンロード
装置によるアンロードの間に分離する装置を備えたこと
を特徴とする前記論理モジュール。

（１１）論理モジュールをテストする方法であって、論
理モジュールの外部に至る共通バスとのデータ通信にお
ける並列入力および出力を有し、各々が埋込み制御／観
察位置を有する複数個の別々の論理回路に、前記論理モ
ジュールを分割する段階、前記共通バスを介して、所定
のテストパターンに従がって発生した並列テストベクト
ルで前記並列入力をロードする段階、 前記所定のテストパターンに従がって発生した直列テス
トベクトルで埋込み制ａｌｌ／ｉ観察位置を直列的にロ
ードする段階、 テストベクトルを関連した論理回路に与える段階、 テスト結果の１察のために前記共通バスを介して並列出
力の内容をアンロードする段階、およびテストベクトル
の付加後、前記直列ｉ、ＩＪ　ＩＩ　／　ｌｌ寮位置に
含まれた結果の観察のためにその内容を直列的にアンロ
ードする段階、 を含むことを特徴とする前記方法。

（１８）テスト可能な論理回路であって、動作モードお
よびテストモードを有し、各々が、複数個の制御／観察
位置をもつ定義テスト境界を形成するようテストモード
で動作可能で、また所定の動作形式に従がった一体論理
機能を与えるよう動作モードで動作可能な複数個の機能
論理モジュール、 テストモードにおいて前記機能モジュールを前記論理回
路の外部にインタフェースする装置、前記モジュールの
選択されたものが残りのものから動作的に分離されるよ
うにテストモードにおいて前記選択モジュールのまわり
の前記定義テスト境界を形成する装置、 前記関連した定義テスト境界内でテストのために前記モ
ジュールの１つを選択する装置、前記定捏テスト境界内
の前記選択モジュールの前記＆ＩＩ　ｉｌｌ　／観察位
置に所定パターンのテストベクトルを与え、その選択モ
ジュールの組合せ論理をυ制御するテストベクトル装置
、および前記テストベクトルが与えられた後前記制御Ｉ
／観察点を観察する装置、 を備えたことを特徴とする （１９）第（１）項記載の論理回路であって、前記選択
装置は、 前記各モジュールおよび前記回路外部とインタフェース
され、その回路外部から選択情報に対応する前記各モジ
ュールへアドレス情報を伝達するアドレスバス、 前記各モジュールに結合され、前記アドレス情報を受は
前記モジュールの対応モジュールに対応する情報にのみ
応答するデコード装置にして、対応する選択アドレス情
報を受けたときモジュール選択信号を発生するデコード
装置、および前記各モジュールに結合され、前記モジュ
ール選択信号のうちの関連信号が発生されなければ前記
モジュールのうちの関連モジュールのテストを阻止する
１１１１１１１装置、 を備えたことを特徴とする前記論理回路。

（２０）テスト区分論理回路であって、各々が動作モー
ドおよびテストモードを有する複数個の論理モジュール
にして、テストモードにある各モジュールは複数個のυ
１１０／観察位置をもった定義テスト境界を形成するよ
う残りのモジュールから区分可能で、動作モードにある
各モジュールは所定の動作形式に従がった一体論理機能
を与えるよう動作可能な前記複数個の論理モジュール、 前記所定の動作形式に従がって相互作用するように動作
モードにある前記モジュールをインタフェースするイン
タフェース装置、 前記回路の外部と前記モジュールの全部とインタフェー
スするようテストモード中に動作可能な入出力装置、 テストモードにおいて前記回路の外部を全部のモジュー
ルにインタフェースし外部アドレスをそのモジュールに
運ぶアドレス装置、 前記各モジュールに結合され、前記アドレス装置から前
記外部アドレスを受け、前記モジュールの所望の１つを
選択するデコード装置、および、前記各モジュールに結
合され、外部テスト選択信号の受信に応答して前記イン
タフェースから前記モジュールを分離し、前記定義テス
ト境界を形成するテスト選択装置、 前記制ｔｉｔ／ＩＩ寮位置を分離１６分離装買置所定パ
ターンのテストベクトルを前記制御Ｉ／観察位置にロー
ドし、得られた結果をそこから前記入力装置を介してア
ンロードする装置、および、前記分離装置を制御して、
テストベクトルの前記制ａｌｌ／観察位置へのロード後
にそのテストベクトルを外部テストの受信に応答して対
応する論理モジュールへ与えるｉｉｌ制御装四にして、
テストの結果は前記制御／観察位置で得られ、その制ｔ
ｌＯ／ＩＪ察位置は前記結果が前記ロード、アンロード
装置によるアンロードのために得られた後に前記分離装
置によって分離される、前記υＪｌ＄ｌ］装置、を備え
たことを特徴とする前記テスト区分論理回路。

（２１）第（９）項記載の論理回路であって、前記各論
理モジュールはさらに、前記回路の外部とインタフェー
スされるが前記分離装置によって制御されない制ｔｌｌ
／Ｉ２寮位置にして、テスト中にそこにテストベクトル
を与え、テスト終了後結果を取出させるように動作可能
な前記制御／観察位置を有することを特徴とする前記論
理回路。

（２２）論理回路をテスト区分する方法であって、動作
モードとテストモードを有し、各々がそこに配置された
複数個の制ｔｌｌ／ＩＪ察位置を有し、動作モードにあ
る場合は所定の動作形式に従がって相互作用する複数個
のモジュールに前記論理回路を配置する段階、 各モジュールにＩＩＩ連した論理回路、そのモジュール
内に配置された制御Ｉ／ＳＪ察位置の自位置含む各モジ
ュールの回りのテスト境界を定義するために前記モジュ
ールを分離する段階、 テストモードにあるモジュールの選択された１つをアド
レス指定する段階、 選択モジュールに対する所定のテストパターンに応じた
テストベクトルを選択モードにある制御／観察位置に与
えてテストを行ない、テストの結果をその制御／１１９
位置においてとらえるＪ：うにする段階、および テストベクトルを与えた後、選択モジュールの制御／観
察位置において得られた結果を観察する段階、 を含むことを特徴とする前記方法。

（２３）第（１３）項に記載の方法であって、インタフ
ェースの段階は、 定義されたテスト境界の各々を直列チェーンに配列する
こと、 定義されたテスト境界の第１のものの直列モジュール入
力を共通直列入力に接続すること、中間の定義テスト境
界の直列モジコール入力を隣接した定義テスト境界の直
列モジュール出力に接続すること、 前記チェーンの定義テスト境界の最少のものの直列モジ
ュール出力を共通直列出力に接続すること、 選択されないときの定義テスト境界の各々の直列モジュ
ール出力に直列モジュール入力を分路すること、 定義されたテスト境界の各々が選択されないときその内
部のシフトレジスタラッチからの結果の直列モジュール
出力への出力を阻止して、共通直列入力へ入力されたテ
ストベクトルが定義１スト境界のうちの選択された１つ
への直接入力のために非選択境界を介して分路され、テ
スト結果が選択境界からだけ出力され、選択境界と共通
直列出力の間の定義テスト境界の残りのものを介して分
路されるようにすること、 を含むことを特徴とする前記方法。

（２４）テスト可能論理回路であって、各々が定義テス
ト境界を有し、また複数の制御／観察位置する内部論理
を有する複数のモジュール、 前記ｆｉｌｌ　Ｉｌｌ　／　ＩＩ察位置の各々に配置さ
れ、前記対応した内部論理回路への付加のためにテスト
ベクトルが入力され、そこに記憶されるようにし、また
結果がそこに記憶されるようにする制ｔｉｌｌ／観察位
置、 テスト入力を有する直列チェーンの前記ｉｌ、ＩＩ　Ｉ
ＩＩ　／観察装置と前記各モジュール内のテスト出力を
相互接続する直列装置、 前記論理回路の外部からテストベクトルを受ける共通直
列入力および論理回路へテスト後の結果を出力する共通
直列出力に、前記モジュールの選択された１つの前記チ
ェーンを選択的にインタフェースするインタフェース装
置、 外部モジュールアドレス信号に従がって前記モジュール
の１つを選択し、前記インタフェース装置をｔｉｌＪ　
ＩＩＩ　して前記選択モジュールに関連した前記制御／
観察装置だけを前記共通の直列人力および出力にインタ
フェースするアドレス装置、前記直列装置を介してテス
トベクトルを前記制ｔｉｌｌ／観察装置に直列的に入力
して、そのテストベク］・ルを前記１１１１３！！内部
論理回路に与え、その後萌記直列装置を介して前記選択
モジュール内の前記ｆ、ｌＪ　ｍ　／観察装置から結果
を出力する装置、を備えたことを特徴とする前記テスト
可能論理回路。

（２５）テスト可能論理回路であって、各々が定義され
たテスト境界を有し、また複数個の１ｉｌＪ　ｉｌｌ　
／観察位置をもった内部論理回路を有する複数個のモジ
ュール、 前記制御ｌｌ／ＩＩ！察位置の各々に配置され、ゲート
化テスト入力および、通常動作のために前記関連論理回
路にインタフェースされたゲート化通常動作入力、およ
び出力を有する直列シフトレジスタ、前記各モジュール
に結合され、テストベクトルをそこへ入力するテスト入
力とそこからテスト結末を出力するテスト出力を有する
直列チェーンにおいて前記シフトレジスタラッチのゲー
ト化テスト入力と出力をインタフェースする直列データ
リンク、 前記直列チェーンのテスト入力を前記関連モジュールの
モジュール直列入力にインタフェースし、＋）ｒＪ記直
列チェーンのテスト出力を前記関連モジュールのモジュ
ール直列入力にインタフェースするインタフェース装置
、 前記各モジュールのモジュール直列入力に接続され、テ
ストベクトルを受ける共通直列入力線、前記各モジュー
ルのモジュール直列出力に接続され、テスト後結果を出
力する共通直列出力線、外部モジュールアドレスに従が
って前記モジュールの１つを選択し、前記インタフェー
ス装置を１．１ＪＩｌｌシて前ｉｔ！選択モジュールに
関連した前記シフトレジスタラッチだけを前記関連した
モジュール直列入力および出力にインタフェースするア
ドレス装置、および、 前記シフトレジスタを制御して前記直列データリンクを
介して入力テストベクトルを直列的にシフトし、そのテ
ストベクトルを前記関連論理回路に与え、前記直列デー
タリンクを介して前記シフトレジスタからの出力を前記
共通直列出力へ出力する装置、 を備えたことを特徴とする前記テスト可能論理回路。

（２６）テスト可能論理回路であって、各々が定義され
たテスト境界を有し、また複数個のｔｉｌｌ　ｉｌｌ　
／観察位置を有する複数個のモジュール、前記各制＠／
観察位置に配置され、ゲート化テスト入力、通常動作の
ために前記関連論理回路にインタフェースされたゲート
化通常動作入力および出力を有する直列シフトレジスタ
ラッチ、前記各モジュールに結合され、テストベクトル
をそこへ入力するテスト入力とそこからテスト結果を出
力するテスト出力を有する直列チェーンにおいて前記シ
フトレジスタラッチのゲート化テスト入力と出力をイン
タフェースする直列データリンク、 前記直列チェーンのテスト入力を前記Ｉｌｌｌｌクモジ
ュールジュール直列人力にインタフェースし、前記直列
チェーンのテスト出力を前記関連モジュールの七ジュー
ル直列入力にインタフェースするインタフェース装置、 前記論理回路の共通直列入力と、残りのモジュールが直
列チェーンに配列されているモジュールの１つの直列モ
ジュール入力の間に接続された入力直列データ線、 前記直列モジュール出力と前記モジュールの隣接モジュ
ールの各々の直列モジュール入力の間に配列された複数
本の中間直列データ線、前記チェーンにおける前記モジ
ュールの最後のものと論理回路の共通直列出力の間に配
列された出力直列データ線、および 直列モジュール入力と直列モジュールの間の接続のため
に各モジュールに結合され、前記関連モジュールが選択
されないで直列入力、出力の前記関連モジュールから直
列データを分路することに応答して動作できるシャント
ゲート回路、を備えたことを特徴とする前記テスト可能
論理回路。

（２７）　　論理回路をテストする方法であって、定義
されたテスト境界を有し、かつ各々がそれに関連した複
数個の制御Ｉ／観察位置を有するモジュール化された複
数個の論理回路に前記論理を区分する段階、 ゲート化テスト入力および前記関連モジュール化論理回
路にインタフェースされたゲート化動作入力と出力を有
するシフトレジスタラッチを各制御／観察位置に配置す
る段階、 各定義テスト境界に結合された直列モジュール入力およ
び直列モジュール出力とインタフェースされた直列チェ
ーンの各定義境界内にシフトレジスタラッチのテスト入
力および出力を配置する段階、 定義テスト境界の１つおよびその中のモジュール化論理
回路をテストのために選択する段階、選択テスト境界の
直列モジュール入力を共通直列入力にインタフェースし
、選択テスト境界の直列モジュール出力を共通直列出力
にインタフェースして、直列データが共通直列人力を介
して選択テスト境界のシフトレジスタラッチに入力され
、直列データが共通直列出力を介して選択テスト境界の
シフトレジスタラッチから出力されるようにする段階、
および シフトレジスクラッチのゲート化入力を関連したモジュ
ール化論理回路から分離し、関連したシフトレジスタラ
ッチへの〔ｌ−ドのために定義境界のうちの選択境界の
直列モジュール入力へ共通直列入力を介して所定テスト
パターンに従がって発生したテストベクトルをロードす
るために前記論理回路を制御し、テストベク］・ルを関
連した論理回路に与え、テスト後に選択境界の直列モジ
ュール出力からテストベクトルを出力する段階、を含む
ことを特徴とする前記方法。

（２８）　　第（１３）項に記載の方法であって、イン
タフェース段階は、 定義テスト境界の直列モジュール入力の各々を前記共通
直列入力に接続すること、 定義テスト境界の直列モジュール出力の各々を前記共通
直列出力に接続すること、および定義境界が選択されな
いときはそれのシフトレジスタラッチの直列チェーンか
らの結果の出力を抑止して結果が定義境界のうちの選択
境界からだけ出力されるようにすること を含むことを特徴とする航記方法。

（発明の効果） 以上の説明から明らかなように、本発明によるテスト可
能な超ＬＳＩ論理回路は、直列制＠／Ｗ！Ａ察位置（ノ
ード）と並列！＋制御／Ｉｌ寮位置（ノード）の両方に
かつ両方からデータを転送できるように構成されている
ため、多数のテストベクトルをテスト対象のＳＲＬにス
キャイン、スキャンアウトするに要する時間を減少する
ことができるという効果がある。

【図面の簡単な説明】

第１図は、複数モジュールを有し、テストモードで構成
されたＶＬＳ　Ｉチップの概略ブロック図、第２図は、
前記モジュールとインタフェースされた共通スキャンイ
ンバスおよび共通スキャンアウトバスを有した、第１図
のモジュールの簡単化された概略ブロック図、第３図は
スキャンバスをモジュラ−化する別の方法を示す、第１
図のモジュールの簡単化されたブロック図、第４図は組
合せられた並列、直列走査論理設計を示す機能ブロック
図、第５図は、各モジュールのスキャンバスを選択する
ゲート回路の概略ブロック図、第６図はＳＲＬの概略図
、第７図はＰＲＬの概略図、第８図は透過ＳＲＬの概略
ブロック図、第９図は透過ＳＲＬの概略図、第１０図は
クロック信号のタイミング図、第１１図は論理モジュー
ルの概略ブロック図、第１２図はＰＲＬ（！ｉ−制御す
る読取り／書込み１．ＩＩ　１１１回路の概略図、であ
る。 １０　・Ｖ　Ｌ　Ｓ　１回路、２６ａ　〜２６ｎ・Ｉ！
Ｉｌｌ論理モジュール、１２・・・内部制御バス、１６
・・・アドレスバス、２ｏ・・・入出力バス、２８・・
・共通スキャンデータイン（ＳＤＩ＞線、３ｏ・・・共
通スキャンデータアウト（ＳＤＯ）線、３４〜４０・・
・直列レジスタラッチ（ＳＲＬ）、５２．５８・・・ア
ドレスデコード／選択回路、７０・・・内部データバス
、７２〜８ｏ・・・並列レジスタラッチ。

Claims (3)

【特許請求の範囲】
1. （１）複数制御／観察ノードを有するテスト可能な論理
   装置であつて、 内部並列データバスと、 予め定められた機能を行うように動作する複数の論理回
   路と、 前記複数の論理回路のあるものと結合して前記内部並列
   データバスを接続するための複数の並列制御／観察ノー
   ドと、 前記複数の論理回路と各々と結合した複数の直列制御／
   観察ノードと、 前記直列制御／観察ノードを直列に相互接続してテスト
   中にデータを転送する直列転送回路と、前記内部バスか
   ら前記並列制御／観察ノードにテスト中にテストベクト
   ルを転送するように接続された並列転送回路と、 各制御／観察ノードに接続され、テストを行うように前
   記論理回路にテストベクトルを加え、テスト中テスト結
   果を前記並列制御／観察ノードから前記内部バスを通し
   て転送し、かつ前記直列制御／観察ノードから前記直列
   転送回路を通して転送するテスト回路とを備えているこ
   とを特徴とするテスト可能な論理装置。
2. （２）特許請求の範囲第１項において、 前記論理回路は組合わせ論理からなる前記テスト可能な
   論理装置。
3. （３）特許請求の範囲第１項において、 前記並列転送回路は少なくともある直列制御／観察ノー
   ドにテストベクトルを加えるように接続されていること
   を特徴とする前記テスト可能な論理装置。