JPS6338728B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、データ処理システムをテストするた
めに、そのシステムにおける複数のラツチ列にデ
ータをロードしそのラツチ列からデータを読出す
システムに関するものである。特に、本発明は、
Level−Sensitive Scan Design（以下、LSSDと
する。）を施したデータ処理システムにおける複
数のラツチ列に、テスト用又は初期設定用のデー
タを送ることができるそのようなシステムに関す
るものである。

〔先行技術〕

Electronics、March15、1979、pp.108−110に
示されているように、種々の装置に使用される論
理回路の集積度が増してくると、欠陥部分を分離
しなければならない場合には、ハードウエアの原
形を手直しする際や製造の際に、さらには客先の
フイールド・サービスにおいても、論理回路のテ
ストができるように、論理回路を設計しなければ
ならなくなつてきた。この文献に示されたLSSD
技術によつて、論理回路をテストしたり初期設定
したりすることが、容易になつている。

LSSDの方法を使用するシステムでは、論理回
路は、チツプに集積して設けられる。このチツプ
は、ボードにプラグ接続されるカードに搭載され
る。前記の文献に示されているように、チツプを
テストするには、中央制御回路において入力スキ
ヤン・データおよびクロツク信号の送り出し並び
に出力スキヤン・データの受取を行うことが必要
である。

各々が前記の文献に示されたように接続された
１対のラツチＬ１およびＬ２から成る記憶素子
は、LSSDのテスト状態のときには連結されて、
シフト・レジスタを構成するラツチ列が形成され
る。

分離することを望む欠陥装置のタイプにもよる
が、大抵その様なラツチ列は、所与のチツプに形
成されたラツチ又はカード若しくはボードのよう
な装置に設けられたラツチからなる。

分離することを望む装置を、以下、フイールド
（現場）で交換可能な装置RUとすることにする。

数多くの回路が設けられている装置では、テス
トのために多くのラツチ列が形成されなければな
らない。それ故に、中央制御回路は、各ラツチ列
にテスト・データを供給することができなければ
ならない。この結果、各ラツチ列には４つの入出
力ピンと４つの線、則ち、スキヤン・データ入力
用のSDI、スキヤン・データ出力用のSDO、クロ
ツクＡ用のCLA並びにクロツクＢ用のCLBが、
設けられなければならない。大抵、中央制御回路
は、入出力ピンの数を最小にしたVLSI回路とし
て、形成される。数個の回路を付加しても、装置
のコストはわずかに高くなるだけであるが、集積
回路チツプに多くの入力ピンを設けたり、信号を
伝えるケーブルを多く設けることは、非常にコス
ト高となる。

米国特許第4268902号には、中央処理装置を構
成する数多くの装置をテストするための保守診断
インターフエイスが示されている。このテストの
ために、シフト・レジスタ列が４個形成され、制
御論理回路には、SDI及びSDOの線のグループが
４個もうけられている。シフト・レジスタ列の数
を制限したことにより、入出力ピンの数は、余り
多くはないが、しかし、第１図に示すように、カ
ードに搭載するチツプの数が多くなつているの
で、装置のサイズが、かなり大きくなつている。

〔本発明の概要〕

本発明の目的は、テスト、診断又は初期設定を
行うために、中央処理装置のようなデータ処理シ
ステムにおけるラツチ列にデータをロードしその
ラツチ列からデータを読出すシステムであつて、
データのロード及び読出しが最小の数の入出力ピ
ンを設けた中央制御回路によつて実行されるもの
を、提供することである。

本発明により、データ処理システムをテストし
たり、診断したり、初期設定したりするために、
シフト・レジスタ・ラツチ列にデータをロードし
そのラツチ列からデータを読出すシステムが、提
供される。そのデータ処理システムの回路は、フ
イールドで交換可能なｎ個（ｎ≧１）の装置に設
けられ、これらの各装置には、ｐ個（ｐ≧１）の
ラツチ列が含まれる。本発明によつて提供される
システムには、制御ループ及びデータ・ループに
接続された制御回路が、設けられる。

この制御回路によつて、アドレス・ビツトの構
成が行なわれるし、選択したラツチ列へ送られる
べきデータ並びにそのラツチ列から戻つてくるデ
ータが、処理される。

この制御回路には、モニタ・ループが接続され
る。このモニタ・ループを介して順次送られるア
ドレス・ビツトの構成が、制御回路から、モニ
タ・ループへ与えられる。

フイールドの置換可能な装置には、例えばアド
レス指定回路が設けられる。このアドレス指定回
路は、モニタ・ループを介して送られるアドレ
ス・ビツトの構成に応答する回路である。アドレ
ス指定回路には、ｐ個の出力があり、アドレス指
定回路によつて、ｐ個の出力のうちの１つに、ラ
ツチ列選択信号が提供される。この選択信号は、
アドレス・ビツトの構成によつて定められる。

データ・ループは、フイールドの置換可能な全
ての装置に、接続される。これらの装置によつ
て、制御回路との間でデータ・ループを通して、
選択したラツチ列にロードされるべきデータが受
け取られ、またそのラツチ列から読出されるデー
タが、送られる。

フイールドで交換可能な装置には、さらに、例
えばｐ個の入力ゲートが設けられる。各入力ゲー
トは、アドレス指定回路のｐ個の出力の各々に接
続されており、アドレス指定の選択信号によつて
動作状態にされ、選択したラツチ列にデータがロ
ードされることを可能にしている。

また、フイールドで交換可能な装置には、例え
ばｐこの出力ゲートが設けられる。各出力ゲート
は、アドレス指定回路の各出力によつて、動作状
態にされ、選択したラツチ列の内容がデータ・ル
ープを介して送られるようにしてある。

好ましくは、各アドレス指定回路に、ｐ＝2^mで
規定されるｍ個のアドレス指定ラツチとラツチ列
選択回路とを設けると良い。全てのアドレス指定
回路におけるｍ個のラツチは、１個のシフト・レ
ジスタを形成するように相互接続される。そし
て、ラツチ列選択回路には、アドレス指定回路の
状態に応答して、ｐ個の出力のうちの１個にアド
レス指定の選択信号を供給するように、ｐ個の出
力が設けてある。

制御回路には、例えば第１のクロツク・パルス
発生手段が設けられる。このクロツク・パルス発
生手段によつて、第１のクロツク・パルスが制御
回路の第１出力線を介して送られる。この第１の
クロツク・パルスの数は、選択すべきラツチ列が
設けられている装置によつて決まる。これらの第
１クロツク・パルスは、アドレス指定ラツチに並
列に印加され、アドレス・ビツトの構成がアドレ
ス指定ラツチによつて形成されるシフト・レジス
タ中でシフトされるようにしてある。

制御回路には、さらに、例えば第２のクロツ
ク・パルス発生手段が設けられる。このクロツ
ク・パルス発生手段により、選択すべきラツチ列
がアドレス指定されたときには、第２のクロツ
ク・パルスが、制御回路の第２出力線を介して送
られる。この第２のクロツク・パルスは、フイー
ルドで交換可能な全ての装置におけるｐ個の入力
ケートの各々に印加され、そして、アドレス指定
回路により動作状態にされた特定の入力ゲートを
通つて、選択したラツチ列まで送られる。こうし
て、データ・ループ中を循環しているデータが、
選択したラツチ列にロードされる。

〔本発明の実施例〕

第１図に、先行技術のシステムにおける主要な
欠点を示す。

第１図では、フイールドの置換可能な各装置
RU（この例では、印刷回路板）に対して、LSSD
用のデータ入力線SDI、LSSD用のデータ出力線
SDO、並びにクロツクＡの制御線CLAを備えた
制御回路１０が、設けられている。この制御回路
１０には、クロツク制御手段ならびにLSSDのデ
ータを送つたり受け取つたりする通常の手段が、
含まれている。従つて、もし、装置RUを多数
（ｎ）この制御回路１０に接続するなら、制御回
路１０には、多数の入出力ピンを設けなければな
らない。このような構成の装置では、大抵クロツ
クＢの信号も発生することになつている。

第２図に本発明のシステムにおけるデータの授
受を示す。この図では、例えばマイクロプロセツ
サのような装置の制御の下に、制御回路１０によ
つて、データが送られ受け取られている。LSSD
のテストを受ける又は初期設定される装置RU１
−URnでは、シフト・レジスタ・ラツチ（SRL）
の列Ｓ１−Snが形成される。クロツクＡの制御
の下に、このSRL列に、データをロードする。
第２図には、１つのSRL列のみを、概略的に示
している。しかしながら、第４図に関して後で説
明するように、数個のSRL列も形成できる。

入出力は、データ・ループDL２０の一方によ
つて送られ、SDI線によつて、各装置RUによつ
て、各装置RUに与えられる。出力データは、デ
ータ・シフト制御線SH DL２１に印加されるク
ロツクＡの信号による制御で、装置RUからSDO
線を経てデータ・ループDL２０の他方に送られ
る。フイールドの置換可能な各装置RU−ｉに
は、少なくとも１つのラツチを含むアドレス指定
回路Mi２２が設けられている。このようなラツ
チの各々には、SH ML２３の線を介して制御回
路１０からクロツク・パルスが与えられる。全て
のアドレス指定回路のラツチは、モニタ・ループ
ML２４によつて相互に連絡されて、シフト・レ
ジスタを形成する。アドレス指定回路Mi２２の
ラツチの状態は、モニタ・ループML２４を介し
て制御回路１０によつて送られる情報によつて、
決まる。このラツチの状態に応答して、選択され
たSRL列にデータがロードされる。

このことが、第２図では、各装置RUに提供さ
れた線Ai２５で概略的に示されている。各装置
RUをアドレス指定するのに必要な情報を、モニ
タ・ループML２４を介して送る手段について
は、後で第５図に関して説明することにする。

このような構成にすると、ｎ個の装置URをテ
ストするのに、制御回路１０には、６個の入出力
ピンだけで良い。これに対して、第１図に示した
先行技術のシステムでは、３×ｎ個の入出力ピン
が必要である。

第３図に、単一のSRL列を有する装置RU−ｉ
を示す。

第３図の参照番号３１，３３，３５，３６，３
７、及び３９は、装置RU−ｉが第２図の構成で
接続されていることを示す。

その論理機能をテストするために装置RU−ｉ
においてはラツチ列が形成されるが、そのラツチ
列を、３０として概略的に示す。このラツチ列
は、各段が先に示したように構成された１対のラ
ツチＬ１，Ｌ２から成るシフトレジスタである。
装置RU−ｉの入力３１で受け取る、LSSDのテ
スト・データは、入力ピンSDI−ｉに順次与えら
れ、各ラツチの入力Ａに印加されるクロツク信号
による制御で、レジスタ中をシフトする。出力ピ
ンSDO−ｉで得られる、テストのために即ち欠
陥部分を分離するために使用されることになつて
いる出力データは、出力３３で利用できる。

第３図のアドレス指定回路Miは、２つのラツ
チＬ１，Ｌ２から成る１段のシフト・レジスタ
SR−ｉ３４である。

アドレス指定の情報は、モニタ・ループML２
４中を循環しており、装置RU−ｉの入力３５で
受け取られるのであるが、この情報は、ラツチＬ
１の入力SDIに印加される。クロツクＡの信号
は、装置RU−ｉの入力３６で受け取られるが、
この信号は、ラツチＬ１の入力Ａに印加される。
そして、装置RU−ｉがアドレス指定されるとき
はいつでも、この信号によりSRL−ｉ３４がセ
ツトされることになるし、又は、制御回路１０に
より選択された他の装置RUをアドレス指定する
ときには、この信号により、アドレス指定の情報
が次のSRL段へ伝播されることになる。ラツチ
Ｌ２の出力SDOは、装置RU−ｉの出力３７を通
つて、次の装置のラツチＬ１の入力SDIに印加さ
れ、モニタ・ループML２４を形成することにな
る。

装置RU−ｉに設けられたアンド・ゲート３８
は、２つの入力を有し、一方の入力が、アドレス
指定回路Miの出力SDOに接続され、他方の入力
が、シフト制御線SH DL２１に接続されている。
この他方の入力において、システムがLSSDのテ
スト状態にあるときに制御回路１０で発生される
クロツクＡの信号が、装置RU−ｉの入力３９を
介して受け取られる。

従つて、もし制御回路１０により、装置RU−
ｉがラツチSRL−ｉ３４の設定でアドレス指定
されているなら、シフト制御線SH DL２１を介
して制御回路１０により送られるクロツクＡの信
号は、アンド・ゲート３８を通つて装置RU−ｉ
のラツチ列３０にゲートされる。データ・ループ
DL２０に存在するデータは、装置RU−ｉの入
力３１で入力されるが、こうして、このデータ
は、入力線SDI−ｉを介してラツチ列３０にロー
ドされる。

装置RU−ｉに設けられた他のアンド・ゲート
４０は、２つの入力を有し、一方の入力が、ラツ
チ列３０の最後の段におけるラツチＬ２の出力を
受け取り、他方の入力が、アドレス指定回路Mi
の出力SDOを受け取つている。従つて、装置RU
−ｉがアドレス指定されているときには、処理す
べきデータは、アンド・ゲート４０の出力SDO
−ｉで得られるが、このデータは、装置RU−ｉ
の出力３３からデータ・ループDL２０を通つて
制御回路１０へ戻される。

さて、第４図を用いて、各装置RU−ｉ内の複
数のラツチ列をテストすることにも、以上述べた
原理が適用できることを、示すことにする。

各装置RU−ｉ中の複数のラツチ列４１−１な
いし４１−ｐをアクセスすることを考える。第４
図には、４つのラツチ列しか示していない。例え
ば、ｐ＝８とする。

装置RU−ｉでは、第３図に関して示したのと
同じようにして、モニタ・ループML２４及びデ
ータ・ループDL２０に接続される。従つて、装
置RU−ｉの入出力端子を示すのに、同じ参照番
号を用いている。

左記に述べたようにして、データは、ラツチ列
にロードされ、そこから読みだされる。各ラツチ
列４１−ｊに対して、第３図のアンド・ゲード３
８及び４０と同じようにして接続されている、２
つのアンド・ゲート３８−ｊ及び４０−ｊが、提
供されている。

しかしながら、ゲートを動作させるアドレス指
定回路は、異なる。

アドレス指定回路Miには、複数のSRLが含ま
れる。第４図には、３つのSRL４２，４３及び
４４を示してある。これらは、その出力線４５，
４６及び４７にアドレス・ビツトをあたえ、これ
によつて、８つのラツチ列をアドレス指定するこ
とができる。アドレス指定回路Miにおけるラツ
チの数ｍは、アドレス指定すべきラツチ列の数ｐ
に異存しており、これら２つの数には、ｐ＝2^mと
いう関係がある。

最初のラツチの一方の入力は、装置RU−ｉの
入力３５でモニタ・ループML２４に接続されて
いる入力SDIである。ラツチ４２，４３及び４４
におけるクロツクＡの各入力で、制御回路１０か
らSH ML２３を介して装置RU−ｉの入力３６
に提供されるシフト・パルスが、受け取られる。

ラツチ４４の出力SDOは装置RU−ｉの出力３
７から、モニタ・ループML２４を経て、次の装
置の最初のラツチ４２の入力SDIに接続されてい
る。

３つのアドレス・ビツトが、ラツチ列選択回路
４８に印加される。このラツチ列選択回路４８
は、１組のゲート及びインバータから成り、その
出力線４９−１乃至４９−８のうちの１つに、ラ
ツチ列選択信号を提供する。このラツチ列選択信
号は、ラツチ４２，４３及び４４の出力線４５，
４６及び４７に存在するアドレス・ビツトの構成
に依存している。例えば、この構成が000のとき
には、出力線４９−１に存在する信号のみが高レ
ベルとなり、アンド・ゲート３８−１を動作させ
ることができる。また、この構成が111のときに
は、出力線４９−８に存在する信号のみが高レベ
ルとなり、アンド・ゲート３８−ｐ（ｐ＝８）を
動作させることができる。

一旦、ラツチ列が選択されてしまうと、データ
は、第３図の構成のように選択されたラツチ列に
ロードされる。

出力側のアンド・ゲート４０−１乃至４０−ｐ
も、ラツチ列選択信号によつて制御されるので、
選択されたラツチ列からの出力データのみが、装
置RU−ｉの出力３３におけるSDO−ｉ線に存在
することになる。これらのデータは、第２図に関
して説明したように、データ・ループDL２０を
経て、制御回路１０に戻される。

さて、第５図を用いて、制御回路１０のうちの
アドレス情報を送るのに使用される部分を示す。
このアドレス情報は、モニタ・ループML２４を
介して送られるものである。今、各装置において
は、複数のラツチ列がアドレス指定されるとす
る。

第５図の制御回路１０は、マイクロプロセツサ
５０及びメモリ５１から成る。このメモリ５１に
は、制御プログラムとデータがストアされてい
る。マイクロプロセツサ５０は、アドレス母線５
２を介してプログラム制御でアドレス指定される
レジスタにより、外部の回路と接続される。デー
タは、データ母線５３を介してアドレス指定され
たレジスタに送られる。第５図には、５つのレジ
スタ５４，５５，５９，６０及び６５を示してあ
る。最初のレジスタ５４は、次のような単一のラ
ツチから成る。即ち、システムがLSSDのテスト
状態にあるときに、セツトされるようなラツチで
ある。２番目のレジスタ５５は、アドレス指定の
間にセツトされるようなラツチである。レジスタ
５５のラツチ出力は、インバータ５６によつて反
転される。アンド・ゲート５７は、３つの入力を
有し、その１つはラツチ５４の出力を受け取り、
もう１つは、インバータ５６の出力を受け取り、
残りの１つは、クロツク回路５８の出力であるク
ロツクＡの信号を受け取る。このクロツクＡの信
号は、種々のラツチ列におけるラツチを制御する
のに使用される。アドレス指定が終了したとき
に、LSSDのテスト状態では、このクロツクＡの
信号と同じ信号が、データ線SH DL２１にゲー
トされる。

レジスタ５９には、どの装置RUが選択される
かに依存して、SH ML２３の線を介して送られ
るべきクロツク・パルスの数を示す情報がロード
される。例えば、装置RU−ｉをアドレス指定す
るためには、各アドレス指定回路Mi２２がに各
装置におけるＰ個のラツチ列をアドレス指定する
ためのｍ個のラツチから成るとすると、ｉ×ｍ個
のクロツクパルスが必要となる。

レジスタ６０には、選択した装置においてアド
レス指定されるべき特定のラツチ列を示すアドレ
ス・ビツトがロードされる。このレジスタの内容
は、SH ML２３の線に存在するクロツク・パル
スによる制御で、順次、モニタ・ループML２４
を介して、アドレス指定回路に送られる。

各シフト動作後に、ゼロが“０作用
（Force0）”入力Ｆを介してレジスタ６０中に入
力されるので、それで、ｍ個のクロツク・パルス
（この例では、ｍ＝３）後にはレジスタ６０の内
容は“全てゼロ”となり、ゼロがモニタ・ループ
ML２４を介してアドレス指定回路に送られるこ
とになる。

SH ML２３の線へのクロツク・パルスは、レ
ジスタ５９の内容に応じて、次のような制御手段
６１により、発生される。即ち、クロツク回路６
２、比較回路６３及びアンド・ゲート６４から成
る制御手段である。アンド・ゲート６４は、
LSSDのテスト状態においてもまたアドレス指定
の状態においても、動作可能である。レジスタ５
９の“減分”入力Ｄにクロツク・パルスが印加さ
れるときにはいつでも、レジスタ５９の内容は、
１だけ減らされる。

最初に、レジスタ５９の内容は、“全てゼロ”
であり、このレジスタの内容と全てがゼロのアド
レス・ビツト構成とを比較する比較回路６３によ
つて、アンド・ゲート６４を不動作にする信号が
提供される。それで、SH ML２３の線には、何
らパルスが印加されない。

レジスタ５９に、所定の装置をアドレス指定す
るのに必要な値、例えば、３番目の装置をアドレ
ス指定する“９”（001001）が、ロードされると
きには（第４図に示したように各装置には３つの
アドレス指定ラツチが含まれているとしている）、
比較回路６３によつてアンド・ゲート６４は動作
可能にされ、アンド・ゲート６４によつてSH
ML２３の線にはクロツク・パルスが印加され
る。一方、クロツク・パルス毎に、レジスタ５９
の内容は１つづつ減らされることになるので、９
個のパルス後には、レジスタの内容は、“全てゼ
ロ”になり、もはや、SH ML２３の線には何ら
パルスは印加されないことになる。

これらのクロツク・パルスによつて、レジスタ
６０の内容は、１度に１ビツトだけシフトされ
て、ML２４の線に送られる。SH ML２３の線
に送られる終りから３つのクロツク・パルスによ
つて、そのビツト構造が、選択された装置の３つ
のアドレス指定ラツチ４２乃至４４に入れられ
る。

こうして、アドレス指定が完了し、ラツチ５５
はゼロにリセツトされる。これにより、クロツク
ＡのパルスがSH DL２１の線に印加されること
になる。

このようにして選択したラツチ列へ送られるべ
きデータは、レジスタ６５に置かれ、“スタート”
ピンＳからデータ・ループDL２０へ順次送られ
る。選択したラツチ列でシフトされそこから引き
出されたデータは、選択した装置の出力３３か
ら、再びレジスタ６５に戻される。全てのテス
ト・データが送られてしまうと、レジスタ６５の
内容がプログラム制御の下に読出、マイクロプロ
セツサへ送られて、そこで処理される。

各装置では、アドレス指定ラツチの列は、次の
ようにして、復元される。即ち、最後の装置のア
ドレス指定に対応するｎ×ｍ個のクロツク・パル
スをSH ML２３の線に送り、そしてレジスタ６
０に000………のアドレス・ビツト構成をロード
することによつてである。

データが単一のラツチ列にロードされそこから
読みだされることになつている場合には、そのラ
ツチ列がアドレス指定されて、データがロードさ
れ、先に示したようにしてデータがそこから読出
される。それから、例えば、制御ループに必要な
数のゼロをおくることによつて、ラツチは、復元
される。

データが全てのラツチ列にロードされそこから
読みだされることになつている場合には、例え
ば、次のようにして、全ての装置において同じ順
序で全てのラツチ列をアドレス指定することがで
きる。即ち、適用可能なラツチ列の番号、例えば
“100”（ラツチ列番号２）を、レジスタ６０に、
そこにゼロを入れることなくロードし、そして、
データがロードされるか又は読みだされるたびご
とに、SH ML２３の線に３つのクロツク・パル
スを送ることによつてである。これにより、アド
レス情報がモニタ・ループ中を伝播させられる。
こうして、ラツチをリセツトすることなく、全て
のラツチ列を順次アクセスすることができる。

もちろん、アドレス指定回路には、所定のラツ
チによつて所定のラツチ列が選択されるように、
各装置中のラツチ列の数に対応した数のラツチを
設けることができる。その場合、アドレス・ビツ
ト構成は、コード化されず、各ビツトが個々のラ
ツチ列に対応する。またレジスタ６０には、ｐ個
のアドレス指定ラツチの状態を定めるｐ個のビツ
トから成るアドレス・ビツト構成を送れるよう
に、ｐ個のビツト位置が設けられる必要があるで
あろう。そして、所望のビツト構成を伝播するの
に必要なクロツク・パルスの数は、さらに多くな
りそれで、アドレス指定の動作を完了するのに、
さらに多くの時間がかかるであろう。

種々の装置をアドレス指定することについて説
明してきた手順には、さらに、次のような利点が
ある。即ち、回路を変更することなく、装置を付
加したり又は除去したりできることである。その
場合、SH ML２３の線で送られるクロツク・パ
ルスの数を変えることだけで良い。

【図面の簡単な説明】

第１図は、先行技術のシステムの回路図、第２
図は、本発明のシステムの回路図、第３図は、単
一のラツチ列が設けられている置換可能な装置の
回路図、第４図は、複数のラツチ列が設けられて
いる置換可能な装置の回路図、第５図は、本発明
のシステムを動作させるのに必要な制御回路の部
分の回路図である。 １０……制御回路、２２……アドレス指定回
路、３８……アンド・ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 複数の装置を有し、各装置内にテストや初期
   設定のために動作可能なラツチ列を１個以上含む
   データ処理システムにおいて、任意に選択するラ
   ツチ列にデータをロードしたり、該ラツチ列から
   データを読出したりするためのラツチ列制御シス
   テムであつて、 装置を選択する役目を持たずに任意の装置内の
   ラツチ列だけを選択するのに必要な個数のビツト
   から成るアドレス信号を保持するためのアドレス
   手段と、任意のレジスタ列にロードすべきデータ
   を送り出したり、該レジスタ列から読出すデータ
   を受け取るためのデータ送受信手段と、上記アド
   レス信号の送信の制御のための第１のクロツク・
   パルス信号を生じる第１のクロツク手段と、上記
   データの送受信の制御のための第２のクロツク・
   パルス信号を生じる第２のクロツク手段とを含む
   制御回路と、 各装置に設けられていて、該装置内のラツチ列
   の個数に応じた数のシフト段から成るアドレス用
   シフト・レジスタを有し、該アドレス用シフト・
   レジスタに送り込まれる上記アドレス信号に応じ
   て、該装置内のラツチ列を選択する選択信号を生
   じるアドレス回路と、 上記制御回路内のアドレス手段に対して全ての
   装置内のアドレス用シフト・レジスタを直列接続
   しているモニタ・ループと、 上記第１のクロツク・パルス信号を全ての装置
   内のアドレス用シフト・レジスタに与えて、上記
   モニタ・ループにおける上記アドレス信号のシフ
   ト動作を行わせるための第１の制御線と、上記制
   御回路内のデータ送受信手段と上記複数の装置と
   の間でデータを伝送するためのデータ・ループ
   と、 上記第２のクロツク・パルス信号を全ての装置
   に与えるための第２の制御線と、 各装置内のラツチ列毎に設けられていて、該装
   置内の上記アドレス回路から上記選択信号が与え
   られるとき、上記第２のクロツク・パルス信号の
   制御の下に上記データ・ループにおけるデータを
   関連するラツチ列に送り込んだり、該ラツチ列内
   のデータを上記データ・ループへ送り出したりす
   るゲート手段とを有し、且つ 上記制御回路には、所望のラツチ列との間のデ
   ータの送受信に際して、先ず、上記所望のラツチ
   列に関するアドレス信号を上記アドレス手段にセ
   ツトすると共に、上記制御回路から上記モニタ・
   ループに沿つて上記所望のラツチ列を含む装置ま
   でに存在する上記アドレス用シフト・レジスタの
   総シフト段数に応じた数のパルスを上記第１のク
   ロツク・パルス信号として生じるように上記第１
   のクロツク手段を制御する手段と、上記アドレス
   信号の送信後、上記データ送受信手段及び上記第
   ２のクロツク手段を働かせる手段とが設けられて
   いる ことを特徴とするラツチ列制御システム。