JP2575764B2 - 複数の制御／観察ノードを有するテスト可能な論理装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的には、超LSI回路のテストに関し、特
に区分編成システム内の定義されたテスト境界の走査テ
スト法に関する。

（従来の技術） 集積回路の密度を増大させるため、いくつかのプログ
ラムが進行中である。これらのプログラムの１つは、超
高速集積回路（VHSIC）のプログラムであつて、それは
超LSI（VLSI）技術を用いるエレクトロニクスを発展さ
せて、より進んだ高性能の装置を与えることになつた。
従来のVLSIプログラムには５×10¹³ゲートHz/cm²の機能
スループツト率の性能仕様をもつものがある。この型式
の性能を達成するために、超微細の線を描くことができ
るリソグラフイ装置が設定されなければならず、また必
要なパツケージも製造されなければならない。これらの
チツプは、0.25平方インチ（0.635cm²）の各チツプ上に
20,000〜40,000個のゲートと100,000〜400,000個のトラ
ンジスタを有するチツプを造ることができる0.5μとい
う特徴線巾を有している。また、これらのチツプは150
〜400ピンを有するキヤリア上にマウントされる。

高密度VLSI装置を開発するのに最も大きな障害の一つ
はテスト（検査）である。VLSI回路またはVLSI回路を用
いるシステム（装置）に存在する複雑な回路機能、大量
の回路機能の一方または両方のために、テスト方法はそ
れ自身が非常に複雑なものになつてしまつた。また、複
雑なテスト方法は一般にソフトウエアを含む対応した複
雑な装置を必要とし、さらに実施するのがますます費用
がかかりかつめんどうになつてきている。しかし、所定
のチツプ設計に対して比較的に高度の信頼性を確保する
ためには、テストによつて故障が高い率で検出可能なよ
うに設計することが必要である。故障検出率の現在の目
標は98％以上である。

LSI回路をテストするための最もよく知られた方法の
１つは文献によく記載されているレベル高感度走査設計
（level sensitive scan design:LSSD）である。LSSDの
一般的な説明についてはDonald Komonytskyに発行さ
れ、Storage Technology Corporationに譲受された米国
特許第4,519,078号参照。また電子構造のテストの特許
および刊行物の総合リストのためにはA.Blumに発行さ
れ、International Business Machinesに譲受された米
国特許第4,428,060号およびE.J.McCluskey著“A Survey
of Design for Testability Scan Techniques"参照。
基本的に、LSSDはLSI回路内にある複数個の制御可能／
観察可能点を用いる。複数個のシフトレジスタラツチ
（SRL）が直列態様で含まれているこれらの点にデータ
がシフトできるようにすることによつて制御可能性が得
られる。そしてテストが行なわれ、データはSRLに格納
され、その観察のためにシフトバツクアウトされる。し
たがつて、LSI回路の制御／観察はもはやパツケージ内
のピンの数に依存しない。また、ラツチ自身は内部回路
の一部であるから、それらを順次回路内のフイードバツ
ク路を破壊するのに用いることができ、それによつて、
SRL間の組合せ回路のテストが自動的に発生できるよう
になる。

典型的な走査設計では、シフトレジスタは設計機能の
ために必要な特定点に配置されるが、テスト目的のため
に走査チエーンで一緒に接続される。その走査チエーン
によつてテストのためにレジスタに任意のテスト状態が
実現される。次に、テストパターンがコンピユータ上に
発生される。発生されたテストパターンはSRLにシフト
インされ、テストベクトル（デイジタルデータの選択さ
れた語またはグループ）がチツプの主入力またはピンに
与えられ、システムクロツクがテストを実行するために
供給され、主出力ピンが期待されたベクトル出力と比較
され、データはそれと既知の良好なテストベクトルと比
較するためにSRLからスキヤンアウトされる。このテス
トを行なうには、多数の直列のテストベクトルがそれら
をSRLにシフトインし、供給し、結果をシフトバツクア
ウトのために通常必要である。これによつて、これらの
テストを従来のテスタに応用する場合には幾分時間がか
かり過ぎることになる。

従来の走査設計では、SRLは、米国特許第4,519,078に
示されているように、連続ストリングで接続されるか、
または、William McAnneyに発行され、Internatinal Bu
siness Machines Corporationに譲受された米国特許第
4,503,537号に示されるように並列態様で実現される。
順次設計では、所定のチツプをテストするために所定の
量の時間が必要である。テストを行なうためにSRLにデ
ータをシフトインし、そのデータをシフトアウトするの
に必要な時間の量は直列チエーン内のSRLの数によつて
決定される。チツプのたつた１つの機能だけがテストさ
れるべきであるとすれば、データは、この機能をテスト
するためにチエーン内の全てのシフトレジスタを介して
シフトされなければならないだろう。たとえば、あるチ
ツプが複数の機能を有し、適当なテストを行なうのに６
回のSRLのロード、アンロードを必要とした他方の機能
と比較して一方の機能が４回のSRLのロード、アンロー
ドを必要とする場合、第１の機能用のシフトレジスタ
は、第２の機能のテストパターンに対して最後の２つの
パスを実行するためには、それのロード・アンロードを
２回追加的に行なわなければならないだろう。これら追
加的な２つのパスに対して第１機能用のレジスタを介し
てのシフトに要する時間は浪費時間である。追加的な時
間の他に、レジスタを一緒に接続するためには追加的な
論理が必要である。このことは、通常の論理フローを用
いてレジスタがより簡単にロード・アンロードできる場
合にもあてはまる。この特別の論理は、特にレジスタが
バスに接続される場合致命的な欠点となるだろう。

上記の欠点を考えると、データを制御／観察点に走査
するのに要する時間を減少し、またテストパターンの発
生に要する時間を減少する走査技術を用いるテスト方法
が要請される。

（発明の概要） ここに開示され、「特許請求の範囲」に画定される本
発明は論理回路上の周辺ポートのテストを容易にするシ
フトレジスタラツチを備えている。このシフトレジスタ
ラツチは周辺ポートの１つとインタフエース接続された
動作入力と周辺ポートの他のものとインタフエース接続
された出力を有する。走査データ入力が内部直列データ
リンクから直列データを受信するために備えられてい
る。動作ゲートが、動作クロツク信号の受信に応答して
動作入力からラツチノードへデータをクロツク入力する
ために備えられている。走査ゲートが、テストクロツク
信号の受信に応答して走査データ入力からラツチノード
へデータをクロツク入力するために備えられている。ラ
ツチノードに格納すなわちストアされたデータを出力か
ら分離するために分離モードで動作し、また論理回路へ
の入力のためにラツチノードから出力へデータを転送す
るために非分離モードで動作する第１の分離回路がラツ
チノードと出力との間に配置される。テスト中に周辺ポ
ートから論理回路へのデータの入力を禁止するためにシ
フトレジスタラツチの出力とそれに関連した周辺ポート
の間に第２の分離回路が配置される。ラツチノードから
シフトレジスタラツチの出力へデータを転送し、また外
部テストイネーブル信号の受信に応答してテスト中のデ
ータの入力を禁止するように上記分離回路を制御するた
めに制御回路が備えられる。通常動作モードでは、ラツ
チノードはシフトレジスタの出力から分離され、データ
は周辺ポートを通つて論理回路に入力されることが許さ
れる。

ここに開示され、特許請求された本発明はテスト可能
な論理モジユールを含む。この論理モジユールは、一緒
に動作可能で、一定のモジユール機能を与える複数個の
定義論理回路からなる。各論理回路はそれのテストを可
能にする複数個の埋込み制御／観察位置を有する。論理
回路は並列レジスタを介して共通内部バスにインタフエ
ースされる。各並列レジスタは並列の制御／観察位置を
有する。テストの間、各並列レジスタは別々にアドレス
指定され、並列のテストベクトルでロードされ、次に、
埋込み制御／観察位置はテストベクトルを直列的にシフ
トするための直列チエーンで接続される。ロード後、テ
ストベクトルは関連した論理回路に与えられ、その結果
は並列レジスタおよび直列制御／観察位置の両方に記憶
される。並列レジスタは次に、各レジスタを選択的にア
ドレス指定し結果をバス上に出力することによつて共通
バスを介してアンロードされる。次に直列制御／観察位
置が直列データリンクを介してアンロードされこれらの
結果の観察を可能にする。

本発明の別の実施例では、各並列レジスタはそのロー
ドまたはアンロードの間に関連した論理回路から分離す
るように動作できる。この分離によつて並列レジスタが
テストベクトルでロードされれ、全ての直列制御／観察
位置がロードされるまでテストベクトルが維持されるこ
とを可能にする。これによつてロードの間に並列レジス
タの内容が変化するのを防止する。

ここに開示され、特許請求された本発明は区分可能な
組合せ論理回路を有している。この回路は動作モード、
テストモードの両方を有する複数の論理モジユール有す
る。これらのモジユールの各各は、複数個の制御／観察
位置をもつた定義テスト境界を形成するようテストモー
ドで動作可能である。これらのモジユールは動作モード
でインタフエースされ所定の動作形式に従がつた一体論
理機能を与える。テストモードでは、テストモジユール
の各々はテスト境界を定義し、お互いから分離するよう
に構成される。各モジユールはテスト境界が定義された
後テストのために選択可能である。次に所定のパターン
のテストベクトルが選択モードの制御／観察位置に与え
られてテストを実施する。テストの結果は観察のために
取出すことができるように制御／観察位置に記憶され
る。

本発明の別の実施例では、テストベクトルは最初に、
制御／観察位置で、各々が通常動作入力、テスト入力お
よび出力を有するシフトレジスタに記憶される。これら
のラツチは、１つのラツチの出力を隣接ラツチのテスト
入力に接続するようにいもずるチエーン構成で接続され
る。通常動作入力は、テストベクトルがラツチにロード
できるようにテストの第１部分の間に関連した組合せ論
理から分離される。テストベクトルはチエーンの第１ラ
ツチに連続的に入力され、全てのラツチがロードされる
までチエーンを介して走査される。次に、通常動作入力
が関連した組合せ論理に再接続され、テストが行なわれ
て、結果がラツチに記憶される。ラツチをアンロードす
るためには、通常動作入力を再び開いてラツチを分離す
る。データはいもずるチエーン構成の最後のレジスタか
ら連続的にスキヤンアウトされる。

本発明のさらに他の実施例では、各モジユールはそこ
との間でデータの送受信を行なう回路の外に共通の並列
インタフエースを備えている。テストモードの間は、こ
れによつて、複数個の制御／観察点が単一のクロツクサ
イクルでロードできるように並列データがモジユールに
入力することが可能になる。さらに、モジユールのうち
の選択されたものは、上記回路の外部と直接インタフエ
ースされてテストベクトルがそこに加えられることを可
能にする。外部インタフエース線は制御／観察位置を有
する。

ここに開示され、特許請求された本発明は論理回路を
テストする方法および装置を含む。論理回路は定義され
たテスト境界をもつた複数のモジユールに分割され、各
モジユールは関連した内部論理を有する。その論理はシ
フトレジスタラツチがそこに配置される関連した制御／
観察位置を有する。各ラツチはテスト入力、通常入力お
よび出力を有する。通常入力および出力は通常動作の間
に論理回路とインタフエースされ、他方、テスト入力お
よび出力はテストの間直列テストチエーンとインタフエ
ースされる。直列チエーンは各モジユールで直列入力お
よび直列出力とインタフエースされる。各モジユールは
上記回路の共通直列入力および共通直列出力とインタフ
エースされる。モジユールの選択は、外部モジユールア
ドレスを受け、インタフエースを制御してテストベクト
ルをそれの記憶のためにモジユールの選択された１に入
力することを可能にするアドレスバスによつて与えられ
る。これらのテストベクトルが次に与えられ、結果がシ
フトレジスタラツチに記憶される。結果の記憶後、その
結果は選択された１つのモジユールの直列モジユール出
力から共通直列出力へスキヤンアウトされる。選択され
ないモジユールは、結果が選択モジユールからだけ出力
されるように阻止された出力を有する。

（実施例） テスト区分論理回路 第１図にはテスト区分の超LSI回路10のブロツク図が
示されている。VLSI回路は動作モードおよびテストモー
ドで構成でき、テストモードの構成が第１図に示されて
いる。一般に、VLSI回路の動作モードでは、機能は通
常、区分（モジユール化）される。これらの回路は、制
御機能、格納機能などを与える別々のモジユールをもつ
た任意の数のモードで動作することができる。これらの
モジユールは通常、装置ピンを介して回路の外部とイン
タフエースされ、データ、アドレスおよび制御信号に対
するインタフエースを与える。種々の多重化回路を用い
ることによつて、ピン機能は変更でき、装置の内部構造
さえも変更できる。

テストモードでは、内部制御バス12はクロツク信号、
テスト信号および種々の他の制御信号のような制御機能
のためにピン14とインタフエースされる。内部アドレス
バス16はピン18とインタフエースされ、アドレスのLSI
回路10への入力を可能にする。内部データ入出力（I/
O）バス20はピン24とインタフエースされ二方向のデー
タの流れを可能にする。ここで、バス12,16および20
は、テストモードの間、それぞれ装置ピン14,18,および
24とインタフエースされるにすぎないことに注意を要す
る。

VLSI回路10の動作モードでは、これらのピンは特定の
利用に依存した他の機能を有することができる。

チツプ10における論理は機能論理モジユール26a〜26n
に分割される。この論理は組合せ論理と順次論理両方の
組合せである。各機能モジユール26a〜26nはテストモー
ドで制御バス12、アドレスバス16およびI/Oバス20とイ
ンタフエースされる。アドレスバス16はモジユール26a
〜26nのそれぞれをアドレス指定するために用意され、I
/Oバス20は各モジユールとの並列データのインタフエー
スのために用意される。モジユール26a〜26nの全部を制
御するための制御信号は制御バス12を介して与えられ
る。動作モードにおいてモジユール間のインタフエース
を用意するため、動作バス27を備えてモジユール間で信
号を移動させる。これらの信号はバス12,16および20に
運ばれた制御、アドレスおよびデータの各情報に加わ
る。第１図の構造では、チツプの外部ピンは、そのチツ
プの内部論理は外部的にアクセス可能でテスト手続の制
御がなされるように内部的にインタフエースされる。

各モジユール26a〜26nはまた、スキヤンデータインポ
ート（SDI）およびスキヤンデータアウトポート（SDO）
を備えている。SDIポートはコモンスキヤンデータイン
ライン28とインタフエースされ、SDOポートはコモンス
キヤンデータアウトライン30とインタフエースされる。
スキヤンデータインライン28は直列データを受信するた
めの外部ピンに接続され、スキヤンデータアウトライン
30は直列データを出力するための外部ピンにインタフエ
ースされる。

各モジユール26a〜26nは、テストモードにあるとき機
能論理に対する定義されたテスト境界を与える。このテ
スト境界が定義されると、テスト中のモジユールは、バ
ス27の入出力を分離することによつて他のモジユールか
ら作動的に分離される。定義されたテスト境界内の組合
せ論理はそれに関連した数個の内部テスト点を有し、そ
のテスト点はテストのために必要な制御／観察を与え
る。内部テスト点には２つの型式がある。ひとつはSDI
およびSDOポートを介してアクセス可能で、デイジーチ
エーン（いもづる）構成に配列された直列テスト点であ
り、もうひとつはI/Oバス20を介してアクセス可能な並
列テスト点である。テストベクトル直列テスト点にロー
ドされるとき、これを「走査」という。テストベクトル
をモジユールにロードするために、並列テストベクトル
がI/Oバス20を介してロードされ、次に直列テストベク
トルがSDIポートおよびSDOポートを介してロードされ
る。

モジユール26a〜26nは別々にアドレス指定可能でテス
トベクトルがSDIライン28上で所定のモジユールに選択
的にスキヤンインして、並列データをI/Oバス20および
専用インタフエースピン32a〜32nに入力したままでテス
ト点のいくつかを選択できるようにする。選択モジユー
ル内の機能論理と関連したテスト点にテストベクトルが
供給された後、結果が直列および並列テスト点で「補
獲」され、次にその結果がライン30でスキヤンアウトさ
れ、I/Oバス20および出力ピン32a〜32nで出力される。
第１図のシステムでは、定義されたテストパターン内に
選択的に入力できる直列テストパターンおよび並列テス
トパターンの形式で刺激を印加できる。これらの定義さ
れたテスト境界モジユール26a26nの各々はそれが別々に
テストできるようにアドレス指定可能である。このこと
は、各モジユール26a〜26nが異なつた数のテスト点を有
し、異なつたテストパターンシーケンス（順序）に加え
て所要の制御／観察を与えることができる点において重
要である。このテストパターンシーケンスを完了するた
めには、複数個の走査動作を要求してこのテストを遂行
することができる。

モジユール26a〜26n全部の直列テスト点が単一の「い
もずる」構成で一緒に接続されているとすれば、各スキ
ヤンシーケンス毎に直列テストベクトルを直列テストベ
クトルを全部の直列テスト点にシフトすることが必要に
なるだろう。たとえば、モジユール26aが走査路に10個
のテスト点を有し、完全なテストを行うために10組の走
査データを必要とし、またモジユール26bが走査路に３
個の直列テスト点を有し、完全なテストを行うために６
組の走査データを必要とする場合、いもずる構成ではデ
ータが追加的に４回モジユール26bの直列テスト点にシ
フトされることが必要となるだろう。この追加的な４回
の走査の間は、モジユール26bのテストは最初の６回の
走査で終了しているから、そのモジユールの直列テスト
点を観察または制御する必要はない。これによつて、３
個の直列テスト点が26bに追加的に４回ロード、アンロ
ードされることが必要となり、これが必然的に全体のテ
スト時間に加わる。

動作に際しては、論理回路はまず、テストモードに置
かれ、第１図に示されるように構成される。これによつ
て、モジユール26a〜26nがお互いから効果的に分離さ
れ、テストの間のそれらの完全な制御が可能になる。ま
た、他のモジユールから発生した信号が走査バス27を通
つて送られ、テスト結果を妨害するのが防止される。次
に、アドレスがアドレスバス16および選択された26a〜2
6nの１つに入力される。次に、テストクロツク信号が、
SDIライン28上のスキヤンデータとともに制御バス12上
に入力される。さらに、並列データも選択モジユールの
主入力に入力され、テストが制御バス12上のクロツク信
号の制御の下に行なわれる。テストが終了すると、補獲
された結果が選択モジユールからSDOライン30上で、ま
たI/Oバス20および出力ピン32a〜32nのうち関連したも
のからスキヤンアウトされる。次に、これらの結果はチ
ツプ10の外で分析され、有効なテストベクトル、さらに
必要に応じて、選択モジユールに入力され、関連した機
能論理に与えられた別のシーケンスの並列、直列テスト
ベクトルと比較される。選択モジユールのテストが終了
すると、別のモジユールが選択され、テストが続けられ
る。

一組の機能論理に対する画定されたテスト境界に所定
の数の直列点、並列点の一方または両方を与えることに
加えて、モジユラー化された機能論理グループを用いる
と初期設計の互換性および速度が増大する。各モジユー
ル26a〜26nは組合論理および順次論理両方の固有の配列
を有する。テストパターンが発生され、定義されたテス
ト境界内の所定グループの機能論理グループに対してデ
バツグされると、テストパターン自身が「定義」され
る。モジユール26a〜26nの所定のものの論理が変化する
場合、または付加的なモジユールが追加される場合は、
残りのモジユールに対してテストパターンを変える必要
はない。関連したテストパターンとともにモジユラー化
されたグループの機能論理を用いる場合、このプログラ
ミング時間は減少され変化モジユールまたは追加モジユ
ールに対するテストパターンの一部を変更させるだけで
よい。この点について以下詳細に説明する。

モジユラー化された定義テスト境界は、データをスキ
ヤンインし、結果をスキヤンアウトするのに要する時間
を減少させることに加えて、各テストパターンに対する
ゲートの数を減少することを可能にする。これによつ
て、故障分類（fauld grading）、テスト発生の両方が
容易になる。たとえば、回路が10,000個のゲートからな
り、各々1000個のゲートからなる10個の機能グループに
分割された場合、各モジユールに対する障害格付けは1/
10ではなく約1/100に減少するだろう。これは、障害格
付け、テスト発生に要する時間は回路内のゲートの数の
二乗に比例するという事実による。したがつて、回路を
モジユラー化（区分）することによつて、障害格付はか
なり減少できる。

モジユラー化された走査路 第２図には、２つの機能モジユール26aおよび26b内の
直列走査路を示すそれらの概略図が示されている。各テ
スト点はそこに配列された直列シフトレジスタラツチ
（SRL）を有し、特定の機能論理（図示せず）への利用
およびテスト結果の捕獲のためにそこへのデータの入力
を可能にする。便宜上、モジユール26aは直列路に配列
された４個のSRL34,36,38および40を有し、モジユール2
6bは直列に配列された３個のSRL42,44および46を有す
る。モジユール26aおよび26b内のSRLはそれらがテスト
点となるように機能論理（図示せず）と所定の関係にあ
る。ここで、SRLの数は特定の機能によつて定義され、
テスト点の数は完全テストを容易にし必須の制御／観察
を与えるのに必要なものとして任意の数のSRLを論理モ
ジユール26a〜26nの特定の１つに含ませることができる
ことに注意を要する。

モジユール26a内のSRL34はチエーン内の第１のSRLで
あり、マルチプレツクスゲート回路48を介してSDIライ
ン28に接続される入力を有している。SRL40はSRLチエー
ンの最後のSRLで、マルチプレツクスゲート回路50を介
してSDOライン30に接続される。ゲート回路48および50
は、アドレスバス16からアドレスを受信し制御バスから
制御信号を受信するアドレスデコード／選択回路52によ
つて制御される。アドレスデコード／選択回路52はアド
レスバス16からの選択アドレス（アドレス選択）信号お
よび制御バス12からのクロツク信号に応答してSRL34〜4
0をSDIライン28およびSDOライン30とインタフエースす
る。

モジユール26bはモジユール26aに同様に構成され、最
初のSRL42とSDIライン28をインタフエースする入力マル
チプレツクスゲート54およびストリングの最後のSRLをS
DOラインとインタフエースするマルチプレツクスゲート
56を有している。デコード／選択回路52と同様のアドレ
スデコード／選択回路58はゲート54および56の動作を制
御する。

動作においては、１つのアドレスがバス16上に置かれ
たモジユール26aまたは26bの１つを選択する。本発明の
一実施例では、アドレスバス16を複数本のモジユール選
択線からなり、１本の線が各モジユールに接続されてい
る。本発明の別の実施例では、アドレスバス16はデイジ
タル語を各モジユール（これはデイジタル語の１つの値
に対してだけ応答する）に入力する。したがつて、各モ
ジユールはSDIライン28およびSDOライン30に選択的に多
重化できる。

１つのモジユールが選択された後、所定の数の直列デ
ータビツトがSDIライン上に入力され、そのモジユール
内部のSRLは外部発生のテストクロツクでクロツクされ
ストリングを通してデータをシフトする。これを「走査
（スキヤニング）」という。たとえば、４個の直列レジ
スタ34〜40全部に直列データをスキヤンインするために
は複数のクロツクサイクルが必要である。データのスキ
ヤンイン後、モジユール26aを制御しテストベクトルを
付加し、後の観察のためにSRL34〜40内の結果を捕獲す
る。このデータはSDO上でスキヤンアウトされる。SRL34
〜40とインタフエースされた機能論理の複雑性に応じ
て、完全な故障テストが行なわれる前に、SRL34〜40は
テストベクトルを数回スキヤンイン、スキヤンアウトす
る必要がある。

モジユール26bの１回の走査を行なうためには、制御
バス12上のテストクロツクを、データのスキヤンインの
ためには３回、データのスキヤンアウトのために３回循
環させるだけでよい。このシーケンスは、モジユール26
bに対しては、SRL42〜46とインタフエースされた特定の
型式の機能論理およびそのモジユールに対して発生した
テストパターンに応じて所定の回数繰返される。

第２図に示された走査路を破ることによつて、関連モ
ジユールの定義されたテスト境界内で関連SRLを備えた
所定グループの組合せ論理ブロツクを分離することが可
能である。この分離によつて各モジユールが所定のテス
トパターンを占有することが可能になる、テストパター
ンが発生すると、別のモジユールが加えられるかまたは
既存のモジユールの１つが変更されるとき、そのテスト
パターンを再発生する必要がない。さらに、特定モジユ
ールと関連したSRLだけがそのモジユールに対する所定
のシーケンスのテスト走査に対してロードされなければ
ならない。これによつて、モジユールの１つの機能論理
は、より複雑でない別のモジユールにデータがスキヤン
インされることを必要としないで所定の回数だけデータ
をスキヤンイン、スキヤンアウトさせることが可能にな
り、そのモジユールのSRLに要求される走査サイクルが
少なくなる。これによつて、テスト全体を遂行するに要
する時間が減少できる。

第２図のモジユール26aおよび26bはSDIポートおよびS
DOポート両方上にゲートを備えたものとして図示されて
いるが、SDOポートにゲート50および56を備えることが
必要であるにすぎない。これによつて、テストを全ての
モジユールで実行しながらデータを全てのモジユールに
スキヤンインすることが可能となるだろう。しかし、テ
ストベクトルは選択モジユールに対してだけ有効で、そ
の選択モジユールの捕獲結果の観察が要求されるにすぎ
ない。したがつて、選択モジユールのみからの結果の出
力が要求されるにすぎない。選択されないモジユールへ
スキヤンインされたテストベクトルは無視できる。

第３図には、モジユラー化された走査路の別の実施例
が示されている。なお、同一の参照番号は各図で同じ要
素をさす。モジユール26aはSDIライン28′に接続された
SDI入力を有する。次の隣接モジユールたるモジユール2
6bのSDI入力は直列データ線60を介してモジユール38のS
DO出力に接続される。同様にして、モジユール26bのSDO
出力は直列データ線62を介して次の隣接モジユールに接
続される。ストリングの最後のモジユールは直列データ
線64を介してSDOライン30に接続される。各モジユール
は共にシヤントゲート66に接続されたSDI入力およびSDO
出力を有する。ゲート66はその制御入力がインバータ68
を介してそれぞれのアドレスデコード／選択回路52また
は58の出力に接続される。したがつて、選択されないと
きはゲート66はSDI入力をSDO出力に接続する。モジユー
ル26a〜26nの選択モジユールに関連したゲート66だけが
関連SRLが走査データと連続するように開かれる。した
がつて、直列データは各モジユール26a〜26nを通過しな
ければならないが、しかし、選択モジユールのSRLにス
キヤンインされるにすぎない。

並列／直列走査設計 第４図には、機能論理モジユール26a〜26nの１つ（一
般的に26で示す）の概略ブロツク図が示される。第４図
に示されたモジユール26は並列レジスタラツチ（PRL）
およびSRLの組合せを用いる。I/Oバス20上のデータは並
列データをモジユール26内の種々の位置に運ぶための内
部データバス70とインタフエースされる。内部データバ
ス70はPRL72,74,78および80とインタフエースされる。
各PRL72〜80はそれぞれ、組合せ論理回路82,84,88およ
び90にインタフエースされる。便宜上、組合せ論理につ
いてだけ説明するが、順次論理のような他の論理形式も
用いることができることが理解されるべきである。

各組合せ論理回路82〜90は多入力多出力論理ネツトワ
ークである。それは、従来の半導体論理回路の型式をと
ることができる多数レベル（段）の組合せ回路を含む。
各ネツトワークは信号の任意の単一入力組合せに応答し
て信号の単一出力組合せを与える。PRL72〜80は対応す
る組合せ論理ネツトワーク82〜90とインタフエースさ
れ、それとの間でデータの入力、受信の一方または両方
を行なう。したがつて、PRL72〜80はテスト点となる。

各PRL72〜80はそこへデータを選択的に入力したりま
たはそこから取出すためにアドレス指定可能で、またそ
こへデータを滞留させて対応する組合せ論理回路の内部
バスから分離するのに制御可能である。したがつて、各
PRLはそれに対応した組合せ論理回路の入力または出力
への利用のために所定のテストベクトルでロード可能で
ある。この並列ローデイングによつて全体として回路の
テスト時間が減少する。

PRL72〜80と結合した組合せ論理回路82〜90は、当該
組合せ論理回路によつて与えられた特定の機能に依存し
て、その回路の通常の動作の間にお互いにインタフエー
スするかもしれない。その場合は、故障テストの間にモ
ジユール26内の組合せ論理回路を分離してその故障テス
トをさらに制御することが必要になるかもしれない。こ
れはSRLでなされる。SRL92は組合せ論理回路82と結合さ
れ、SRL94は組合せ論理回路88と結合され、SRL96は組合
せ論理回路90と結合され、SRL98は組合せ論理回路84と
結合されている。付加的な組合せ論理回路100（そこに
は付加的なSRL102が結合されている）はSRL96の出力を
受信する。

SRL94の出力は組合せ論理回路84に入力されるものと
して示され、SRL92〜98および102の出力は出力ピン32と
インタフエースされる。SRL92〜98および102は点線で示
されるようにSDIポートおよびSDOポートと直列路で相互
接続される。

PRL,SRLおよび組合せ論理回路の特定の編成が図示さ
れたが、各SRLは、その出力を他の組合せ論理回路、別
のSRL、PRLの１つに向けまたはフイードバツク路内で組
合せ論理回路の入力に戻したりしながら、当該回路内で
制御／観察またはテスト点を与えるにすぎないことが理
解されるべきである。SRLおよびPRLの数およびその位置
はテスト用の回路の設計による。しかし、PRL72〜80の
位置は動作モードにある回路にもよる。PRL72〜90は動
作モードでも、テストモードでも並列レジスタとして機
能することができる。したがつて、PRLが結合している
モジユール26内の各組合せ論理回路は、動作モードで並
列レジスタを利用でき、それによつて既存のレジスタ、
関連したシリコン領域および動作モードでその論理回路
とインタフエースされたI/Oバスを利用できるようにな
る。

PRLとSRLの組合せ設計の使用によつて、定義されたテ
スト境界内のいくつかの組合せ論理回路に並列データを
選択的に入力し、付加的なテスト点にSRLを与えること
が可能である。

PRLはI/Oバス20からテストベクトルをかなり高速にロ
ードする方法を与える。SRLはいくつかの組合せ論理回
路の埋込みテスト点へのアクセスを許す第２の経路を与
える。

各モジユール26はそれと結合しアドレスバス16とイン
タフエースされるアドレスデコーダ104を有する。ま
た、制御バス12はいくつかの制御論理106とインタフエ
ースされる。I/Oバス20は、内部バス70へデータを書込
むかまたはそこからデータを読取ることのできるI/Oバ
ツフア105を介してその内部バス70とインタフエースさ
れる。明示されてはいないが、アドレスデコーダ104お
よび制御論理106は両方とも組合せ論理で形成される。
したがつて、これらもまたSRLを結合し、モジユール26
の完全な機能テストを行なう。便宜上、これらのSRLは
図示されていない。

アドレスデコーダ104は、アドレスバス16から外部ア
ドレスを受け、このアドレスをデコードして関連モジユ
ールが選択されているかどうかを判別するために動作で
きる。これはモジユール選択信号である。また、各PRL7
2〜78はアドレス指定可能である。好適実施例では、モ
ジユール選択機能は各モジユール26a〜26nに接続された
専用モジユール選択線によつて達成される。しかし、PR
Lアドレスは、PRL72〜80のうちのアドレス指定されたPR
Lの選択のためにデコードされる２進化語である。

SRLおよびPRLにテストパターンをロードする際には、
PRLをまずロードし、次にSRLをロードする。アドレスバ
ス16上に適当なアドレスを置くか適当なモジユール選択
線を選択し、次に読取り動作のためにI/Oバツフア105を
制御してI/Oバス20を内部バス70とインタフエースさせ
ることによつてモジユール26がまず選択される。これに
よつて外部データバスが内部データバス70に効果的に接
続される。好適実施例では、これは８ビツトデータ語で
ある。データは、PRL72〜80のうちの所望のPRLのアドレ
スと同時I/Oバス20に与えられる。PRLはレジスタバンク
に配列される。たとえば、ひとつのPRLは３ビツトPRLで
も別のPRLは８ビツトPRLのこともあるだろう。アドレス
バス16上でアドレス指定可能なPRLの最大サイズは内部
バス70内のビツトの最大数に等しい。テストパターンの
設計は特定のPRLに入力されるべきデータまたはテスト
ベクトルを決定する。たとえば、PRL72〜80の各々が８
ビツトPRLである場合は、32個のレジスタを完全にロー
ドするのに４個のパスが必要となるにすぎない。

PRL72〜80の全部についてテストパターンに従がつて
書込みがなされた後、SRLが、制御論理106でスキヤンク
ロツクを与えてSDIポートを介してロードされデータを
スキヤンインする。データがスキヤンインされると、テ
ストクロツクが増加されテストが行なわれる。このテス
トの間に、テストベクトルも対応ピン32a〜32nに与える
ことができ、結果を観察できる。次に、テスト結果が捕
獲され、いくつかのPRLおよびSRLに格納される。次に、
PRL72〜80を読取りモードに置くとともにI/Oバツフア10
5が読取りモードに置かれる。各PRL72〜80がアドレス指
定され、情報がI/Oバス20上で出力のため内部バス70上
に置かれる。PRLが読取られた後、SRLの内容がSDOポー
トに沿つてクロツクアウトされる。次に、PRLおよびSRL
はテストパターンに従がつて別の走査サイクルを与える
ために再びロードされる。所定の数の走査サイクルが完
了し、結果が分析され有効なテストベクトルと比較され
た後、次のモジユール26がテストされる。各モジユール
26a〜26nの複雑性によつて、ひとつのモジユールは他の
ものとは異なつた数のPRLおよびSRLを有することができ
る。組合せ論理およびそれに関連したPRLおよびSRLの回
りの定義された境界とともにモジユラー化の考えを用い
ることによつて、要求される走査サイクルが少ないこと
による別のモジユールへのSRLの不必要なロードが除か
れるように各モジユールに対するテストを分離すること
ができる。

第５図には、第２図のモジユラー化された走査路に対
する多重化動作を示す、第４図のモジユール26の詳細ブ
ロツク図が示されている。なお、各図で同じ参照番号は
同じ部分を指す。テスト動作を制御するためにPRL72〜8
0と同様の制御PRLが備えられる。制御PRL108は、アドレ
スデコーダ104によつてデコードされたアドレスによつ
てそのアドレスデコーダ104からPRL108に至る選択線110
を介して選択される。データはI/Oバツフア105を介して
PRL108への入出力のために内部バス70にインタフエース
される。

PRL108とSTESTレジスタとして定義された１つのレジ
スタを有している。STESTビツトはレジスタが選択され
る毎に設定される。PRLが選択され、STESTビツトが設定
されるとき、これは直列テストモードを示す。直列デー
タをクロツクインするために、制御バス上の線の１つは
SDIポートに直列データをクロツクインする走査クロツ
ク（T3）である。T3クロツクはNANDゲート112の一方の
入力に入力され、NANDゲート112の他方入力はSTESTビツ
トに接続され、それの出力はインバータ114を介してゲ
ート走査クロツク線（T3′）116に接続される。T3′ク
ロツクはモジユール26内の各SRL92〜98に直列パスに沿
つて情報をゲートインするために用いられる。

SRL92〜98はそれぞれ、２つの入力、一方は走査入
力、他方は通常のデータ入力を有している。走査データ
は走査ゲートトランジスタ118を介してゲートインさ
れ、通常データはゲートトランジスタ120を介してスキ
ヤンインされる。走査トランジスタ118はT3′信号によ
つてクロツクされ、動作データはシステムクロツクHCLK
（これは制御バス12上の入力でもある）とともにクロツ
クインされる。SRL92〜98はまた走査出力および動作デ
ータ出力を与える。したがつて、SRLはデータをスキヤ
ンイン、スキヤンアウトできるテストモードにあるか、
テストを実行でき、結果をSRL内で捕獲して、その捕獲
された結果を走査出力に出力できる動作モードにある。
動作出力は122によつて示される。最後のSRL98の出力お
よびSRLチエーンを分離するために、T3′によつてもゲ
ートされる出力ゲートトランジスタ124が備えられてい
る。出力ゲートトランジスタ124の使用によつて、STEST
ビツトが設定され、T3′信号が発生されなければ、モジ
ユール26からのSDOライン出力は共通のSDOライン30に接
続されない。出力ゲートトランジスタ124は第２図のゲ
ート回路50および56と同様のものである。

シフトレジスタラツチ 第６図には、SRLの概略図が示されている。SRLの入力
はトランジスタ118,120のゲート出力に接続される。上
述のように、ゲートトランジスタ118は内部ノード126に
ゲート走査入力を与え、トランジスタ120はノード126に
ゲート通常動作入力を与える。ゲートトランジスタ120
への入力はREGINと表わされている。インバータ128は入
力ノード126に接続された入力およびノード130に接続さ
れた出力を有している。Ｐチヤンネルトランジスタ132
は、インバータ128の出力に接続されたゲート、V_DDに接
続されたソースおよびノード126に接続されたドレイン
を有している。トランジスタ132は、ノード126がゲート
トランジスタ118,120に関して浮動するときラツチ機能
を与える。インバータ134はノード130に接続された入力
と出力ノード136に接続された出力を有している。リフ
レツシユトランジスタ138はノード136とノード128の間
に接続され、クロツク信号Q2（これは以下に説明するよ
うにリフレツシユクロツクである）によつてゲートされ
る。

動作においては、信号がトランジスタ118,120のいず
れかによつてノード126上にゲートされる。この信号は
ノード130に反転形式で現われ、次に、ノード136には非
反転形式で現われる。論理状態がノード126上にゲート
されると、ノード126は浮動することが可能となる。ラ
ツチ132はインバータ128の入力を出力のそれと反対の状
態に維持する。リフレツシユトランジスタ138は周期的
にノード136をノード126に接続してインバータ128の入
力をリフレツシユする。好適実施例では、インバータ12
8はCMOS技術で実現されるから、リフレツシユが必要で
ある。

並列レジスタラツチ 第７図には、PRLの概略図が示されている。内部バス7
0はPRLに関連したデータ線を有し、それは内部バス70の
１本の線に接続されたノード140に接続される。ノード1
40はゲートトランジスタ144を介してラツチ入力ノード1
42にゲートされる。ゲートトランジスタ144はPRL書込み
信号PRLWRTによつてゲートされる。信号PRLWRTは、外部
書込み信号とクロツク信号のAND関数からなるクロツク
化書込み信号である。

インバータ146は入力がノード142に接続され、出力が
ノード148に接続される。フイードバツクＰチヤンネル
トランジスタ150は第６図のトランジスタ132と同様にイ
ンバータ146の出力から入力に接続される。インバータ1
52は入力がノード148に接続され、出力がノード154に接
続される。リフレツシユトランジスタ156はノード142と
154の間に接続され、Q2クロツクによつてゲートされ
る。情報をノード142に書込むためには、トランジスタ1
44をゲートするだけでよい。

書込み動作はノード148に格納された情報を反転し、
ノード140にゲートバツクすることによつて行なわれ
る。ノード148はＰチヤンネルトランジスタ158のソース
に接続され、それのドレインはノード160に接続され
る。ｎチヤンネルトランジスタ162はノード160と接地の
間に接続される。トランジスタ158,162両方のゲートはP
RL読取り信号PRLRDに接続される。PRLRD信号はH1クロツ
クと外部読取りREAD信号のAND関数から導出される。ノ
ード160は、ノード140と接地の間に接続されたｎチヤン
ネルトランジスタ164のゲートに接続される。

動作においては、H3クロツクサイクルの間にトランジ
スタ144をゲートすることによつてデータがノード142に
書込まれ、情報はH1クロツクサイクルの間にトランジス
タ158および162をゲートすることによつてノード142か
ら読取られる。ノード142が浮動することが許される
と、リフレツシユトランジスタ156はそこにラツチされ
た情報を維持する。

いくつかの構成では、レジスタラツチは入力装置また
は出力装置として働らくように動作できる。入出力バツ
フアのような回路はこの態様でレジスタを用いる。レジ
スタは、データを１端子から受信し、格納し、さらに１
方向に出力できるように再構成されるにすぎない。別の
モードでは、データは、当該装置からの出力のためにレ
ジスタへの入力上で上記回路から受信される。したがつ
て、データが、内部バス70からレジスタへ入力できるか
または回路それ自身もしくは回路内の他の位置からレジ
スタへ入力できるようにラツチへの入力を多重化するた
めの内部回路が存在する。しかし、テストの間は、レジ
スタの内容を変化させることがあるかもしれない何れの
フイードバツク路も分離する必要がある。この動作を
「サスペンド」動作という。

第７図をさらに参照して、信号EXTINとノード142の間
に接続されたゲートトランジスタ166に多重化動作を説
明する。信号EXTINはモジユール内部の回路によつてま
たは任意の他の位置から発生された任意の信号を表わ
す。トランジスタ166のゲートはANDゲート168の出力に
接続され、それの一方の入力はサスペンド信号の反転信
号に他方の入力はH3EXTWRTに接続される。信号H3EXTWRT
はH3クロツクと外部書込み信号とのAND関数を表わす。E
XTWRT信号はモジユールの通常動作の間にその内部に発
生した信号である。サスペンド信号はテストの間にモジ
ユールの外部に発生した信号であり、ゲートトランジス
タ144を介した内部バス70への接続を除いてモジユール2
6内の他の全ての回路および相互接続から全てのレジス
タの入力を分離するように動作できる。その後で、回路
の通常動作の間にPRLへ入力できる他の信号からの妨害
の可能性なしにデータをPRLへ書込むかまたはそこから
読取ることができる。

透過シフトレジスタラツチ 第８図には透過SRL170を用いる一連のモジユール26a
〜26nが示されている。モジユール26a内の透過SRL170に
ついてだけ詳細に図示されている。便宜上、透過SRL170
は従来の割込み回路に組込まれている。割込み回路は入
力線172および出力線174を有する。各モジユールは、出
力線174が次の隣接モジユールの入力割込み線172に接続
されるようにいもずる構成に接続される。出力線174はS
RL170のREGIN入力に接続され、入力線172はSRL170のSDO
出力にゲートされる。このSDO出力は多入力ANDゲート17
6の１つの入力および２入力NANDゲート178の一方の入力
に接続されるものとして図示されている。NANDゲート17
8の出力は出力線174に接続され、NANDゲート178の他方
の入力は割込み信号に接続される。

SRL170の入力REGINは、クロツク信号H3によつて制御
されるゲート182を介して内部記憶ノード180にゲートさ
れる。SDI入力は走査クロツク信号T3によつてゲート184
を介して記憶ノード180にゲートされる。ノード180はイ
ンバータ188を介してゲート186の入力に接続される。ゲ
ート186の出力はノード190に接続され、そのノード190
はインバータ194を介してSDO出力に接続される。ゲート
186はNANDゲート196の出力に接続され、そのNANDゲート
196の一方の入力はH1クロツク信号に接続され、他方の
入力はSTEST信号に接続される。

動作においては、ゲート186は通常動作の間はインバ
ータ188の出力をノード190から分離する。テストの間に
は、ゲート186はインバータ188の出力をノード190に接
続し、直列データをSDI入力からスキヤンインするかSDO
出力からスキヤンアウトするかしてデータのロードまた
はアンロードを可能にする。ゲート182はNANDゲート178
のの出力からのデータのゲートを許してデータの捕獲を
可能にする。したがつて、テストモードでは、透過SRL1
70はテストパターンをシフトインし、捕獲されたテスト
データをシアトアウトするよう動作できる。しかし、動
作モードでは、入力REGINはSDO出力から分離され、付加
的入力がSDO出力に接続される。SDO出力にゲートされた
この付加的入力は、通常動作の間は入力を回路に「非同
期的」に接続し、テスト動作の間それを分離する経路を
与える。さらに、SRL170は２つのポートを処理するよう
働き、インタフエースピンに要求されるSRLの数を減少
させる。

SRL170とインタフエースされるものとして示された入
力ピンおよび出力ピンは割込み論理いもづる構成回路の
一部である。ANDゲート176は、INT入力が低になるか、S
RL170のSDO出力が低になる毎に論理高信号を出力するよ
う動作できる。モジユール26aのINT入力が低になる場
合、関連したNANDゲート178の出力は高になり、出力線1
74を高にする。これは入力線172上でモジユール26bの入
力となる。通常動作の間は、入力線172はSRL170を介し
てSDO線に接続され、かつ反転される。これによつて、
関連NANDゲート178の入力に論理低を置き、その出力を
論理高にする。これは、モジユール26nからの最終出力
のためにいもづる構成を下つて継続する。透過SRL170は
割込み回路とともに用いられるから、動作は非同期的で
クロツク可されないことが必要である。システムにおい
て用いられる他のSRLは回路の通常動作の間はH3と同期
することが必要である。すなわち、それらは通常動作の
間は透過的ではない。さらに、従来のSRLは制御／観察
されるべきテスト点毎に用いなければならない。本発明
の透過SRL170では、出力ピンおよび入力ピンは単一のSR
Lによつて制御、観察できる。

第９図には、第８図の透過SRL170のより詳細なブロツ
ク図が示されている。各図で同一の参照番号は同一の部
分を指す。ゲート回路182はクロツク信号H3によつてゲ
ートされるパストランジスタ196からなる。ゲート回路1
84はゲートトランジスタ198からなり、そのゲートトラ
ンジスタはテストクロツク信号T3によつてゲートされ
る。ゲート回路192はSTESTの反転信号によつてゲートさ
れるパストランジスタ200からなり、ゲート回路186はNA
NDゲート196から出力されたH1STEST信号によつてゲート
されるパストランジスタ202からなる。

インバータ188の入力上の信号を維持するために、フ
イードバツクＰチヤンネルトランジスタ204はインバー
タ186の出力に接続されたゲートおよび入力に接続され
たソースを備えている。同様にして、Ｐチヤンネルゲー
トトランジスタ206はインバータ194を横切つて接続され
フイードバツクする。フイードバツクトランジスタ204,
206は第６図のフイードバツクトランジスタ132の動作が
同じである。さらに、リフレツシユトランジスタ208はS
DOライン上のインバータ194の出力とノード180上のイン
バータ188の入力との間に接続される。リフレツシユト
ランジスタ208はQ2クロツク信号によつてゲートされ
る。

第９図の回路はノード180をSDOラインから分離するよ
う通常の動作モードで、またノード180をゲートトラン
ジスタ202に接続するようテストモードで動作できる。
テストモードでは、第９図の回路は、ゲートトランジス
タ198を介してノード180にクロツクオンされたSDO出力
に現われる点において第６図のSRLと同様に動作する。
リフレツシユトランジスタ208はこの信号レベルをイン
バタータ188の入力に周期的にフイードバツクしてそこ
での信号レベルを維持する。ゲートトランジスタ198が
クツロクT3によつてクロツクされる毎に、情報がラツチ
170にそこからの出力のために記憶される。したがつ
て、テストモードでは、所定の刺激が所望のテスト点へ
の付加のためにラツチに記憶できる。直列データがスキ
ヤンインされた後、システムがテストされ、ゲートトラ
ンジスタ196がクロツクされてREGINポートからラツチへ
データを入力する。これによつてラツチ170がREGINポー
トに接続された論理回路からのデータを「捕獲」するこ
とが可能になる。このテストの間、ゲートトランジスタ
200は開放されており、EXTINポートを分離する。通常は
動作モードの間には、EXTINポートはノード190に接続さ
れ、さらにインバータ194を介してSDO出力に接続され
る。また、REGINポートへの何れの論理入力もゲートト
ランジスタ202によつてポート190から分離される。

透過ラツチ170はそのテストのために外部インタフエ
ースと接続するよう動作できる。通常、モジユール26か
ら情報を出力する論理回路は、データをテストの間にこ
の論理出力から接続できるようにREGINポートに接続さ
れている。EXTINポートは通常、入力ピンに接続され、
この信号はシステムの別のモジユールから受信される。
選択モジユールのテストは別のモジユールからの情報を
必要としないので（これはモジユール26a〜26nの各々の
定義されたテスト境界を侵すから）、この情報は利用さ
れない。この情報はテストパターンにおいて与えられ
る。システムの他のモジユールの１つからのデータがテ
スト中に何れのテスト点の状態にも影響を与えないよう
にするためこのEXTINポートを分離することが必要であ
る。さらに、通常動作に接続されているときは、EXTIN
ポートは「非同期的」である。すなわち、SDO出力に現
われるデータはH3クロツクの関数ではない。このことは
割込回路のような回路およびシステムの他の非同期的な
動作モードに対して特に重要である。透過SRL170は、テ
スト中には入力を分離し、通常動作中には入力および出
力ポート両方を分離して入力ポートへの非同期的入力を
可能にするようにして入力、出力という２つのポートを
処理するSRLを与える。

第10図には、クロツク信号のタイミング図が示されて
いる。H1クロツクはｔ＝０で前縁が生じる対称性クロツ
クである。H2クロツクは1/4サイクルだけH1クロツクか
ら遅れており、対称性クロツク信号である。H3クロツク
は1/2サイクルだけH1クロツクから遅れており、これま
た対称性クロツクである。Q2クロツクはH1クロツクから
1/4サイクルだけ遅延しており、非対称的で、１サイク
ルの1/4だけ存在する。H1,H2およびH3クロツクはモジユ
ールの外部で発生し、Q2クロツク信号は好適実施例にお
いてモジユールの内部で発生する。

第11図には、モジユール26a〜26nの各各の詳細ブロツ
ク図が示されている。４ビツトアドレスAD0〜AD3はアド
レス線210上でプリデコード／選択回路212に入力され
る。また、モジユール選択信号が線214上で入力され
る。好適実施例では、モジユール26a〜26nの各各はそれ
とインタフエースされた別々の専用モジユール選択線を
有する。モジユールに関して離れた位置にあるアドレス
デコーダはアドレスをデコードし、モジユール選択線を
与えるのに用いられる。しかし、２進アドレスをモジユ
ールに入力でき、また、２進デコーダをアドレスをデコ
ードするのに用いることができることが理解されるべき
である。

モジユール選択線214はプリデコード／選択回路212で
バツフアに入れられ、線216で制御論理タイミング回路1
06に出力される。アドレス信号AD0およびAD1は２〜４デ
コーダでプリデコードされ、第１のプリデコードバス21
8に出力される。アドレス信号AD2およびAD3は２〜４デ
コーダでプリデコードされ第２の４線プリデコードバス
220に出力される。アドレス線AD0〜AD3およびモジユー
ル選択線はアドレスバス16の一部である。

制御論理タイミング回路106はREAD、WRITE信号、クロ
ツクバス222上のクロツク信号、SUSPEND信号および走査
クロツクT3の形式で制御バス12からの制御信号を受信す
る。また、制御論理タイミング回路106は走査入力信号S
DIおよび走査出力信号SDOを有するものとして示されて
いる。このことは、制御論理タイミング回路106は、テ
ストが必要なテスト点を備えることのできる組合せ論理
を有していることを示している。したがつて、制御論理
タイミング回路106はインタフエースされなければなら
ない内部SRLを有する。

制御PRL108（これは第５図に関して説明された）は４
ビツトPRLであつて、組合せ論理および順次論理の両方
からなる埋込み論理ブロツク224とインタフエースされ
る。埋込み論理ブロツク224はSRLブロツク225内の１個
またはそれ以上のSRLと結合し、複数のSRLをもつた数個
の論理ブロツクで構成することができる。簡単のため
に、上記PRLと結合された埋込み論理の単一ブロツクの
みが第11図において示されている。SRLブロツク225はSD
I入力とSDO出力を有し、そのSDI入力は制御論理ブロツ
ク106のSDI出力と接続される。

制御PRL108は、そこに読取り、書込み信号を出力する
読取り／書込み（R/W）回路226によつて制御される。ま
た、Q2クロツク信号をリフレツシユ目的で制御PRL108に
入力し、必要に応じてSUSPEND信号（SPND）も入力して
サスペンド機能を与える。R/W回路226は最終段階のデコ
ードを与え、プリデコードバス218に接続された１本の
入力線およびプリデコードバス220に接続された１本の
選択入力線を有する。

制御PRL108の他に、付加的なPRL230a〜230nが内部バ
ス70とインタフエースされる。PRL230a〜230nの各々は
対応した埋込論理ブロツク232a〜232n（これは埋込論理
ブロツクと同様のものである）とインタフエースされた
出力を有する。232a〜232nにはSRLブロツク233a〜233n
と結合されている。PRL230a〜230nはそれぞれR/W制御回
路234a〜234nによつて制御される。さらに、PRL230a〜2
30nにはSPND信号およびQ2クロツク信号を入力される。
ここで、全部のPRLがサスペンド機能で動作するわけで
なく、したがつて全部PRLがSPND入力をもつ必要はない
ことが理解されるべきである。

直列テスト線がSRLブロツク225のSDO出力からSRLブロ
ツク233aのSDI入力にそれの内部SRLとのインタフエース
のために接続される。SRLブロツク233のSDO出力は次の
隣接SRLブロツクに接続され、最後にSRLブロツク232nに
接続される。SRLブロツク232nの出力はチエーンの最後
を画定し、SDOライン236に出力される。

SDO出力は３入力NANDゲート238に入力される。T3クロ
ツク信号は、他方入力がノード242に接続されているAND
ゲート242の一方入力に接続される。ノード242はNANDゲ
ート238の第３入力に接続される。STEST信号は、出力が
ノード242に接続されたインバータ246の入力にゲート24
4を介して接続される。ゲートトランジスタ242はH1クロ
ツクによつてゲートされる。NANDゲート238の出力はそ
れのバツフア入れのために制御論理タイミング回路106
のSDO入力にインバータ248を介して接続され、そのSDO
ラインに出力される。

NANDゲート238の動作は第５図に示されたゲート機能
を与え、走査出力が、全てのモジユール26a〜26nとイン
タフエースする共通SDOライン30とインタフエースされ
るのを防ぐ。回路は入力または出力のいずれかにインタ
フエースできる。しかし、本発明の好適実施例では、テ
スト中ではないモジユールのレジスタにどんなデータが
スキヤンインされるかは重要でないから各モジユール26
a〜26nへ入力されるSDI線の分離する必要はない。どん
なデータがテスト中ではないモジユールからスキヤンア
ウトされるかということだけが重要である。したがつ
て、SRLブロツク233nの出力でのゲート回路は、STESTビ
ツトが制御PRL108に設定されなければスキヤンデータが
当該モジユールから出力されるのを防ぐ。

テストを行なうために、モジユール選択線214は所定
の論理状態に置かれ、制御論理タイミング回路106内の
適当な論理を介してモジユールを選択する。モジユール
選択信号はI/Oバツフア105の読取り、書込み動作を制御
し、また、種々のPRLの読取り、書込み動作を制御す
る。I/O読取り信号I/O RDおよびI/O書込み信号I/O WR
Tがそれぞれの読取り、書込み信号およびモジユール選
択信号を受信することに応答して発生される。また、PR
LRDおよびPRLWRT信号も読取り、書込み信号およびモジ
ユール選択信号の受信に応答して発生される。しかし、
PRLの読取り／書込み制御は線210で受けたアドレスに依
存する。

動作においては、モジユール選択線が高にされ、適当
なPRLアドレスが線210に与えられる。適当なPRLが内部
データバス70および書込みモードに置かれたI/Oバツフ
ア105とインタフエースされ、I/Oバス20から内部データ
バス70へデータを通す。適当なデータはPRLに書込ま
れ、次に別のアドレスが次のPRLへの書込みのために選
択される。これは全てのPRLに適当なデータがラツチさ
れるまで続けられる。この時間の間に、SPND信号も機動
されて、第７図に関して説明したように、回路の他の場
所または他のモジユールからの制御PRL108への全ての外
部入力が一時中断（サスペンド）され、入力で多重化さ
れるのが防止される。

全てのPRLがロードされた後、データは所定パターン
に従がつてSPLにスキヤンインされる。データがスキヤ
ンインされた後、テストがクロツクH1〜H3が順序に並べ
ることによつて実行され、捕獲された結果はスキヤンア
ウトされる。PRLにおいて捕獲されたテスト結果が次に
アンロードされる。必要に応じて、付加的データがPRL
およびSRLに置かれ、テストが他の状態をテストするた
めに再び実行される。

第12図には、R/W制御回路226の概略ブロツク図が示さ
れている。これはI/O制御回路234a〜234nおよびPRL108
と同様のものである。PRLバンクの各レジスタは読取り
入力、書込み入力、Q2入力およびSPND入力を有してい
る。Q2入力はQ2線250、書込み入力は書込み線252に接続
され、読取り入力は読取り線254に接続され、SPND入力
はサスペンド線に接続される。

R/W制御回路226はNORゲート260の入力に接続されたプ
リデコードバス218および220から２つの選択入力を有し
ている。NORゲート260の出力はNANDゲート262の一方の
入力およびNANDゲート264の一方の入力に接続される。N
ANDゲート262の他方の入力はV_DDに接続され、NANDゲー
ト264の他方の入力は制御論理タイミング回路106によつ
て出力されたPRLRD信号に接続される。NANDゲート264の
出力は読取り線254に接続され、PRL読取り制御信号を含
む。NANDゲート262の出力は、他方入力がRST信号に接続
されたANDゲート266の一方入力に入力される。RST信号
はPRLの内容をアクテイブ低にセツトするシステムリセ
ツト信号である。ANDゲート266の出力は、他方入力がPR
LWRT信号に接続されたNORゲート268の一方入力に接続さ
れる。NORゲートの出力はPRL108に対する書込み制御信
号を含み、書込み線252に接続される。

動作においては、NORゲート260は、書込みまたは読取
り動作をそれぞれ制御するPRLWRT信号またはPRLRD信号
が発生されるときデコードの最終レベルを与える。PRLW
RT信号およびPRLRD信号はクロツクH1〜H3に従がつて発
生される。たとえば、PRLWRT信号の発生には書込み信
号、H3クロツクおよびモジユール選択信号が必要であ
る。PRL信号の発生にはモジユール選択信号、H1クロツ
クおよび読取り信号が必要である。好適実施例では、２
つの別々の状態に対して１個だけの入力しか要求されな
いように、読取り信号だけがその反転をWRITEとしてモ
ジユールに入力される。

こうして、定義境界内で複数個のSRL,PRLの一方また
は両方を含む区分モジユールを利用する走査テストシス
テムが提供される。テストの観点からみると各モジユー
ルは他のモジユールから独立している。したがつて、別
々のテストパターンが各モジユールに対して発生でき、
各モジユールは別々にテストできるので、システムのテ
スト全体を行なう時間およびテストパターンを発生する
時間の両方を減少できる。

好適実施例を詳細に説明したけれども、種々の変更、
置換および修正を添付特許請求の範囲の精神、範囲から
離れることなしになし得ることが理解されるべきであ
る。

以上の説明に関連して更に以下の項を開示する。

（１） 論理回路の入出力ポートのテストを容易にする
ための直列走査シフトレジスタラツチであつて、 論理回路の入出力ポートの第１のものとインタフエー
スされた動作入力部、 内部直列データチエーンからの直列データを受信する
走査データ入力部、 論理回路の入出力ポートの第２のものおよび内部直列
データ線とインタフエースされた出力部、 データを格納するラツチノード、 外部動作クロツク信号に応答して前記動作入力部から
前記ラツチノードへデータをクロツク入力する回路クロ
ツク装置、 外部走査クロツク信号に応答して前記直列データチエ
ーンから前記走査データ入力部を通つて前記ラツチノー
ドへ直列データをクロツク入力する走査クロツク装置、 前記ラツチノードを前記出力部から分離するために分
離モードで動作可能であり、また前記ラツチノードを前
記出力部に接続するために非分離モードで動作可能な第
１の分離装置、 前記第１、第２の入出力ポートを介して論理回路にデ
ータが入力されるのを防ぐためにテストモードにある論
理回路から前記第１、第２の入出力ポートを分離するた
めに分離モードで動作可能な第２の分離装置、および 前記第１、第２の分離装置を制御するためにテストモ
ードおよび動作モードで動作可能な制御装置にして、テ
ストモードである場合は前記ラツチノードを前記出力部
に接続し、前記論理回路を第２入出力ポートから分離す
るために動作可能で、動作モードにある場合は前記ラツ
チノードを前記出力部から分離し、データが論理回路に
それの第１、第２入出力ポートで入力できるように動作
可能な前記制御装置を備えたことを特徴とする前記直列
走査シフトレジスタラツチ。

（２） 第１項に記載のシフトレジスタラツチであつ
て、前記入力に結合された第１の入出力ポートはデータ
を出力するだけであり、前記出力に結合された第２の入
出ポートはデータを論理回路へ入力するだけであり、前
記第２の分離装置は前記出力ポートと第２の入出力ポー
トの間に配置されたゲートを含みテストモードにある論
理回路の外部からデータが入力されるのを禁止すること
を特徴とする前記シフトレジスタラツチ。

（３） 第２項に記載のシフトレジスタラツチであつ
て、前記第１の分離装置は前記ラツチノードと前記出力
との間に配置されたゲートを備えたことを特徴とする前
記シフトレジスタラツチ。

（４） 第１項に記載のシフトレジスタラツチであつ
て、前記制御回路は外部テスト制御信号の受信に応答し
て前記第２の分離装置を起動し前記出力を第２の入出力
ポートから分離し、また前記テスト制御信号および外部
クロツク制御信号の受信に応答して前記第１の分離装置
を非分離モードに起動する、ことを特徴とする前記シフ
トレジスタラツチ。

（５） 第１項に記載のシフトレジスタラツチであつ
て、前記回路クロツク装置は前記入力ポートと前記ラツ
チノードの間に配列された直列ゲートを備え、前記走査
クロツク装置は前記走査データ入力と前記ラツチノード
の間に配置された直列ゲートを備えていることを特徴と
する前記シフトレジスタラツチ。

（６） 前記ラツチノードと前記出力との間に配置され
たバツフアをさらに備えたことを特徴とする第１項記載
のシフトレジスタラツチ。

（７） 論理回路の周辺ポートのうちの選択されたもの
をテストするテスト回路であつて、 外部的に発生したテストベクトルを直列テスト入力か
ら論理回路を通つてその論理回路の外にある点に至る直
列テスト出力まで直列的に転送する直列テストリンク、 データを記憶する制御／観察ノード、 データを論理装置から前記ノードへデータを転送する
ために前記ノードを前記直列テストリンクとインタフエ
ースする第１のインタフエース装置、 データを前記直列テストリンクから前記ノードへ前記
ノードを前記直列テストリンクとインタフエースする第
２のインタフエース装置、 前記ノードに記憶されたデータをテストの間に論理装
置へ入力するためにそのノードを第２の周辺ポートへ選
択的に接続する接続装置にして、前記ノードが前記直列
テストリンクと直列となつて、そのノードにあるデータ
が前記直列テストリンクへ出力されるようにそのノード
を前記直列データ線へインタフエースする前記接続装
置、 テスト中の間に第１、第２の選択周辺ポートから論理
回路へのデータの入力を禁止する分離装置、 前記ノードを論理装置へ接続するために、また外部テ
ストイネーブル信号の受信に応答してテスト中の間に関
連した周辺ポートを介したデータの入力を禁止するため
に前記分離装置および前記接続を制御する制御装置、お
よび 論理装置への入力のために前記ノードにデータを記憶
するようテスト中に動作できる前記第２のインタフエー
ス装置および前記直列テストリンクを介した論理装置へ
の取出のために、テスト結果を論理装置から前記ノード
へ転送するよう動作できる前記第１のインタフエース装
置、 を備えたことを特徴とする前記テスト回路。

（８） 第７項に記載のテスト装置であつて、前記制御
／観察ノードはラツチを備え、前記第１、第２のインタ
フエース装置はそれぞれ、前記ラツチへデータをゲート
する第１、第２のゲートを備えたことを特徴とする前記
テスト装置。

（９） 第７項に記載のテスト装置であつて、前記第１
のインタフエース装置とインタフエースされた第１の周
辺ポートは論理回路からのデータを出力するだけであ
り、前記接続装置とインタフエースされた第２の周辺ポ
ートは論理装置へデータを入力するだけであり、前記分
離装置は、前記接続装置および論理装置と結合された第
２の周辺ポートと直列に配列されたゲートを備え、その
ゲートの開放はテスト中に生じて第２の周辺ポートを分
離し、前記ノードに記憶されたデータが前記接続装置を
介して論理装置へ入力されるようにすることを特徴とす
る前記テスト装置。

（10） 第７項に記載の論理回路であつて、前記接続装
置は前記ノードおよび関連した周辺ポートと直列に接続
されたゲートを備え、そのゲートはテスト中に閉じて前
記ノードに記憶されたデータを論理回路に入力する、こ
とを特徴とする前記論理回路。

（11） 走査テスト論理装置であつて、 動作モードで混合論理機能を実施するために周辺デー
タ線と相互接続された複数個の論理モジユール、 テスト入力をテストモードでテストベクトルを受け、
受けたテストベクトルを出力を介して関連した論理回路
に与えさらにテストの結果を記憶するための前記モジユ
ール内の選択位置に配置された複数個の埋込みシフトレ
ジスタラツチにして、前記モジユールが前記混合論理機
能を果たすことができるように動作入力および出力を介
して前記論理回路に接続された動作モードにある前記シ
フトレジスタラツチ、 テストモードで前記シフトレジスタラツチを直列に接
続し、テストベクトルをその中に連続的にロードし、そ
こから結果を連続的にアンロードする直列データリン
ク、 テストモードにある周辺データ線の選択されたものを
分離してデータがテスト中に前記モジユールの関連した
論理回路へ入力されるのを禁止するテスト装置にして、
前記周辺データ線の選択されたものと結合された論理回
路への適用および前記周辺データリンクを出力される結
果のテスト後の記憶のために、テストモードでテストベ
クトルを前記直列データリンクを介して受ける前記シフ
トレジスタに直列に配置された前記テスト装置、および テストベクトルをロードし、結果をアンロードし、前
記テスト装置と結合された前記周辺データ線の選択され
たものを分離するためにテストモードで動作するよう前
記シフトレジスタラツチおよび前記テスト装置を制御す
る制御装置 を備えたことを特徴とする前記論理装置。

（12） 第11項に記載の論理装置であつて、前記シフト
レジスタラツチはテストモードおよび動作モードで同期
的にクロツクされ、前記テスト装置はテストモードで同
期的にクロツクされまた動作モードにおいて前記データ
線の関連したものの同期的動作を可能にする、ことを特
徴とする前記論理回路。

（13） 第11項に記載の論理装置であつて、前記テスト
装置は、前記選択周辺データ線の第１のものに接続され
た動作入力、前記直列データリンクに直列に接続された
テスト入力および出力を有するシフトレジスタラツチ、 前記シフトレジスタラツチの出力と前記周辺データ線
の第２のものと結合された前記論理回路の一部との間に
配置され、前記シフトレジスタラツチを前記論理回路を
接続するテストモードで動作可能であり、また前記シフ
トレジスタラツチの出力を前記論理回路から前記シフト
レジスタラツチの出力を分離するよう動作モードで動作
可能な第１の分離ゲート、および 前記第２の周辺データ線と前記第１の分離ゲートの出
力の間に配置され、前記第２の周辺データ線を前記論理
回路から分離するようテストモードで動作可能であり、
また前記周辺データ線を前記論理回路に接続するよう動
作モードで動作可能な第２の分離ゲートを含み、前記第
１の周辺データ線はデータを出力するだけであり、前記
第２の周辺データ線はデータを入力するだけである、 ことを特徴とする前記論理回路。

（14） テスト可能な論理モジユールであつて、 内部並列データバス 一緒に作用しかつ動作モードで所定のモジユール作用
を与えるように動作可能な複数個の論理回路、 前記内部バスとインタフエースするための、前記論理
回路の各々と結合した複数個の並列制御／観察位置 前記論理回路の各々と結合した複数個の直列制御／観
察位置、 論理テストモードにおいて、前記直列制御／観察位置
をそれを通してデータを直列にシフトする直列チエーン
に構成する直列アクセス装置、 論理テストモードにおいて、所定のパターンのテスト
ベクトルを前記内部バスから前記並列制御／観察位置
に、また前記直列アクセス装置を介して前記直列制御／
観察位置にロードする装置、 論理テストモードにおいて、前記ロードされた前記論
理回路に与えてそれについてテストを行なう装置、およ
び 論理テストモードにおいて、前記内部バスを介して前
記並列制御／観察位置からの結果および前記アクセス装
置を介して前記直列制御／観察位置からの結果をアンロ
ードする装置 を備えたことを特徴とする前記テスト可能な論理モジユ
ール。

（15） テスト可能な論理モジユールであつて、 内部並列バス、 そのバスとの間でのデータの転送のために前記バスを
モジユールの外部とインタフエースする装置、 一緒に作用し、通常動作モードで所定のモジユール作
用を与えるよう動作可能で、そこに埋込まれた複数個の
定義論理回路、 各々が前記バスと前記論理回路のうちの所定のものと
の間でデータの転送を行なうために両者をインタフエー
スする、複数個の並列レジスタ、 各々が並列の制御／観察位置を有する前記並列レジス
タ、 前記バスと前記関連論理回路との間でデータの転送を
行なうために前記並列レジスタの選択されたものにアク
セスする装置、 論理テストモードにおいて前記埋込み制御／観察位置
を直列チエーンに構成する装置、 前記直列チエーンを介して前記直列テストベクトルを
シフトすることによつて、所定のテストパターンに従が
つて発生した直列テストベクトルを前記埋込み制御／観
察位置にロードし、前記バスから前記所定のテストパタ
ーンに従がつて発生した並列テストベクトルで前記並列
レジスタをロードする装置、 テストモードにおいて前記直列お並列テストベクトル
を前記論理回路に与える装置、および 前記埋込み制御／観察位置からの結果を、その結果を
前記直列チエーンを介してシフトすることによつてその
直列チエーンを介してアンロードし、前記論理モジユー
ルの外部とのインタフエースのために前記インタフエー
ス装置を介して前記並列レジスタからの結果を前記バス
へアンロードする装置 を備えたことを特徴とする前記テスト可能な論理モジユ
ール。

（16） 第（７）項に記載の論理モジユールであつて、
さらに、テストベクトルのロードまたは前記並列レジス
タおよび前記直列制御／観察位置に記憶された結果のア
ンロードが前記並列レジスタまたは前記制御／観察位置
の他のものの内容について行なわれないように、前記並
列レジスタを前記論理回路の対応するものから前記ロー
ド装置によるロードおよび前記アンロード装置によるア
ンロードの間に分離する装置を備えたことを特徴とする
前記論理モジユール。

（17） 論理モジユールをテストする方法であつて、 論理モジユールの外部に至る共通バスとのデータ通信
における並列入力および出力を有し、各々が埋込み制御
／観察位置を有する複数個の別々の論理回路に、前記論
理モジユールを分割する段階、 前記共通バスを介して、所定のテストパターンに従が
つて発生した並列テストベクトルで前記並列入力をロー
ドする段階、 前記所定のテストパターンに従がつて発生した直列テ
ストベクトルで埋込み制御／観察位置を直列的にロード
する段階、 テストベクトルを関連した論理回路に与える段階、 テスト結果の観察のために前記共通バスを介して並列
出力の内容をアンロードする段階、および テストベクトルの付加後、前記直列制御／観察位置に
含まれた結果の観察のためにその内容を直列的にアンロ
ードする段階、 を含むことを特徴とする前記方法。

（18） テスト可能な論理回路であつて、 動作モードおよびテストモードを有し、各々が、複数
個の制御／観察位置をもつ定義テスト境界を形成するよ
うテストモードで動作可能で、また所定の動作形式に従
がつた一体論理機能を与えるよう動作モードで動作可能
な複数個の機能論理モジユール、 テストモードにおいて前記機能モジユールを前記論理
回路の外部にインタフエースする装置、 前記モジユールの選択されたものが残りのものから動
作的に分離されるようにテストモードにおいて前記選択
モジユールのまわりの前記定義テスト境界を形成する装
置、 前記関連した定義テスト境界内でテストのために前記
モジユールの１つを選択する装置、 前記定義テスト境界内の前記選択モジユールの前記制
御／観察位置に所定パターンのテストベクトルを与え、
その選択モジユールの組合せ論理を制御するテストベク
トル装置、および 前記テストベクトルが与えられた後前記制御／観察点
を観察する装置、 を備えたことを特徴とする （19） 第（１）項記載の論理回路であつて、前記選択
装置は、 前記各モジユールおよび前記回路外部とインタフエー
スされ、その回路外部から選択情報に対応する前記各モ
ジユールへアドレス情報を伝達するアドレスバス、 前記各モジユールに結合され、前記アドレス情報を受
け前記モジユールの対応モジユールに対応する情報にの
み応答するデコード装置にして、対応する選択アドレス
情報を受けたときモジユール選択信号を発生するデコー
ド装置、および 前記各モジユールに結合され、前記モジユール選択信
号のうちの関連信号が発生されなければ前記モジユール
のうちの関連モジユールのテストを阻止する制御装置、 を備えたことを特徴とする前記論理回路。

（20） テスト区分論理回路であつて、 各々が動作モードおよびテストモードを有する複数個
の論理モジユールにして、テストモードにある各モジユ
ールは複数個の制御／観察位置をもつた定義テスト境界
を形成するよう残りのモジユールから区分可能で、動作
モードにある各モジユールは所定の動作形式に従がつた
一体論理機能を与えるよう動作可能な前記複数個の論理
モジユール、 前記所定の動作形式に従がつて相互作用するように動
作モードにある前記モジユールをインタフエースするイ
ンタフエース装置、 前記回路の外部と前記モジユールの全部とインタフエ
ースするようテストモード中に動作可能な入出力装置、 テストモードにおいて前記回路の外部を全部のモジユ
ールにインタフエースし外部アドレスをそのモジユール
に運ぶアドレス装置、 前記各モジユールに結合され、前記アドレス装置から
前記外部アドレスを受け、前記モジユールの所望の１つ
を選択するデコード装置、および、 前記各モジユールに結合され、外部テスト選択信号の
受信に応答して前記インタフエースから前記モジユール
を分離し、前記定義テスト境界を形成するテスト選択装
置、 前記制御／観察位置を分離する分離装置、 所定パターンのテストベクトルを前記制御／観察位置
にロードし、得られた結果をそこから前記入力装置を介
してアンロードする装置、および、 前記分離装置を制御して、テストベクトルの前記制御
／観察位置へのロード後にそのテストベクトルを外部テ
ストの受信に応答して対応する論理モジユールへ与える
制御装置にして、テストの結果は前記制御／観察位置で
得られ、その制御／観察位置は前記結果が前記ロード、
アンロード装置によるアンロードのために得られた後に
前記分離装置によつて分離される、前記制御装置、 を備えたことを特徴とする前記テスト区分論理回路。

（21） 第（９）項記載の論理回路であつて、前記各論
理モジユールはさらに、前記回路の外部とインタフエー
スされるが前記分離装置によつて制御されない制御／観
察位置にして、テスト中にそこにテストベクトルを与
え、テスト終了後結果を取出させるように動作可能な前
記制御／観察位置を有することを特徴とする前記論理回
路。

（22） 論理回路をテスト区分する方法であつて、 動作モードとテストモードを有し、各々がそこに配置
された複数個の制御／観察位置を有し、動作モードにあ
る場合は所定の動作形式に従がつて相互作用する複数個
のモジユールに前記論理回路を配置する段階、 各モジユールに関連した論理回路、そのモジユール内
に配置された制御／観察位置の両方を含む各モジユール
の回りのテスト境界を定義するために前記モジユールを
分離する段階、 テストモードにあるモジユールの選択された１つをア
ドレス指定する段階、 選択モジユールに対する所定のテストパターンに応じ
たテストベクトルを選択モードにある制御／観察位置に
与えてテストを行ない、テストの結果をその制御／観察
位置においてとらえるようにする段階、および テストベクトルを与えた後、選択モジユールの制御／
観察位置において得られた結果を観察する段階、 を含むことを特徴とする前記方法。

（23） 第（13）項に記載の方法であつて、インタフエ
ースの段階は、 定義されたテスト境界の各々を直列チエーンに配列す
ること、 定義されたテスト境界の第１のものの直列モジユール
入力を共通直列入力に接続すること、 中間の定義テスト境界の直列モジユール入力を隣接し
た定義テスト境界の直列モジユール出力に接続するこ
と、 前記チエーンの定義テスト境界の最後のものの直列モ
ジユール出力を共通直列出力に接続すること、 選択されないときの定義テスト境界の各々の直列モジ
ユール出力に直列モジユール入力を分路すること、 定義されたテスト境界の各々が選択されないときその
内部のシフトレジスタラツチからの結果の直列モジユー
ル出力への出力を阻止して、共通直列入力へ入力された
テストベクトルが定義テスト境界のうちの選択された１
つへの直接入力のために非選択境界を介して分路され、
テスト結果が選択境界からだけ出力され、選択境界と共
通直列出力の間の定義テスト境界の残りのものを介して
分路されるようにすること、 を含むことを特徴とする前記方法。

（24） テスト可能論理回路であつて、 各々が定義テスト境界を有し、また複数の制御／観察
位置する内部論理を有する複数のモジユール、 前記制御／観察位置の各々に配置され、前記対応した
内部論理回路への付加のためにテストベクトルが入力さ
れ、そこに記憶されるようにし、また結果がそこに記憶
されるようにする制御／観察位置、 テスト入力を有する直列チエーンの前記制御／観察装
置と前記各モジユール内のテスト出力を相互接続する直
列装置、 前記論理回路の外部からテストベクトルを受ける共通
直列入力および論理回路へテスト後の結果を出力する共
通直列出力に、前記モジユールの選択された１つの前記
チエーンを選択的にインタフエースするインタフエース
装置、 外部モジユールアドレス信号に従がつて前記モジユー
ルの１つを選択し、前記インタフエース装置を制御して
前記選択モジユールに関連した前記制御／観察位置だけ
を前記共通の直列入力および出力にインタフエースする
アドレス装置、 前記直列装置を介してテストベクトルを前記制御／観
察装置に直列的に入力して、そのテストベクトルを前記
関連内部論理回路に与え、その後前記直列装置を介して
前記選択モジユール内の前記制御／観察装置から結果を
出力する装置、 を備えたことを特徴とする前記テスト可能論理回路。

（25） テスト可能論理回路であつて、 各々が定義されたテスト境界を有し、また複数個の制
御／観察位置をもつた内部論理回路を有する複数個のモ
ジユール、 前記制御／観察位置の各々に配置され、ゲート化テス
ト入力および、通常動作のために前記関連論理回路にイ
ンタフエースされたゲート化通常動作入力、および出力
を有する直列シフトレジスタ、 前記各モジユールに結合され、テストベクトルをそこ
へ入力するテスト入力とそこからテスト結果を出力する
テスト出力を有する直列チエーンにおいて前記シフトレ
ジスタラツチのゲート化テスト入力と出力をインタフエ
ースする直列データリンク、 前記直列チエーンのテスト入力を前記関連モジユール
のモジユール直列入力にインタフエースし、前記直列チ
エーンのテスト出力を前記関連モジユールのモジユール
直列入力にインタフエースするインタフエース装置、 前記各モジユールのモジユール直列入力に接続され、
テストベクトルを受ける共通直列入力線、 前記各モジユールのモジユール直列出力に接続され、
テスト後結果を出力する共通直列出力線、 外部モジユールアドレスに従がつて前記モジユールの
１つを選択し、前記インタフエース装置を制御して前記
選択モジユールに関連した前記シフトレジスタラツチだ
けを前記関連したモジユール直列入力および出力にイン
タフエースするアドレス装置、および、 前記シフトレジスタを制御して前記直列データリンク
を介して入力テストベクトルを直列的にシフトし、その
テストベクトルを前記関連論理回路に与え、前記直列デ
ータリンクを介して前記シフトレジスタからの出力を前
記共通直列出力へ出力する装置、 を備えたことを特徴とする前記テスト可能論理回路。

（26） テスト可能論理回路であつて、 各々が定義されたテスト境界を有し、また複数個の制
御／観察位置を有する複数個のモジユール、 前記各制御／観察位置に配置され、ゲート化テスト入
力、通常動作のために前記関連論理回路にインタフエー
スされたゲート化通常動作入力および出力を有する直列
シフトレジスタラツチ、 前記各モジユールに結合され、テストベクトルをそこ
へ入力するテスト入力とそこからテスト結果を出力する
テスト出力を有する直列チエーンにおいて前記シフトレ
ジスタラツチのゲート化テスト入力と出力をインタフエ
ースする直列データリンク、 前記直列チエーンのテスト入力を前記関連モジユール
のモジユール直列入力にインタフエースし、前記直列チ
エーンのテスト出力を前記関連モジユールのモジユール
直列入力にインタフエースするインタフエース装置、 前記論理回路の共通直列入力と、残りのモジユールが
直列チエーンに配列されているモジユールの１つの直列
モジユール入力の間に接続された入力直列データ線、 前記直列モジユール出力と前記モジユールの隣接モジ
ユールの各々の直列モジユール入力の間に配列された複
数本の中間直列データ線、 前記チエーンにおける前記モジユールの最後のものと
論理回路の共通直列出力の間に配列された出力直列デー
タ線、および 直列モジユール入力と直列モジユールの間の接続のた
めに各モジユールに結合され、前記関連モジユールが選
択されないで直列入力、出力の前記関連モジユールから
直列データを分路することに応答して動作できるシヤン
トゲート回路、 を備えたことを特徴とする前記テスト可能論理回路。

（27） 論理回路をテストする方法であつて、 定義されたテスト境界を有し、かつ各々がそれに関連
した複数個の制御／観察位置を有するモジユール化され
た複数個の論理回路に前記論理を区分する段階、 ゲート化テスト入力および前記関連モジユール化論理
回路にインタフエースされたゲート化動作入力と出力を
有するシフトレジスタラツチを各制御／観察位置に配置
する段階、 各定義テスト境界に結合された直列モジユール入力お
よび直列モジユール出力とインタフエースされた直列チ
エーンの各定義境界内にシフトレジスタラツチのテスト
入力および出力を配置する段階、 定義テスト境界の１つおよびその中のモジユール化論
理回路をテストのために選択する段階、 選択テスト境界の直列モジユール入力を共通直列入力
にインタフエースし、選択テスト境界の直列モジユール
出力を共通直列出力にインタフエースして、直列データ
が共通直列入力を介して選択テスト境界のシフトレジス
タラツチに入力され、直列データが共通直列出力を介し
て選択テスト境界のシフトレジスタラツチから出力され
るようにする段階、および シフトレジスタラツチのゲート化入力を関連したモジ
ユール化論理回路から分離し、関連したシフトレジスタ
ラツチへのロードのために定義境界のうちの選択境界の
直列モジユール入力へ共通直列入力を介して所定テスト
パターンに従がつて発生したテストベクトルをロードす
るために前記論理回路を制御し、テストベクトルを関連
した論理回路に与え、テスト後に選択境界の直列モジユ
ール出力からテストベクトルを出力する段階、 を含むことを特徴とする前記方法。

（28） 第（13）項に記載の方法であつて、インタフエ
ース段階は、 定義テスト境界の直列モジユール入力の各々を前記共
通直列入力に接続すること、 定義テスト境界の直列モジユール出力の各々を前記共
通直列出力に接続すること、および 定義境界が選択されないときはそれのシフトレジスタ
ラツチの直列チエーンからの結果の出力を抑止して結果
が定義境界のうちの選択境界からだけ出力されるように
すること を含むことを特徴とする前記方法。

（発明の効果） 以上の説明から明らかなように、本願発明による論理
回路は、内部並列データバスに接続する並列テスト回
路、直列チェーンを構成する直列入力と直列出力を有す
る直列テスト回路を含むことにより、回路全体としての
テスト時間を減少せしめる効果を有する。

【図面の簡単な説明】

第１図は、複数モジユールを有し、テストモードで構成
されたVLSIチツプの概略ブロツク図、第２図は、前記モ
ジユールとインタフエースされた共通スキヤンインパス
および共通スキヤンアウトパスを有した、第１図のモジ
ユールの簡単化された概略ブロツク図、第３図はスキヤ
ンパスをモジユラー化する別の方法を示す、第１図のモ
ジユールの簡単化されたブロツク図、第４図は組合せら
れた並列、直列走査論理設計を示す機能ブロツク図、第
５図は、各モジユールのスキヤンパスを選択するゲート
回路の概略ブロツク図、第６図はSRLの概略図、第７図
はPRLの概略図、第８図は透過SRLの概略ブロツク図、第
９図は透過SRLの概略図、第10図はクロツク信号のタイ
ミング図、第11図は論理モジユールの概略ブロツク図、
第12図はPRLを制御する読取り／書込み制御回路の概略
図、である。 10……VLSI回路、26a〜26n……機能論理モジユール、12
……内部制御バス、16……アドレスバス、20……入出力
バス、28……共通スキヤンデータイン（SDI）線、30…
…共通スキヤンデータアウト（SDO）線、34〜40……直
列レジスタラツチ（SRL）、52,58……アドレスデコード
／選択回路、70……内部データバス、72〜80……並列レ
ジスタラツチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セオ ジェイ．ポウエル アメリカ合衆国テキサス州ダラス，アー ルポート サークル 15546 (72)発明者 ジェフリー ディー．ベレー アメリカ合衆国テキサス州，ヒュースト ン，ネーン 8710 (72)発明者 マーチン ディー．ダニエルズ アメリカ合衆国テキサス州，ヒュースト ン，ロングコモン 11011 (56)参考文献 特開 昭56−58671（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】内部並列データバスと、 複数の制御／観察位置を有する論理回路と、 各々が、読出し／書込み信号に応答して前記内部並列デ
   ータバスとデータの授受を行い、かつ前記論理回路の各
   前記制御／観察位置にそれぞれ接続されデータの授受を
   行うデータ蓄積用の複数の並列レジスタラッチと、 各々が、直列テストチェーンを構成する直列入力と直列
   出力を有しクロック信号に応答して前記直列テストチェ
   ーンを介してデータの直列シフトを行い、かつ前記論理
   回路の各前記制御／観察位置とそれぞれ接続するデータ
   蓄積用の複数の直列レジスタラッチと、 外部からの制御信号に応答して前記読出し／書込み信号
   及び前記クロック信号を発生する制御回路 を含むテスト可能な論理モジュール。