JPS63501660A - Ｖｌｓｉ回路チップ用の改良された内蔵型自己試験システム - Google Patents

Ｖｌｓｉ回路チップ用の改良された内蔵型自己試験システム

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JPS63501660A
JPS63501660A JP61506311A JP50631186A JPS63501660A JP S63501660 A JPS63501660 A JP S63501660A JP 61506311 A JP61506311 A JP 61506311A JP 50631186 A JP50631186 A JP 50631186A JP S63501660 A JPS63501660 A JP S63501660A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＶＬＳＩ回路チップ用の改良さ れた内蔵型自己試験システム 見ユ皮宜見 上ＪＩじ吻互 本発明は、ＶＬＳＩ回路チップを試験するための装置に係る。特に、本発明は、 ＶＬＳＩ回路チップのための改良された内蔵型自己試験システムに係る。
２、公　術の　■ 近代的な集積回路（ＩＣ）技術で製造される非常に大規模な集積（ＶＬＳＴ）回 路チップは、通常、１０，０００個以上の装置（例えば、トランジスタ）を保持 している。５００，０００個の装置を有するＶＬＳＩ回路も開発されている。集 積回路設計における現在の傾向は、コストを減少すると共に２回路の信頼性を高 めるように、更に高い回路集積レベルに向かいつつある。ＩＣ技術が進歩し続け るにつれて、少なくとも１００゜ｏｏｏ、ｏｏｏ個の装置を有する回路が一般的 なものとなることが予想される。
然し乍ら、回路集積レベルの増加は、欠点なしには得られない、チップ試験コス トの増加は、経済効率の高い設計及び製造技術から得られる利益を低減する傾向 となる。１９８５年４月のＩＥＥＥスペクトラム（ＩＥＥＥＳｐｅｃｔｒｕ＋ｎ ）第２２巻、第４号の第３８頁に掲載された［カッティング・チップ−テスティ ング・コスト（Ｃｕｔｔｉｎｇ　Ｃｈｉｐ　−Ｔｅｓｔｉｎｇ　Ｃｏ５ｔｓ）Ｊ と題する論文に述べられたように、集積回路チップの試験に関連したコストは、 チップ上に設けられた装置の数の平方に比例して増大する。試験ルーチンを走ら せるためのコンピュータプログラムの開発には相当の経費がかへる。これらの試 験ルーチンを案出するに要する技術的な努力と計算時間は、チップ自体を設計す るに要するもの以上となり得る。当該回路の特定の形式にもよるが、回路チップ の試験コストは、現在、全製造コストのはゾ１０ないし４０％とみなされる。
ＩＣを試験するために最も一般的に使用されている技術は。
走査設計として知られている。この走査設計は、回路の設計者が複雑な論理回路 を小さなブロックに分割し、データ転送のためにこれらブロックに及びこれらブ ロック間に人為的な経路を含ませることを必要とする。従って、複雑なシーケン ス回路は、一時的に、試験のための組合せ回路に変換される。
このような走査設計技術は、最適なものから遥かに離れたものである。一般に、 走査設計においては、特定のチップ又はワイヤネットに対して欠陥を分離するこ とができない、走査設計に必要とされる付加的な試験点及び転送経路を含ませる ことにより、ＩＣの全体的な性能が低下する。又、走査設計では、付加的なりロ ック回路と、比較的複雑な保守ソフトウェアとが必要である。
益々一般的となっているもう１つの試験技術は、内蔵式の自己試験技術である。
その名称から分かるように、内蔵式の自己試験（ＢＩＳＴ）システムは、試験す べきＩＣチップ上に形成される。このＢＩＳＴシステムは、試験オペランドを発 生するためのパターン又はオペランド発生器を備えている。各々の試験オペラン ドは、ＩＣ論理回路に送られ、それに対する応答がシフトレジスタによって分析 される。数千、更には、数百万の試験オペランドに対する応答が「符号」に圧縮 され、これが。
ＩＣ動作のゴー／ノー・ゴー指示を与えるための所定の符号と比較される。１つ のこのようなりＩＳＴシステムがパン・プラント（Ｖａｎ　Ｂｒｕｎｔ）氏の米 国特許第４，３５７，７０３号に開示されている。
回路の試験に対するＢＩＳＴ解決策は、多数の効果を発揮する。ＢＩＳＴは、集 積回路チップの滅多に使用しない周囲領域に典型的に形成されるので、その主た る論理機能には最小限の衝撃しか及ぼさない。試験結果はＢＩＳＴシステムによ って処理されるので、外部の試験装置によって実行しなければならないタスクの 数が減少される。それ故、特別に開発される保守ソフトウェアも相当に減少され る。全システムクロックレートでの動的な試験は、システムの試験時間を著しく 短縮する。又、ＢＩＳＴシステムは、ウェハ、チップ及びシステムレベルで集積 回路を試験するのに使用することもできる。ＢＩＳＴ試験システムは、特定のチ ップ論理機能には拘りないので、いかなる数の種々の形式の回路チップにも使用 することができる。又、ＢＩＳＴ解決策では、ＩＣチップがコンピュータに組み 込まれた後であって、より一般的な保守技術のためにこれらに接近することがで きなくても、これらチップを試験することもできる。
これは、例えば、ＩＣがその性能を高めるために冷却液に浸漬された場合である 。
ＢＩＳＴ試験システムは、それ以外の技術に優る多数の効果をもたらすが、まだ 完全な状態まで開発されていない、米国特許第４，３５７，７０３号に開示され たようなりＩＳＴシステムは、論理回路の設計者が、ＢＩＳＴ試験システムの制 御信号をＩＣのシステムクロックと慎重に同期させることを必要とする。これら の制御信号を正確に同調させることによってのみタイミングの違反を回避するこ とができる。論理回路の設計者がシステムクロックの論理状態に入念な注意を払 わない限り、このシステムのシフトレジスタ内に保持即ち記憶されたデータが失 われることになる。主論理機能からの別の試験データをこのＢＩＳＴ試験システ ムによって出力することはできるが、論理回路の設計者は、通常の試験データが 分析されている時は別の試験データを能動的に阻止することが要求される。一般 に、米国特許第４，３５７，７０３号に開示されたＢＩＳＴシステムでは、論理 回路の設計に制約が課せられる。
改良されたＢＩＳＴシステムが要望され続けていることは明らかである。その目 標とするところは、制御性及び観察性である。論理回路の設計者は、例えば、Ｂ ＩＳＴシステムを用いて、集積回路の全ての動作を容易に制御及び観察すること ができねばならない、ＢＩＳＴシステムによって論理設計者に課せられたタイミ ングの制約を軽減し、ＢＩＳＴシステムの制御信号をＩＣのシステムクロックに 対して正確に同調させる必要性を除去することが特に要望される。又、システム のクロック状態に拘りなくシフトレジスタ内に保持されたデータを維持するＢＩ ＳＴ試験システムも要望される。更に、選択されなかった形式の試験データを阻 止する必要なく、多数の種々の形式の試験データの１つを独特に選択できるＢＩ ＳＴシステムも要望されている。一般的に、試験作業に用いられる集積回路の全 ての素子は、ＢＩＳＴシステムの専用の制御を受けなければならない。
月１Ｕ日」ｉ 本発明は、デジタル論理演算を実行する主論理機能手段を含んでいて、ＬＳ１回 路チップ上に形成するようにされた改良された内蔵式自己試験システム手段に関 する。この内蔵式の自己試験システムは、主論理機能動作を動的に試験するため に主論理機能手段に相互接続される１本発明の改良により、内蔵式の自己試験シ ステムによって論理設計者に課せられていた設計上の制約が軽減される。
１つの好ましい実施例では、直列フォーマットの試験データが試験データ入力手 段によって受け取られる。第１の論理状態と第２の論理状態との間で切り換わる クロック信号がクロック入力手段によって受け取られる。試験データ入力手段及 びクロック入力手段に応答するシフトレジスタ手段は、試験データを記憶して直 列に転送するための一連の静的なフリップ−フロップで構成される。静的なフリ ップ−フロップを使用することにより、シフトレジスタ手段内に記憶されたデー タをクロック信号の論理状態に拘りなく維持することができる。
第２の好ましい実施例では、内蔵式の自己試験システムは。
試験データを受け取るための試験データ久方手段と、試験ストローブ信号を受け 取るための試験ストローブ入力手段と、試験クロックイネイブル信号を受け取る ための試験クロックイネイブル入力手段と、システムクロック信号を受け取るた めのシステムクロック入力手段とを備えている。試験ストローブラッチ手段は、 試験ストローブ入力手段及びシステムクロック入力手段に応答し、ラッチされた 試験ストローブ信号を発生する。制御レジスタクロツタ信号は、システムクロッ ク信号、ラッチされた試験ストローブ信号及びラッチされた試験クロックイネー ブル信号の論理関数として第１論理ゲート手段によって発生される。試験データ 入力手段に応答する制御レジスタ手段は、制御レジスタクロック信号によってタ イミングとりされた時に、試験データを直列に転送する。試験ストローブラッチ 手段及び試験クロックイネーブルラッチ手段は、試験ストローブ及び試験クロッ クイネーブル信号がもはやシステムクロック信号に対して正確に同期又は同調さ れる必要がないという点で、単に、論理設計者のジョブとなる。かくて、試験シ ステムの設計が容易となり、チップの全体的な試験コストが低減化される。
更に別の好ましい実施例では、内蔵式の自己試験システムは、試験データを受け 取るための試験データ入力手段と、試験データを出力する試験データ出力手段と を備えている。制御レジスタ手段は、試験データ入力手段に応答して、別の試験 データ選択信号及び通常の試験データ選択信号を含む試験システム制御信号を発 生する。シフトレジスタ手段は、直列試験データ転送のために制御レジスタ手段 に応答すると共に、並列試験データ転送のために主論理機能手段に応答する。試 験データ出力制御手段は、シフトレジスタ手段、主論理機能手段及び制御レジス タ手段に応答する。試験データ出力制御手段は、制御レジスタ手段が別の試験デ ータ選択信号を発生する時に、主論理機能手段の内部信号ノードからの別の試験 データを試験データ出力手段に供給させる。シフトレジスタ手段からの試験デー タは。
制御レジスタ手段が通常の試験データ選択信号を発生する時に試験データ出力制 御手段によって試験データ出力手段に供給される。論理設計者は、選択されなか ったデータ路をもはや阻止する必要がなくなる。
貝亙立叉見友斃匪 第１図は、本発明のＢＩＳＴ試験システムを含むＶＬＳＩ回路のブロック図、 第２図は、制御論理及び試験データ転送論理回路の詳細な回路図、 第３図は、制御レジスタの詳細な回路図、第４図は、制御レジスタの制御ノード Ｎｏ−Ｎ２３によって制御されるＢＩＳＴ機能を説明するための図。
第５図は、入力レジスタ及びオペランド発生器の詳細な回路図。
第６図は、出力レジスタ及びチェック和論理回路の詳細な回路図、 第７図は、試験データ出力制御論理回路の詳細な回路図、そして 第８図は、出カバソファの詳細な回路図である。
ましい　の　な システム　１ 本発明は、非常に大規模な集積回路チップのための内蔵型自己試験システムに関 する。第１図に示すように、この内蔵型自己試験（ＢＩＳＴ）システム１０は、 主論理機能部１４を含む非常に大規模な集積（ＶＬＳＩ）回路チップ１２上に形 成される。主論理機能部１４は、典型的に、トランジスタ又はＦＥＴのような電 子装置を致方側ないし数十刃側も含むものであり。
集積回路チップ１２の表面域の主要部分を形成する。ＢＩＳＴシステム１０は、 あらゆる形式の主論理機能部１４と共に使用することができる。第１図にブロッ ク形態で示されたように、主論理機能部１４は、ゲートアレイ、メモリチップ又 は他の特注の集積回路チップを含むことができる。好ましい実施例では、ＢＩＳ Ｔシステム１０は、２０にのＣＭＯＳゲートアレイと共に使用される。
集積回路チップ１２は、複数（一実施例では、２３８個）の入力ピン１８を備え ており、これを経て入力データが受け取られる。主論理機能部１４は、複数の入 力ライン２０を通して入力データを受け取るように接続される。主論理機能部１ ４によって発生された出力データは、出力ライン２４を経、出力ピン２２を経て 集積回路１２から出力される１図示されたように。
各出力ライン２４は、部分２４Ａ、２４Ｂ及び２４Ｇを含んでいる。１つの実施 例においては、集積回路チップ１２は、１４０本の出力ライン２４と出力ピン２ ２を有している。各出力ライン２４ごとに１つづつある（第８図に最も良く示さ れている）複数の出力バッファ２６は、出力ラインの部分２４Ｂを部分２４Ｃと インターフェイスする。主論理機能部１４は、各々、送信ゲート２８及び３０に よって入力ピン１８及び出力ピン２２から電気的に切断、即ち、分離することが できる。送信ゲート３ｏは、出力ラインの部分２４Ａ及び２４Ｂとインターフェ イスする。送信ゲート２８及び３ｏは、以下で詳細に述べるように、ＢＩＳＴシ ステム１０の直接的な制御下にある。
第１図に示すように、ＢＩＳＴシステム１０は、制御レジスタ３２と、試験デー タ転送論理回路３４と、入力レジスタ／オペランド発生器３６（以下、入力レジ スタ３６と称する）と、出力レジスタ／チェック和論理回路３８（以下、出力レ ジスタ３８と称する）と、試験データ出力制御論理回路４ｏと、制御論理回路４ ２とを備えている。制御論理回路４２は、５ＹｓＣＬＫ入カピン４４がらシステ ムクロック（ＳＹＳ　ＣＬＫ）信号を受け取り、ＴＥＣ入カ入方４６を経て試験 クロックイネーブル（ＴＣＥ）信号を受け取り、ＴＳＳシカピン４８ら試験スト ローブ（ＴＳ）を受け取るように接続される。制御論理回路４２によって発生さ れる種々の制御信号は、図示されたように、制御レジスタ３２、試験データ転送 論理回路３４、入力レジスタ３６、出力レジスタ３８及び試験データ出方制御論 理回路４０に供給される。
制御レジスタ３２は、試験データ久方（ＴＤＩ）ピン５゜を経て直列フォーマッ トで試験データを受け取るように接続される。制御レジスタのクロック（ＣＬ　 Ｋ）信号及びＥＮＡＢＬＥ制御信号は、制御論理回路４２がら受け取られる。こ れらの制御信号に応答して、試験データは、制御レジスタ３２を経て直列にシフ トされ、そこに含まれたファンクションコードが制御信号として制御ノードＮｏ −Ｎ２３に発生される。第１図に概略的に示されたように、制御ノードＮｏ−Ｎ ２３からの制御信号は集積回路１２を通して分配される。制御ノードＮｏ−Ｎ２ ３における制御信号の機能は、以下で説明する。
入力レジスタ３６は、試験データ転送論理回路３４からの直列試験データと、制 御論理回路４２からの入力レジスタクロック（ＣＬ　Ｋ）信号とを受け取るよう に接続される。試験データ転送論理回路３４は、制御論理回路４２によって発生 された試験データ選択（ＴＤＳ）制御信号の制御のもとで、ＴＤＩピン５０又は 制御レジスタ３２から直接的に入力レジスタ３６へ試験データを供給させる。又 、入力レジスタ３６は、送信ゲート５２を通して入力ライン２０と並列に試験デ ータを転送するように接続される。
出力レジスタ３８は、入力レジスタ３６から直列試験データを受け取ると共に、 制御論理回路４２から出力レジスタクロツタ（ＣＬ　Ｋ）信号を受け取るように 接続される。又、出力レジスタ３８は、送信ゲート５４及び５６を通して出力ラ イン２４と並列に両方向に試験データを転送するように接続される。
図示されたように、出力レジスタ３８は、送信ゲート３０と出カバソファ２６と の中間点で、送信ゲート５４を経て出方ライン２４へデータを転送することがで きる。送信ゲート３ｏと出力バッファ２６との間、又は出力バッファ２６と出力 ピン２２との間のいずれかの点における出力ライン２４からの試験データは、送 信ゲート５６を通して出力レジスタ３８によって受け取られる。
試験データ出力制御論理回路４０は、制御レジスタ３２の制御ノードＮＯ及びＮ １から受け取った制御信号に応答して、ＢＩＳＴシステム１０から試験データ出 力（Ｔ　Ｄ　Ｏ）ピン６０への試験データの転送を制御する。出力レジスタ３８ からの試験データに加えて、試験データ出力制御論理回路４０は、主論理機能部 １４からの別の試験データ（ノードＡで概略的に示された）、ＳＹＳ　ＣＬＫ信 号のコピー、又は発信器６２によって発生されたごとき内部試験周波数信号をＴ ＤＯビン６ｏに供給することができる。
ル′論　回路４２　び　デー タ転゛値理回路３４　２図 制御論理回路４２及び試験データ転送論理回路３４が第２図に概略的に示されて いる。制御論理回路４２は、バッファ７０．７２及び７４と、ラッチ７６及び７ ８と、フリップ−フロップ８０と、ナントゲート８２及び８４とを備えている。
ラッチ７６及び７８は、正レベルトリガ式のＤ型ラッチであるのが好ましく、そ の両方は、データ即ちＤ入力端子と、クロック即ちＣ入力端子とを有している。
ラッチ７６は、非反転出力端子８６及び反転出力端子８８を有しており、一方、 ラッチ７８は。
非反転出力端子９ｏを有している。
ラッチ７６及び７８は通常の回路素子であり、それらの動作は良く知られている 。これらのラッチの非反転出力端子８６及び９０にによって形成されるデータの 論理状態（即ち、「低レベル」即ち論理０状態、或いは「高レベル」即ち論理１ 状態）は、Ｃ入力端子で受け取った信号が論理１状態である限り、Ｄ入力端子で 受け取ったデータと同じ論理状態をたどるか或いはその論理状態を有するものと なる。Ｃ入力端子に加えられた信号が引き上げられたとき、或いは論理Ｏ状態か ら論理１状態に切り換えられたときには、Ｄ入力端子に現われるデータの状態が 非反転出力端子８６及び９ｏでラッチされ即ち固定される。
Ｃ入力端子で受け取った信号が論理１状態である限り、Ｄ入力端子に受け取った データ信号の論理状態のその後の変化は無視される。ラッチ７６の反転出力端子 ８８に発せられたデータ信号は、常に、非反転出力端子８６の論理状態と逆の論 理状態である。
フリップ−フロップ８０は、正の遷移縁でトリガされるＤ型フリップ−フロップ であることが望ましい、第２図に示すように、フリップ−フロップ８ｏは、デー タ即ちＤ入力端子と、クロック即％Ｃ入力端子と、非反転出力端子９２とを備え ている。フリップ−フロップ８０のＣ入力端子で受け取った信号が引き上げられ るか或いは論理Ｏ状態がら論理１状態に切り換えられたときには、Ｄ入力端子に 現われるデータ信号の論理状態は、非反転出力端子９２にストローブされ又は固 定される。このように、非反転出力端子９２の信号の論理状態は、Ｃ入力端子に 加えられた信号が引き上げられたときのみ変更することができる。
ナントゲート８２は３人カゲートであり、第１、第２及び第３の入力端子９４． ９６及び９８を各々備えると共に、出力端子１００も備えている。ナントゲート ８４は２人カゲートであり、第１及び第２の入力端子１００及び１０２を各々備 えると共に、出力端子１０６も備えている。ナントゲート８２及び８４は通常の 回路素子であり、それらのゲートの各入力端子に受け取った信号のＮＡＮＤ演算 を実行する。要約すれば、ナントゲート８２及び８４のそれぞれの出力端子１０ ０及び１０６は、各ゲートの全ての入力端子が論理１状態を有する信号を受け取 らない限り論理工状態であり、全ての入力端子が論理１状態を有する信号を受け 取ったときには、これらの出力端子１００及び１０６は論理Ｏ状態となる。
バッファ７０．７２及び７４は、それぞれ、入力端子６７．６９及び７１と、出 力端子７３．７５及び７７とを備えている。
これらのバッファ７０．７２及び７４は、それらの入力端子で受け取った信号と 同じ論理状態を有する出力信号を発する。
第２図に示すように、システムクロック（ＳＹＳ　ＣＬＫ）信号が、バッファ７ ４を通じて、ナントゲート８２及び８４の各々の第１入力端子９４及び１０２と 、ラッチ７６．７８とフリップ−フロップ８０の各々のＣ入力端子とに加えられ る。試験ストローブ（ＴＳ）信゛号は、バッファ７０を通じて、ラッチ７６のＤ 入力端子に加えられる。ラッチ７６は、ＳＹＳ　ＣＬＫ信号が論理０状態から論 理１状態に引き上げられたときに、それらのラッチの出力端子８６及び８８のＴ Ｓ信号の論理状態をラッチし、それにより、「ラッチされたＪＴＳ信号を発する 。
非反転出力端子８６からのラッチされたＴＳ信号は、フリップ−フロップ８０に Ｄ入力端子に加えられ、そこから、その信号は５次のＳＹＳ　ＣＬＫ信号の正の 遷移の際に、非反転出力端子９２にストローブされる。第２図に示すように、ラ ッチされた出力信号は制御信号であり、制御レジスタ３２のＥＮＡＢＬＥ（イネ ーブル）制御端子に加えられる。この制御レジスタ３２のＥＮＡＢＬＥ信号の論 理状態は、１サイクルのｓｙｓ　ｃＬＫ信号の後のＴＳ信号の状態に続くもので ある。
試験クロックイネーブル（ＴＣＥ）信号は、バッファ７２を通じてラッチ７８の Ｄ入力端子に加えられる。ラッチ７８は、ＳＹＳ　ＣＬＫ信号が論理Ｏ状態から 論理１状態に引き上げられたときに、ＴＣＥ信号の論理状態をラッチし、それに より、「ラッチされたＪ　ＴＣＥ信号を、その非反転出力端子９０に発する０図 に示すように、ラッチされたＴＣＥ信号は、ナントゲート８２及び８４のそれぞ れの第２入力端子９６及び１０４に加えられる。このラッチされたＴＣＥ信号は 、ナントゲート８４により、ＳＹＳ　ＣＬＫ信号でゲートされる。図に示すよう に、ナントゲート８４の出力端子１０６に現われる信号は、入力レジスタ３６と 、出力レジスタ３８と、試験データ出力制御論理回路４０とのそれぞれのクロッ ク（ＣＬ　Ｋ）入力端子に加えられる。
ナントゲート８２の第３の入力端子９８は、ラッチ７６の反転入力端子８８から のラッチされたＴＳ信号を受け取るように接続されている。これにより、ナント ゲート８２は、ラッチされたＴＳ信号及びＴＣＥ信号をＳ、ＹＳ　ＣＬＫ信号で ゲートする。ゲートされたＴＳ信号及びＴＣＥ信号は、ナントゲート８２の出力 端子１００に出力され、図に示すように、制御レジスタ３２のクロック（ＣＬ　 Ｋ）端子に加えられる。
試験データ選択論理回路３４は、インバータ１１０と、第１及び第２の伝送ゲー ト１１２及び１１４と、バッファ１１６とを含んでいる。送信ゲート１１２は、 入力端子１１７と、出力端子１１８と、非反転制御端子１２０と、反転制御端子 １２２とを備えている。第２送信ゲート１１４は、入力端子１２４と、出力端子 １２６と、非反転制御端子１２８と、反転制御端子１３０とを備えている。イン バータ１１０は、入力端子１０９と、反転出力端子１１１とを備えている。
インバータ１１０と伝送ゲート１１２及び１１４とは通常の回路素子であり、そ の動作は良く知られている。インバータ１１０は、その入力端子１０９で受け取 った信号の状態を反転させる。入力端子１０９に論理１状態を有する信号は、例 えば。
出力端子１１１において論理Ｏ状態を有する信号に変換される。
送信ゲート１１２及び１１４は、理想的な仕方で機能する。
従って、送信ゲート１１２に関する以下の説明は、送信ゲート１１４と、他の更 に説明すべき送信ゲートにも適用される。この送信ゲート１１２は、スイッチの ように機能し、入力端子１１７と出力端子１１８との間の信号の伝送を、その制 御端子１２０及び１２２に受け取った制御信号に応じて制御する。送信ゲート１ １２は、論理１状態を有する信号が反転制御端子１２２に加えられたとき及び論 理Ｏ状態を有する信号が非反転制御端子１２０に加えられたときにオフ状態に駆 動され、それにより、入力端子１１７を出力端子１１８から電気的に切断し、そ れらの端子間のデータの流れを禁止する。論理Ｏ状態を有する信号が非反転制御 端子１２２に加えられたとき及び論理１状態を有する信号が反転制御端子１２０ に加えられたときは、送信ゲート１１２はオン状態になる。送信ゲート１１７が オン状態のときは、入力端子１１７は出力端子１１８に電気的に接続され、デー タの伝送が許可される。
第２図に示すように、ラッチ７６の反転出力端子−７８からのラッチされたＴＳ 信号は、試験データ選択（ＴＤＳ）信号として、試験データ伝送論理回路３４に 加えられる。インバータ１１０の入力端子１０９と、伝送ゲート１１４の反転制 御端子１３０と、伝送ゲート１１２の非反転制御端子１２０とは、全て、ラッチ されたＴＳ信号を受け取るように接続されている。
インバータ１１０の出力端子１１１は、送信ゲート１１４の非反転制御端子１２ ８と送信ゲート１１２の反転制御端子１２２とに接続されている。送信ゲート１ １２の入力端子１１７は、制御レジスタ３２からの試験データを受け取るように 接続されている。送信ゲート１１４の入力端子１２４は、ＴＤＩビン３８からデ ータを直接受は取るように接続されている。送信ゲート１１２及び１１４のそれ ぞれの出力端子１１８及び１２６は、両方共、バッファ１１６を通じて入力レジ スタ３６に加えられる。
試験データ伝送論理回路３４によって受け取られたＴＤＳ信号（ラッチされた試 験ストローブ信号）が論理１状態を有しているときには、送信ゲート１１２がオ ンになり、一方、送信ゲート１１４はオフになる。これにより、制御レジスタ３ ２がらの試験データは、入力レジスタ３６に伝搬される。試験データ選択信号が 論理Ｏ状態を有しているときは、送信ゲート１１４がオンになり、一方、送信ゲ ート１１２はオフになる。試験データ入力ピン３８からの試験データは、これに より、制御しジスタ３２をバイパスして入力レジスタ３６に伝搬される。
ラッチ７６．７８及びフリップ−フロップ８０は、主論理機能部１４を設計する 論理設計者の仕事と、ＢＩＳＴシステム１０の試験手順とを大幅に簡略化する。
ＴＳ信号及びＴＣＥ信号ｔよ、もはや、システムクロック信号と正確に同期又は 同調する必要はない、ＴＳ信号及びＴＣＥ信号を、システムクロック信号とラッ チすることにより、［ラント（ｒｕｎｔ）Ｊパルスや、長い或いは短い準備経路 や、システムの動作にエラーを生じさせるような他のタイミング障害が減少する 。この改良は、ＢＩＳＴシステム１０が非常に高い速度で作動するときには、全 ての起こり得るタイミング障害を正確に予想して計算することが。
以前には論理設計者には実質上不可能であったということを理解すれば、特に重 要なものである。論理設計者の仕事を容易にすることにより、ラッチ７６．７８ 及びフリップ−フロップ８０が、チップ試験全体の費用を効果的に引き下げる。
り御レジスタ３２　３　び　４ｆｉｌ 第３図は、制御レジスタ３２を概略的に示したものである。
図に示す実施例においては、制御レジスタ３２は、２４ビツト（即ち、ビット０ −２３）のシフトレジスタであり、各スタティックフリップ−フロップ１５０を 直列に構成することにより形成されたものである。各フリップ−フロップ１５０ は、データ即ちＤ入力端子と、クロック即ちＣ入力端子と、出力端子１５２とを 備えている。ＴＤＩビン５０からの試験データは、バッファ１６０を通じて、ビ ットＯのフリップ−フロップ１５０のＤ入力端子に入力されている。ビット２３ のものを除いて、各フリップ−フロップ１５０の出力端子１５２は、次のフリッ プ−フロップ１５０のＤ入力端子に接続されている。ビット２３のフリップ−フ ロップ１５０の出力端子１５２は、バッファ１６２を通じて、試験データ伝送論 理回路３４に接続されている。各フリップ−フロップ１５０のＣ入力端子は、制 御論理回路４２によって発せられる制御レジスタクロック（ＣＬ　Ｋ）信号を受 け取るように接続されている。
各フリップ−フロップ１５０と関連するのは、ナントゲート１５４である。各ナ ントゲート１５４はその各々のフリップ−フロップ１５０の出力端子１５２に接 続された第１入力端子１５８と、制御論理回路４２によって発せられる制御レジ スタＥＮＡＢＬＥ信号を受け取るように接続された第２入力端子１５６とを有し ている。各ナントゲート１５４の出力は、制御ノードである。制御ノードＮｏ− Ｎ２３は、それぞれ、ビット０−２３と関連する。これらの制御ノードＮｏ−Ｎ ２３は、第１図に示すように、ＢＩＳＴシステム１０の種々の回路素子に接続さ れている。
バッファ１６０，１６２、及びナントゲート１５４は、通常の回路素子である。
各ナントゲートの動作は、ナントゲート１５４について前述したものと同様のも のである。制御レジスタ３２の各フリップ−フロップ１５０は、全て、スタティ ックフリップ−フロップであり、負の縁でトリガされることが望ましい、各フリ ップ−フロップ１５０のＤ入力端子に現われるデータ信号の論理状態は、制御レ ジスタクロック信号の負の（即ち、論理１から論理Ｏへの）遷移の際に、各出力 端子１５２にストローブされる。
試験データは、制御レジスタ３２のビットｏ−２３を通じて、制御レジスタクロ ック信号１サイクル毎に１ビツトの割合で直列にシフトされる。制御レジスタク ロック信号の２４サイクルが終った後に、例えば、Ｏビットフリップ−フロップ １５０のＤ入力端子に初めに現われたデータ信号の論理状態は、ビット２３フリ ップ−フロップ１５０の出力端子１５２にシフトされる。制御レジスタ３２は１ 機能コードを含む試験データを、フリップ−フロップ１５０を通じて直列にシフ トすることにより「ロード」される１機能コードは、ＢＩＳＴシステム１０の望 ましい動作状態を表わすものであり、制御レジスタＥＮＡＢＬＥ信号が論理０状 態から論理１状態に引き上げられた（即ち、ＴＳ信号が引き上げられた）ときに は、「イネーブル」される。
一度イネーブルされると、機能コードの各ビットは、各々のナントゲート１５４ を通じてノードＮ０−Ｎ２３に送られ、制御信号として用いられる。ノードＮｏ −Ｎ２３の制御信号によって制御される回路素子は、これにより、それらの希望 の動作状態に駆動される。ＴＳ信号が論理１状態の間は、制御レジスタクロック がブロックされ（即ち、論理０状態に維持され）、制御レジスタ３２内の機能コ ードが凍結される。前述したように、ＴＤＩピン５０は、もし必要であれば、試 験データがシフトされている間は制御レジスタ３２内の機能コードが有効であり 続けるようにするため、制御レジスタ３２をバイパスして入力レジスタ３６にも 直接接続されている。
ここに示す実施例においては、制御ビットＮｏないしＮ９は、ＢＩＳＴシステム １０の全ての試験モードを実行するために必要な種々のゲート機能を制御するた めのものである。残りの制御ノードＮＩＯないしＮ２３は、論理回路の設計者が 主論理機能１４を制御するために用いることのできる「予備」ビットであり、こ れらによって、その試験能力が拡張される。ビットＯないし９及びそれらの各々 制御ノードＮｏないしＮ９の機能は、第４図に示されている。これらの機能は、 制御ノードＮＯないしＮ９とＢＩＳＴシステム１０の各回路素子との相互接続に よって、第１図にも示されている。全ての制御ノードの状態は、制御レジスタＥ ＮＡＢＬ、Ｅ信号が論理０状態に落ちた（即ち、ＴＳ信号が論理０状態に落ちた ）ときに、ＢＩＳＴシステム１０内の全ての試験及び保守動作が不能とされ、主 論理機能１４が妨害されないままで通常動作をするように構成されている。制御 ノードＮｏないしＮ２３は、全て、アクティブな［低レベル（ＬＯ）Ｊ（即ち、 その制御信号が論理０を有する）状態である。
スタティックフリップ−フロップ１５０は、制御レジスタ３２を実施するために 用いられるもので１代替的な設計のものと違い、制御レジスタクロック信号の論 理状態（即ち、ＴＳ、ＴＣＥ及びＳＹＳ　ＣＬＫ信号の論理状態）に拘りなく、 データを出力端子１５２に保持或いは記憶することができる。換言すれば、フリ ップ−フロップ１５０の出力端子１５２におけるデータ信号の論理状態は一定に 維持され、それにより、制御レジスタクロックが論理ルベル或いは論理０レベル のいずれかに止まった場合には記憶される。ＴＳ信号及びＴＣＥ信号は、もはや 、システムクロック信号と注意深く同調する必要はない。
同様に、論理回路の設計者は、もはや、ＳＹＳ　ＣＬＫ信号に注意を集中する必 要はない、論理回路の設計者に課せられる設計上の制約は、これによって除去さ れ、主論理機能１４の試験能力を設計する際に大きな融通性が与えられる。
入　レジスタ３６　５ 人力レジスタ／オペランド発生器３６（入力レジスタ３６）が第５図に概略的に 示されている。ここに示す実施例においては、入力レジスタ３６は、各スタティ ックプリップ−フロップ１７０を直列に構成することにより形成した２３８ビツ ト（即ち、ビット０−２３７）のシフトレジスタである。各フリップ−フロップ １７０は、データ即ちＤ入力端子と、クロック即ちＣ入力端子と、出力端子１８ ０とを備えている。試験データ送信論理回路３４からの試験データは、ビットＯ のフリップ−フロップ１７０のＤ入力端子に入力される。ビット０−２３７のフ リップ−フロップ１７０の出力端子１８０は１次のフリップ−プロップ１７０の Ｄ入力端子に入力される。ビット２３７のフリップ−プロップ１７０の出力端子 １８０は、出力レジスタ３８に接続されている。各フリップ−フロップ１７０の Ｃ入力端子は、制御論理回路４２からの入力レジスタクロック（ＣＬＫ）信号を 受け取るように接続される。各フリップ−フロップ１７０は、各入力線路２０の 中の１つと関連する。又、これらの各フリップ−フロップ１７０は、図に示すよ うに送信ゲート５２を通じて各入力線路２０に作動するように接続されたＤ入力 端子を有している。
入力レジスタ３６は、オペランド発生論理回路１７２と、直列データ経路制御論 理回路１７４をも含んでいる。オペランド発生論理回路１７２は、制御レジスタ ３２の制御ノードＮ４から制御信号を受け取る。又、この論理回路１７２は、バ ス１７６によって一般的に示されるようにビット０−２３７のフリップ−フロッ プ１７０とインターフェースされている。直列データ経路制御論理回路１７４は 、制御レジスタ３２の制御ノードＮ２から制御信号を受け取る。又、この論理回 路１７４は、バス１７８によって一般的に示されるように、ビット０−２３７の フリップ−フロップ１７０とインターフェイスされている。
制御レジスタ３２に適切な機能コードがロードされてイネーブルさ九たときは、 オペランド発生論理回路１７２が、非ゼロ開始点即ちｒシード（ｓｅｅｄ）Ｊか ら試験オペランドを繰返し発する。これらの試験オペランドは、バス１７６によ り並列型式とされた入力ビット０−２３７のフリップ−フロップ１７０である１ 通常の状態では、直列試験データ経路制御論理回路１７４が、各フリップ−フロ ップ１７０を、試験データ伝送論理回路３４と出力レジスタ３８との間の直列試 験データ伝送用のシフトレジスタとして相互接続させる。制御レジスタ３２に適 切な機能コードがロードされてイネーブルされたときは、直列試験データ経路制 御論理回路１７４は、ビット０−２３７のフリップ−フロップ１７０を、送信ゲ ート５２を通じて、入力線路２０に並列試験データ伝送用に接続させる。
オペランド発生論理回路１７２によって発せられたオペランドは、入力ピン］８ が送信ゲート２８により分離されたときに、入力線路２０（及びそれにより主論 理機能部１４）に並列に加えられる。入力線路２０のデータも、又、送信ゲート ５２を通じて、ビット０−２３７のフリップ−フロップ１７０によって並列型式 で受け取ることができる。各入力ピン１８における各信号の論理状態は、これに より、システム試験中に直接監視することができる。主論理機能部１４も、種々 の試験手順中に、入力レジスタ３６からの試験データによって直接制御されるこ とができる。
入力レジスタ３６の全てのフリップ−フロップ１７０は、スタティックフリップ −フロップであり、制御レジスタ３２に関して既に述べたものと同じ利点をＢＩ ＳＴＩＯに与えるものである。各フリップ−フロップ１７０は、負の縁でトリガ されるフリップ−フロップであって制御レジスタ３２のフリップ−フロップ１５ ０と同一の型式で作動するものであることが望ましい。
出力レジスタ３８（第６図） 出力レジスタ３８が第６図に概略的に示されている。ここに示す実施例において は、出力レジスタ３８は、各スタティックフリップ−フロップ１８２を並列に構 成することにより形成された１４０ビツト（即ち、ビット０−１３９）のシフト レジスタである。ビット０−１３９のフリップ−フロップ１８２の各々は、各出 力線路２４の中の１つと関連する。各フリップ−フロップ１８２は、データ即ち Ｄ入力端子と、クロック即ちＣ入力端子と、出力端子１８４とを備えている。入 力レジスタ３６からの試験データは、ビットＯのフリップ−フロップ１８２のＤ 入力端子に入力される。ビット０−１３８のフリップ−フロップ１８２の出力端 子１８４は１次のフリップ−フロップ１８２のＤ入力端子に接続されている。ビ ット１３９のフリップ−フロップ１８２の出力端子１８４は、試験データ制御論 理回路４０に接続されている。各フリップ−フロップ１８２のＣ入力端子は、制 御論理回路４２からの出力レジスタクロツタ（ＣＬＸ）信号を受け取るように接 続されている。ビット０−１３９のブリップ−フロップ１８２の各々のＤ出力端 子も、図に示すように、送信ゲート５４及び５６を通じて、各出力線路部２４Ｂ の中の１つに作動するように接続されている。
制御レジスタ３６は、チェック和論理回路１８６と、直列／並列データ経路制御 論理回路１８８も含んでいる。チェック和論理回路１８６は、バス１９０によっ て一般的に示すように、ビット０−１３９のフリップ−フロップ１８２の各々と インターフェイスされている。直列／並列データ経路制御論理回路１８８は、制 御レジスタ３２のノードＮ５からの制御信号を受け取るように接続されている。
又、この論理回路１８８は、バス１９２によって一般的に示すように、ビット０ −２３９のフリップ−フロップ１８２とインターフェイスされている。適切な機 能コードがロードされたときには、制御レジスタ３２は、直列／並列データ経路 制御論理回路１８８を、入力１ノジスタ３６と試験データ出力制御論理回路４０ との間の直列試験データ伝送用のシフトレジスタとして各フリップ−フロップ１ ８２を接続さぜるようにする。
他の機能コードがロードされたときは、制御レジスタ３２は、直列／並列データ 経路制御論理回路１８８を、出力線路部２４Ｂによっての両方向並列データ伝送 用のシフトレジスタとして各フリップ−フロップ１８２を相互接続させるように する。
出力レジスタ３８に希望の試験データを直列にロードした上に制御レジスタ３２ に適切な機能コードをロードすることにより。
出力ピン２２は、送信ゲート５４と出カバソファ２６とを通じて、試験データに よって表わされる論理状態に駆動することができる。他の機能コードは、出力線 路２４からのデータを、送信ゲート５６を通じて、出力レジスタ３８のビット０ −１３９のフリップ−フロップ１８２に並列に転送させる。第１図に示すように 、この出力データは、出力線路部２４Ｂの送信ゲート３０と出カバソファ２６と の中間点から、或いは、出カバソファ２６と出力ピン２２との中間点から（即ち 、出力線路部２４Ｃから）取り出すことができる。
出力レジスタ３８を上記のように動作させることにより、入力レジスタ３６のオ ペランド発生器１７２によって発せられる試験オペランドに対する主論理機能部 １４の応答を、チェック和論理回路１８６によって、チェック和に累積すること ができる。このチェック和は、出力レジスタ３８の現在の内容を出力線路２４の 現在のデータと半加算することにより計算される。
チェック和の結果は１次いで、出力レジスタ３８に再ロードされ、テストデータ 出力制御論理回路４０に直列にシフトされる。
出力レジスタ３８の各フリップ−フロップ１８２は、全て。
スタティックフリップ−フロップであり、制御レジスタ３２と入力レジスタ３６ との各スタティックフリップ−フロップと同じ利点をＢＩＳＴシステム１０に対 して与えるものである。ここに示す実施例においては、フリップ−フロップ１８ ２は、負の縁でトリガされるフリップ−フロップである。この形式の装置の動作 については、前に述べている。
ヌｌし巳二久隅ツ１吐差瀞理０４０７ 試験データ出力制御論理回路４０の好ましい実施例が第７図に概略的に示されて いる。この出力制御論理回路４０は、マルチプレクサとして機能する。このマル チプレクサは、制御レジスタ３２の制御のもとで、ＴＤＯピン６０へ転送するべ き試験データを４つの可能な入力の中の１つから選択する。第７図に示すように 、出力制御論理回路４０は、出力レジスタ３８からの試験データと、主論理機能 部１４からの別の試験データ（図にノードＡで示す）と、システムクロック（Ｓ ＹＳ　ＣＬＫ）信号と、発振器６２によって発せられる内部試験周波数信号とを 受け取るように接続されている。１つの好ましい実施例においては、発振器６２ はインバータのリングによって集積回路チップ上に形成される。制御レジスタ３ ２は、制御ノードＮＯ及びＮｌ上の制御信号により、これら４つの可能な型式の 試験データのどれをＴＤＯピン６０に伝送するかを制御する。
第７図に示すように、試験データ出力制御論理回路４０は。
送信ゲート２１０．２１２．２１４．２１６及び２１８と、フリップ−フロップ ２２０と、インバータ２２２，２２４，２２６及び２２８と、ナントゲート２３ ０とノアゲート２３２とによって形成される。送信ゲート２１０ないし２１８と 、インバータ２２２ないし２２８と、ナントゲート２３０と、フリップ−フロッ プ２２０とは、制御論理回路４２と制御レジスタ３２とについて述べたものの対 応する部分と、機能的には同一のものである。ノアゲート２３２は、論理的ノア 演算を実行し、その入力端子２３６または２３８のいずれかにおける信号が論理 １状態を有するときには、論理０状態を有する出力信号をその出力端子２３４に 発する。
送信ゲート２１０の入力端子２４０は、主論理機能部１４のノードＡからの別の 試験データを受け取るように接続されている。送信ゲート２１２の入力端子２４ ２は、出力レジスタ３８からの試験データを受け取るように接続されている。送 信ゲート２１６の入力端子２４４は、ＳＹＳ　ＣＬＫ信号を受け取るように接続 されている。送信ゲート２１８の入力端子２４６は１発振器６２からの内部試験 周波数信号を受け取るように接続されている。送信ゲート２１４の入力端子２４ ８は、フリップ−フロップ２２０の出力端子２５０に接続されている。送信ゲー ト２１０及び２１２それぞれの出力端子２５２及び２５４は、フリップ−フロッ プ２２０のＤ入力端子に接続されている。
送信ゲート２１４．２１６及び２１８それぞれの出力端子２５６．２５８及び２ ６０は、試験データ出力ピン６０に接続されている。
送信ゲート２１０の反転制御端子２６２と、送信ゲート２１２の非反転入力端子 ２４６と、インバータ２２２の入力端子２６６と、ナントゲート２３０の入力端 子２６８とノアゲー、ト２３２とは、全て、制御レジスタ３２の制御ノードＮ１ に現われる制御信号を受け取るように接続されている。送信ゲート２１４の非反 転制御端子２７０と、インバータ２２４の入力端子２７２と、ノアゲート２３２ の入力端子２３６は、全て、制御レジスタ３２の制御ノードＮＯに現われ−る制 御信号を受け取るように接続されている。
インバータ２２８は、入力端子２７０を備えている。この入力端子２７０は、ノ アゲート２３２の出力端子２３４と、送信ゲート２１８の非反転制御端子２７２ とに接続されている。
インバータ２２８の出力端子２７４は、送信ゲート２１８の反転制御端子２７６ に接続されている。ナントゲート２３０は、インバータ２２４の出力端子２８０ に接続された出力端子２７８を備えると共に、インバータ２２６の入力端子２８ ４と送信ゲート２１６の反転制御端子２８６とに接続された出力端子２８２をも 備えている。インバータ２２４の出力端子２８０は、送信ゲート２１４の反転制 御端子２８８に接続されている。インバータ２２６の出力端子２９０は、送信ゲ ート２１６の非反転制御端子２９２に接続されている。送信ゲート２１０の非反 転制御端子２９４と、送信ゲート２１２の反転制御端子２９６は、両方共、イン バータ２２２の出力端子２９８に接続されている。フリップ−フロップ２２０の クロック即ちＣ入力端子は、制御論理回路４２によって発せられる試験データ出 力制御論理クロック（ＣＬ　Ｋ）信号を受け取るように接続されている。
制御レジスタ３２の制御ノードＮＯ及びＮ１から受け取った制御信号は、試験デ ータ出力制御論理回路４０によって、ＴＤｏビン６０に加えられる試験データを 独特に能動的に選択するためにデコードされる。制御ノードＮＯ及びＮ１をそれ ぞれ論理１状態、論理１状態に駆動する機能コードが制御レジスタ３２にロード されてイネーブルされた際には、送信ゲート２１２及び２１４がオンに切り換え ら九る。一方、送信ゲート２１０．２１６及び２１８はオフに切り換えられる。
出力レジスタ３８からの試験データは、これによって、送信ゲート２１２を経て 、送信ゲート２１４を通じてフリップ−フロップ２２０によってクロックされて 、ＴＤＯビン６０に転送される。これは、「通常」試験データ出力モードである 。このモードは、試験データストローブ信号と、それに伴う制御レジスタＥＮＡ ＢＬＥ信号が論理０状態を有するときに起こすことができる。
制御ノードＮＯ及びＮ１をそれぞれ論理１状態、論理０状態に駆動する機能コー ドが制御レジスタ３２にロードされて、イネーブルされた際には、送信ゲート２ １０及び２１４がオンに切り換えられ、一方、送信ゲート２１２．２１６及び２ １８はオフに切り換えられる。主論理機能部１４がら受け取った別の試験データ は、これにより、送信ゲート２１０を経て、送信ゲート２１０を経て、送信ゲー ト２１４を通じてフリップ−プロップ２２０によってクロックされて、試験デー タ出方ピン６０に転送される。
制御ノードＮＯ及びＮ１をそれぞれ論理０状態、論理ｌ状態に駆動する機能コー ドが制御レジスタ３２にロードされて、イネーブルされた際には、送信ゲート２ １６がオンに切り換えられ、一方、送信ゲート２１０，２１２，２１４及び２１ ８はオフに切り換えられる。システムクロック信号は、これにより、送信ゲート ２１６を通じて試験データ出方ピン６ｏに転送される。
制御ノードＮｏ及びＮ１をそれぞれ論理Ｏ状態、論理０状態に駆動する機能コー ドが制御レジスタ３２にロードされたて、イネーブルされた際には、送信ゲート ２１８がオンに切り換えられ、一方、送信ゲート２１０ないし２１６はオフに切 り換えられる。発振器６２からの内部試験周波数信号は、送信ゲート２１８を通 じて、試験データ出力ピン６０に転送される。
試験データ出力ピン６０に転送すべき異なる型式のデータを選択するために制御 レジスタ３２内の専用制御ノードを用いることにより、論理回路の設計者には、 もはや、この機能についての別の利用できるノードを使用する必要がないものと なる。
ＢＩＳＴシステム１０で行うべき試験を設計する設計者の仕事は、大幅に簡略化 される。というのは、彼又は彼女は、もはや、選択されない試験データ経路を能 動的にブロックする必要はなくなるからである。
カバッファ２６　８図） 出力バッファ２６が第８図に概略的に示されている０図に示すように、出力線路 部２４Ｂ及び２４Ｇは、各出力バッファ２６によってインターフェイスされてい る。各出力バッファ２６は、その出力線路部２４Ｂに接続されたデータ入力端子 ２４０を備えている。各出カバソファ２６の出力端子２４２は、出力線路部２４ Ｇを通じて、その各々の出力ピン２２に接続されている。各バッファ２６は、イ ネーブル入力端子をも含んでいる。このイネーブル入力端子は、論理回路の設計 者によって主論理機能部１４内の各点に相互接続するように適合されている。
これらの出力バッファ２６は、標準的な３状態バツフアであり。
イネーブル入力端子に受け取った信号によって制御されるオン状態とオフ状態と を有している。イネーブルされたとき、即ちオン状態のときは、各バッファ２６ は、それらの入力端子２４０に受け取ったデータをそれらの出力端子２４２に転 送する。
ディスイネーブルされたとき、即ちオフ状態のときは、出力端子２４２は高イン ピーダンス状態に駆動され、入力端子２４０を出力端子２４２から電気的に分離 する。
論理回路の設計者の任意で相互接続用に利用できるイネーブル制御端子に加えて 、各バッファ２６は、制御レジスタ３２によって直接制御されることもできる。
各出カバソファ２６の強制オフ（ＦＯＦ）制御端子２４４は、バッファ２４１を 通じて、制御レジスタ３２の制御ノードＮ８に接続されている。各出力バッフ７ ２６の強制作動（ＦＯＡ）制御端子２４４は、インバータ２４３を通じて、制御 レジスタ３２の制御ノードＮ９に接続されている。
イネーブルされた際に制御ノードＮ８を論理０状態にする機能コードが制御レジ スタ３２にロードされたときには、全ての出力バッファ２６が強制的にオフ即ち ３状態の高インピーダンスモードとなる。各出カバソファ２６の出力端子２４２ は、それによって、それらの各々の入力端子２４０と電気的に分離される。イネ ーブルされた際に制御ノードＮ９を論理Ｏ状態にする機能コードが制御レジスタ ３２にロードされたときには、全ての出カバソファ２６が強制的にオン即ち作動 状態となる。
各出力バッファ２６は、これによって、それらの通常モードで作動する。それら の出力端子２４２における論理状態は、それらの入力端子２４０のデータの論理 状態によって決定される。
機能ノードＮ９から受け取ったＦＡＣ信号は、そのＦＡＦ信号とＦＯＦ信号とが 両方弁制御レジスタ３２によって選択される場合には１機能ノードＮ８に受け取 ったＦＯＦ信号を無効にする。
各出力バッファ２６のＦＡＦ制御端子とＦＯＦ制御端子とにより、論理回路の設 計者は、出力ピン２２を、制御レジスタ３２に入力された機能コードによって、 出力レジスタ３８から駆動することができる。これにより、試験を設計する設計 者の仕事は、大幅に簡略化される。というのは、彼又は彼女は、もはや、試験す べき回路の特定の動作を知る必要はなくなるからである。これにより、試験の設 計が容易になり、高価でなくなる。
本発明を、好ましい実施例に関して述べてきたが、当業者であれば、本発明の精 神及び範囲から逸脱することなく、本発明の態様及び細部に変更が加え得るとい うことが理解されよう。
皺 ′１８表昭６ａ−５０１６６０　（１３）区 代 域 第４図 国際調査報告

Claims (30)

    【特許請求の範囲】
  1. １．デジタル論理演算を実行する主論理機能手段と、上記主論理機能手段に相互 接続されていて、主論理機能演算の動的な試験を実行する内蔵型の試験システム 手段とを具備し、この内蔵型の試験システム手段は、直列フォーマットの試験デ ータを受け取る試験データ入力手段と、 第１の論理状態と第２の論理状態との間で切り換わるクロック信号を受け取るた めのクロック入力手段と、上記試験データ入力手段及びクロック入力手段に応答 して試験データを記憶し且つ直列に転送するためのシフトレジスタ手段とを備え ており、 このシフトレジスタ手段は、記憶されたデータをクロック信号の論理状態に拘り なく維持できるようにする一連の静的なフリップーフロップより成ることを特徴 とするＬＳ１回路。
  2. ２．上記シフトレジスタ手段は、上記試験データ入力手段及びクロック入力手段 に応答して直列に試験データを転送すると共に試験システム制御信号を発生する 制御レジスタを備えており、この制御レジスタは、直列構成で相互接続された複 数の静的なフリップーフロップより成る請求の範囲第１項に記載のＬＳＩ回路。
  3. ３．上記シフトレジスタ手段は、更に、クロック入力手段、制御レジスタ及び主 論理機能手段に応答して、制御レジスタと直列に試験データを転送すると共に、 主論理機能手段と並列に試験データを転送するための入力シフトレジスタを備え 、この入力シフトレジスタは、直列構成で相互接続された複数の静的なフリップ ーフロップより成る請求の範囲第２項に記載のＬＳＩ回路。
  4. ４．上記シフトレジスタ手段は、クロック入力手段、入力シフトレジスタ及び主 論理機能手段に応答して、入力シフトレジスタと直列に試験データを転送すると 共に、主論理機能手段と並列に試験データを転送するための出力シフトレジスタ を更に備え、この出力シフトレジスタは、直列構成で相互接続された複数の静的 なフリップーフロップより成る請求の範囲第３項に記載のＬＳＩ回路。
  5. ５．シフトレジスタ手段は、直列構成で相互接続された複数の静的なＤ型フリッ プーフロップより成る請求の範囲第１項に記載のＬＳＩ回路。
  6. ６．上記フリップーフロップは、負の縁でトリガされるＤ型フリップーフロップ である請求の範囲第５項に記載のＬＳＩ回路。
  7. ７．デジタル論理演算を実行する主論理機能手段と、上記主論理機能手段に相互 接続されていて、主論理機能演算の動的な試験を実行する内蔵型の試験システム 手段とを具備し、この内蔵型の試験システム手段は、直列フォーマットの試験デ ータを受け取る試験データ入力手段と、 試験ストローブ信号を受け取る試験ストローブ入力手段と、 試験クロックイネーブル信号を受け取る試験クロックイネーブル入力手段と、 システムクロック信号を受け取るシステムクロック入力手段と、 上記試験ストローブ入力手段及び上記システムクロック入力手段に応答して、ラ ッチされた試験ストローブ信号を発生するための試験ストローブラッチ手段と、 上記試験クロックイネーブル入力手段及び上記システムクロック入力手段に応答 して．ラッチされた試験クロックイネーブル信号を発生するための試験クロック イネーブルラッチ手段と、 上記システムクロック入力手段、試験ストローブラッチ手段及び試験クロックイ ネーブルラッチ手段に応答して、システムクロック信号、ラッチされた試験スト ローブ信号及びラッチされた試験クロックイネーブル信号の論理関数として制御 レジスタクロック信号を発生するための第１論理ゲート手段と、 試験データ入力手段及び第１論理ゲート手段に応答して、制御レジスタクロック 信号によってクロックされた時に試験データを直列に転送すると共に、試験シス テム制御信号を発生するための制御レジスタとを備えていることを特徴とするＬ ＳＩ回路。
  8. ８．上記の試験ストローブラッチ手段は、試験ストローブ入力手段に応答するＤ 入力端子、システムクロック入力手段に応答するＣ入力端子、非反転出力端子及 び反転出力端子を有する第１のＤ型ラッチを備え、この第１のＤ型ラッチは、非 反転及び反転出力端子にラッチされた試験ストローブ信号を発生し、そして上記 試験クロックイネーブルラッチ手段は、試験クロックイネーブル入力手段に応答 するＤ入力端子、システムクロック入力端子に応答するＣ入力端子及び非反転出 力端子を有している第２のＤ型ラッチを備えている請求の範囲第７項に記載のＬ ＳＩ回路。
  9. ９．上記第１のＤ型ラッチは、正レベルトリガ式のラッチであって、試験ストロ ーブ信号の論理状態をラッチし、システムクロック信号の負の遷移の際にラッチ された試験ストローブ信号を発生し、そして上記第２のＤ型ラッチは、正レベル トリガ式のラッチであって、試験クロックイネーブル信号の論理状態をラッチし 、システムクロック信号の負の遷移の際にラッチされた試験クロックイネーブル 信号を発生する請求の範囲第８項に記載のＬＳＩ回路。
  10. １０．上記第１の論理ゲート手段は、第１のＤ型ラッチに応答する第１の入力端 子、第２のＤ型ラッチに応答する第２の入力端子、システムクロック入力手段に 応答する第３の入力端子及び出力端子を有する第１のナンドゲートを備え、この 第１のナンドゲートは、上記ラッチされた試験ストローブ信号、ラッチされた試 験クロックイネーブル信号及びシステムクロック信号に基づいて論理ナンド演算 を実行して制御レジスタクロック信号をその出力端子に発生する請求の範囲第９ 項に記載のＬＳＩ回路。
  11. １１．上記第１ナンドゲートの第１入力端子は、試験ストローブＤ型ラッチの反 転出力端子に接続され、そして第１ナンドゲートの第２入力端子は、試験クロッ クイネーブルＤ型ラッチの非反転出力端子に接続される請求の範囲第１０項に記 載のＬＳＩ回路。
  12. １２．上記制御レジスタは、この制御レジスタによって試験システム制御信号を 発生できるようにするための制御イネーブル信号を受け取るイネーブル入力端子 を含み、そして上記内蔵型の試験システム手段は、更に、第１のＤ型ラッチ手段 に応答するＤ入力端子、システムクロック入力信号に応答するＣ入力端子及び出 力端子を有するＤ型フリップーフロップを含み、このＤ型ブリップーフロップは 、システムクロック信号の遷移の際に上記ラッチされた試験ストローブ信号を出 力端子ヘストロープすることにより制御イネーブル信号をその出力端子に発生す る請求の範囲第８項に記載のＬＳＩ回路。
  13. １３．上記Ｄ型フリップーフロップは、正の遷移縁でトリガされるフリップーフ ロップであって、これは、システムクロック信号の正の遷移の際にラッチされた 試験ストローブ信号の論理状態を出力端子ヘストロープすることにより制御イネ ーブル信号を発生する請求の範囲第１２項に記載のＬＳＩ回路。
  14. １４．上記フリップーフロップのＤ入力端子は、第１のＤ型ラッチの非反転出力 端子に接続される請求の範囲第１３項に記載のＬＳＩ回路。
  15. １５．上記内蔵型の試験システムは、更に、上記制御レジスタ及び主論理機能手 段に応答し、シフトレジスタクロック信号によってクロックされた時に、制御レ ジスタと直列に試験データを転送すると共に、主論理機能手段と並列に試験デー タを転送するシフトレジスタ手段と；システムクロック入力手段及び第２のＤ型 ラッチに応答し、システムクロック信号及びラッチされた試験クロックイネーブ ル信号の論理関数としてシフトレジスタクロック信号を発生する第２の論理ゲー ト手段とを備えた請求の範囲第８項に記載のＬＳＩ回路。
  16. １６．上記第２の論理ゲート手段は、システムクロック入力手段に応答する第１ 入力端子と、第２のＤ型ラッチに応答する第２の入力端子と、出力端子とを有す る第２のナンドゲートを備えており、このナンドゲートは、システムクロック信 号及びラッチされた試験クロックイネーブル信号に基づいて論理ナンド演算を実 行してシフトレジスタクロック信号をその出力端子に発生する請求の範囲第１５ 項に記載のＬＳＩ回路。
  17. １７．デジタル論理演算を実行する主論理機能手段と、上記主論理機能手段に相 互接続されていて、主論理機能演算の動的な試験を実行する内蔵型の試験システ ム手段とを具備し、この内蔵型の試験システム手段は、直列フォーマットの試験 データを受け取る試験データ入力手段と、 試験クロックイネーブル信号を受け取る試験クロックイネーブル入力手段と、 システムクロック信号を受け取るシステムクロック入力手段と、 上記試験クロックイネーブル入力手段及び上記システムクロック入力手段に応答 して、ラッチされた試験クロックイネーブル信号を発生するための試験クロック イネーブルラッチ手段と、 上記システムクロック入力手段及び試験クロックイネーブルラッチ手段に応答し て、システムクロック信号及びラッチされた試験クロックイネーブル信号の論理 関数としてシフトレジスタクロック信号を発生するための論理ゲート手段と、 試験データ入力手段、主論理機能手段及び論理ゲート手段に応答して、シフトレ ジスタクロック信号によってクロックされた時に試験データ入力手段と試験デー タを直列に転送すると共に、主論理機能手段と試験データを並列に転送するため のシフトレジスタとを備えていることを特徴とするＬＳＩ回路。
  18. １８．上記試験クロックイネーブルラッチ手段は、試験クロックイネーブル入力 手段に応答するＤ入力端子と、システムクロック入力手段に応答するＣ入力端子 と、出力端子とを有するＤ型ラッチを備え、このＤ型ラッチは、ラッチされたク ロックイネーブル信号を出力端子に発生する請求の範囲第１７項に記載のＬＳＩ 回路。
  19. １９．上記Ｄ型ラッチは、正レベルでトリガされるラッチであり、これは、試験 クロックイネーブル信号の論理状態をラッチして、システムクロック信号の負の 遷移の際にラッチされた試験クロックイネーブル信号を発生する請求の範囲第１ ８項に記載のＬＳＩ回路。
  20. ２０．上記論理ゲート手段は、Ｄ型ラッチに応答する第１入力端子と、システム クロック入力手段に応答する第２入力端子と、出力端子とを有するナンドゲート を備え、このナンドゲートは、ラッチされた試験クロックイネーブル信号及びシ ステムクロック信号に基づいて論理ナンド演算を実行してシフトレジスタ制御信 号をその出力端子に発生する請求の範囲第１９項に記載のＬＳＩ回路。
  21. ２１．デジタル論理演算を実行する主論理機能手段で、別の試験データが存在す る内部信号ノードを含んでいるような主論理機能手段と、 上記主論理機能手段に相互接続されていて、主論理機能演算の動的な試験を実行 する内蔵型の試験システム手段とを具備し、この内蔵型の試験システム手段は、 直列フォーマットの試験データを受け取る試験データ入力手段と、 試験データを出力する試験データ出力手段と、上記試験データ入力手段に応答し て直列に試験データを転送すると共に、別の試験データ選択信号及び通常の試験 データ選択信号を含む試験システム制御信号を発生するための制御レジスタ手段 と、 上記制御レジスタ及び主論理機能手段に応答し、制御レジスタ手段と直列に試験 データを転送すると共に、主論理機能手段と並列に試験データを転送するシフト レジスタ手段と、 上記シフトレジスタ手段、主論理機能手段及び制御レジスタ手段に応答する試験 データ出力制御手段であって、制御レジスタ手段が別の試験データ選択信号を発 生する時は主論理機能手段の内部信号ノードからの別の試験データを試験データ 出力手段に供給させると共に、制御レジスタ手段が通常の試験データ選択信号を 発生する時はシフトレジスタ手段からの試験データを試験データ出力手段に供給 させるような試験データ出力制御手段とを備えていることを特徴とするＬＳＩ回 路。
  22. ２２．上記内蔵型の試験システム手段は、更に、システムクロック信号を受け取 るためのシステムクロック入力手段を備え、上記制御レジスタ手段によって発生 された試験システム制御信号は、更に、システムクロック試験データ選択信号を 含んでおり、そして 上記試験データ出力制御手段は、システムクロック入力手段に応答し、制御レジ スタ手段がシステムクロック試験データ選択信号を発生する時にシステムクロッ ク信号を試験データ出力手段に供給させる請求の範囲第２１項に記載のＬＳＩ回 路。
  23. ２３．上記内蔵型試験システム手段は、更に、内部試験周波数信号を発生する発 振手段を備え、 上記制御レジスタ手段によって発生された試験システム制御信号は、更に、試験 周波数試験データ選択信号を含み、上記試験データ出力制御手段は、上記発振手 段に応答し、制御レジスタ手段が試験周波数試験データ選択信号を発生した時に 内部試験周波数信号を試験チータ出力手段に供給させる請求の範囲第２１項に記 載のＬＳＩ回路。
  24. ２４．上記制御レジスタ手段は、選択された試験データを表わすデジタル状態を 有する２ビット制御信号として試験システム制御信号を発生し、そして 上記試験データ出力制御手段は、上記内部信号ノード、シフトレジスタ手段、シ ステムクロック入力手段及び発振手段に応答して２ビット制御信号をデコードし 、これにより表わされた試験データを試験データ出力手段に供給するためのデジ タルマルチプレクサを含んでいる請求の範囲第２３項に記載のＬＳＩ回路。
  25. ２５．デジタル論理演算を実行する主論理機能手段と、上記主論理機能手段に相 互接続されていて、主論理機能手段の演算の動的な試験を実行する内蔵型の試験 システム手段とを具備し、この内蔵型の試験システム手段は、直列フォーマット の試験データを受け取る試験データ入力手段と、 第１論理状態と第２論理状態との間で切り換わるシステムクロック信号を受け取 るシステムクロック入力手段と、試験ストローブ信号を受け取る試験ストローブ 入力手段と、 試験クロックイネーブル信号を受け取る試験クロックイネーブル入力手段と、 上記試験ストローブ入力手段及びシステムクロック入力手段に応答し、システム クロック信号の遷移において試験ストローブ信号の論理状態をラッチすることに よりラッチされた試験ストローブ信号を発生する試験ストローブラッチ手段と、 上記試験クロックイネーブル入力手段及びシステムクロック入力手段に応答し、 システムクロック信号の遷移において試験クロックイネーブル信号の論理状態を ラッチすることによりラッチされた試験クロックイネーブル信号を発生するため の試験クロックイネーブルラッチ手段と、上記試験ストローブラッチ手段、試験 クロックイネーブルラッチ手段及びシステムクロック手段に応答し、システムク ロック信号によって上記ラッチされた試験ストローブ信号及びラッチされた試験 クロックイネーブル信号をゲートすると共に制御レジスタクロック信号を発生す るための第１論理ゲート手段と、 上記試験クロックイネーブルラッチ手段及びシステムクロック入力手段に応答し 、システムクロック信号によって上記ラッチされた試験クロックイネーブル信号 をゲートすると共にシフトレジスタクロック信号を発生するための第２論理ゲー ト手段と、 上品試験データ入力手段及び第１論理ゲート手段に応答し、制御レジスタクロッ ク信号によってクロックされた時に直列に試験データを転送すると共に、試験シ ステム手段制御信号を発生するための制御レジスタ手段であって、直列構成で相 互接続された静的なフリップーフロップより成る制御レジスタ手段と、 制御レジスタ手段、第２の論理ゲート手段及び主論理機能手段に応答し、制御レ ジスタ手段と直列に試験データを転送すると共に、シフトレジスタクロック信号 によってクロックされた時に主論理機能手段と並列に試験データを転送するため のシフトレジスタ手段であって、直列構成で相互接続された複数の静的なフリッ プーフロップより成るシフトレジスタ手段と を備えたことを特徴とするＬＳＩ回路。
  26. ２６．上記内蔵型の試験システム手段は、更に、試験ストローブラッチ手段及び システムクロック入力手段に応答しシステムクロック信号の遷移の際にラッチさ れた試験ストローブ信号の論理状態をストローブすることにより制御レジスタイ ネーブル信号を発生するための試験ストロープフリップーフロップ手段を備えて おり、そして上記制御レジスタ手段は、試験ストロープフリップーフロップ手段 に応答して制御レジスタイネーブル信号の受信時に試験システム制御信号を発生 することができる請求の範囲第２５項に記載のＬＳＩ回路。
  27. ２７．主論理アレイ手段は、更に、別の試験データが存在する内部試験信号ノー ドを含み、上記内蔵型の試験システム手段の制御レジスタ手段は、選択された試 験データを表わす試験データ選択信号を発生し、そして上記内蔵型の試験システ ム手段は、更に、試験データを出力する試験データ出力手段と；主論理機能手段 の内部信号ノード、制御レジスタ手段及びシフトレジスタ手段に応答して、試験 データ選択信号をデコードしそしてこれにより表わされた試験データを試験デー タ出力手段に供給するための試験データ出力マルチプレクサ手段とを備えており 、この試験データ出力マルチプレクサ手段は、試験データ選択信号が別の試験デ ータを表わす時に主論理機能手段から試験データ出力手段へ別の試験データを供 給すると共に、試験データ選択信号が通常の試験データを表わす時にシフトレジ スタ手段から試験データ出力手段へ通常の試験データを供給する請求の範囲第２ ５項に記載のＬＳＩ回路。
  28. ２８．上記内蔵型の試験システム手段は、更に、システムクロック信号を受け取 るためのシステムクロック入力手段を備えており、そして上記試験データ出力マ ルチプレクサ手段は、システムクロック入力手段に応答し、試験データ選択信号 がシステムクロック試験データを表わす時にシステムクロック信号を試験データ 出力手段に供給する請求の範囲第２７項に記載のＬＳＩ回路。
  29. ２９．上記内蔵型の試験システム手段は、更に、内部試験周波数信号を発生する ための発振手段を備え、そして上記試験データ出力マルチプレクサ手段は、上記 発振手段に応答し、試験データ選択信号が内部試験周波数試験データを表わす時 に内部試験周波数信号を試験データ出力手段に供給する請求の範囲第２８項に記 載のＬＳＩ回路。
  30. ３０．上記のＬＳＩ回路は、更に、データがＬＳＩ回路から出力されるところの 複数の出力ピンと、複数の３状態出力バッファとを具備し、各出力バッファは、 主論理機能手段を出力ピンにインターフェイスするもので、強制作動及び強制オ フ制御端子を含んでおり、そして上記制御レジスタ手段は、強制作動及び第１の 強制オフ制御信号を発生し、各３状態出力バッファは、制御レジスタに応答し、 制御レジスタが強制作動制御信号を発生する時には強制的に作動されそして制御 レジスタが強制オフ制御信号を発生する時には高インピーダンス状態に強制的に オフにされる請求の範囲第２５項に記載のＬＳＩ回路。
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