JPS63218881A - テスト可能な論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的には、超ＬＳＩ回路のテストに関し、特
に区分編成シスアム内の定義されたテスト境界の走査テ
スト法にｌｌｌ−する。

（従来の技術） 集積回路の密度を増大させるため、いくつかのプログラ
ムが進行中である。これらのプログラムの１つは、超高
速集積回路（ＶＨ８Ｉ　Ｃ）のプログラムであって、そ
れは超ＬＳＩ（ＶＬＳＩ）技術を用いるエレクトロニク
スを発展させて、Ｊ：り進んだ高性能の装置を与えるこ
とになった。従来のＶＬＳＩブ臼グラバグラム×１０１
３ゲート１１１／ｃｊＩ２のｎｒ＃スループット率の性
能仕様をもつものがある。この型式の性能を達成するた
めに、超微細の線を描くことができるリソグラフィ装置
が設定されなければならず、また必要なパッケージも製
造されなければならない。これらのチップは、０．２５
平方インチ（０，６３５ａｚ２）の各チップ上に２０．
０００〜４０．０００個のゲートと１００．０００〜４
００．０００個ノトランシスタを有するチップを造るこ
とができる０、５μという特徴線中を有している。また
、これらのチップは１５０〜４００ビンを有するキャリ
ア上にマウントされる。

高密度Ｖ　Ｌ　Ｓ　ｌ装置を開発するのに最も大きな障
害の一つはテスト（検査）である。ＶＬＳ　１回路また
はＶＬＳ１回路を用いるシステム（装置）に存在する複
雑な回路機能、大組の回路機能の一方または両方のため
に、テスト方法はそれ自身が非常に複雑なものになって
しまった。また、複雑なテスト方法は一般にソフトウェ
アを含む対応した複雑な装置を必要とし、ざらに実施す
るのがまずます費用がかかりかつめんどうになってきて
いる。しかし、所定のチップ設計に対して比較的に高度
の信頼性を確保するためには、テストによって故障が高
い率で検出可能なように設計することが必要である。故
障検出率の現在の目標は９８％以上である。

ＬＳＩ回路をテストするための最もよく知られた方法の
１つは文献によく記載されているレベル高感度走査設計
（１ｅｖｅｌ　５ｅｎｓｉｔｉｖｅ　５ｃａｎ　ｄｅｓ
ｉｇｎ　：ＬＳＳＤ）である。ＬＳＳＤの一般的な説明
についてはＤｏｎａｌｄ　ＫＯＩＯｎＶｔＳｋＶに発行
され、ｓｔｏｒａｇｅＴｅｃｈｎｏｌｏｇｙ　Ｃｏｒｐ
ｏｒａｔｉｏｎに譲受された米国特許第４．５１９．０
７８号参照。また電子構造のテストの特許および刊行物
の総合リストのためにはＡ、　８１ｕｉに発行され、Ｉ
ｎｔＯｒｎａｔｉｏｎａｌ　８ｕｓｉｎｅｓｓＭａｃｈ
ｉｎｅｓ　ｋＪｌ受された米国特許第４，４２８゜０６
０号およびＥ、　Ｊ、　ＨＣＣｌｕｓｋｅｙ著”Ａ　５
ｕｒｖｅｙｏｆ　Ｄｅｓｉｇｎ　ｆｏｒ　Ｔｅ５ｔａｂ
ｉｌｉｔｙ　５ｃａｎ　Ｔｅｃｈｎｉｑｕｅｓ”参照。

基本的に、ｔ−Ｓ　Ｓ　Ｄはｌ−３ｔ回路内にある複数
個の制御可１／観察可能点を用いる。複数個のシフトレ
ジスタラッチ（ＳＲＬ）が直列態様で含まれているこれ
らの点にデータがシフトできるようにＪることによって
制御可能性が得られる。

そしてテストが行なわれ、データはＳＲ［に格納され、
その観察のためにシフトバックアウトされる。したがっ
て、ＬＳＩ回路の１１１１／観察はもはやパッケージ内
のビンの数に依存しない。また、ラッチ自身は内部回路
の一部であるから、それらを順次回路内のフィードバッ
ク路を破壊するのに用いることができ、それによって、
ＳＲ１間の組合せ回路のテストが自動的に発生できるよ
うになる。

典型的な走査数ｉ１では、シフトレジスタは設計機能の
ために必要な特定点に配置されるが、テスト目的のため
に走査チェーンで一緒に接続される。

その走査チェーンによってテストのためにレジスタに任
意のテスト状態が実現される。次に、テストパターンが
コンピュータ上に発生される。発生されたテストパター
ンはＳＲＬにシフトインされ、テストベクトル（ディジ
タルアー夕の選択された語またはグループ）がチップの
主入力またはビンに与えられ、システムクロックがテス
トを実行するために供給され、主出力ビンが期待された
ベクトル出力と比較され、データはそれと既知の良好な
テストベクトルと比較するためにＳＲＬからス４：セン
アウトされる。このテストを行なうには、多数の直列の
テストベクトルがそれらをＳ　ＲＬにシフトインし、供
給し、結果をシフトバックアウトのために通常必要であ
る。これによって、これらのテストを従来のテスタに応
用する場合には幾分時間がかかり過ぎることになる。

従来の走査設計では、Ｓ　Ｑ　Ｌは、米国特許第４゜５
１９．０７８に示されているように、連続ストリングで
接続されるか、または、ＷｉｌｌｉａｍＨＣ八ｎｎｅ１
７に発へ１され、Ｉｎｔｃｒｎａｔｉｎａｌ　Ｂｕｓｉ
ｎｅｓｓＭａｃｈｉｎｅｓ　Ｃｏｒｐｏｒａｔｉｏｎに
譲受された米国特許第４゜５０３．５３．７＠に示され
るように並列態様で実現される。順次設計では、所定の
チップをテストするために所定の♀の時間が必要である
。テストを行なうためにＳＲＬにデータをシフトインし
、そのデータをシフトアラ１〜するのに必要な時間の愼
は直列チェーン内のＳＲＬの数によって決定される。チ
ップのたった１つの機能だけがテストされるべきである
とずれば、データは、この機能をテストするためにチェ
ーン内の全てのシフトレジスタを介してシフトされなけ
ればならないだろう。

たとえば、あるチップが複数の機能を有し、適当なテス
トを行なうのに６回のＳＲＬのロード、アンロードを必
要とした他方の機能と比較して一方のｔｉ能が４回のＳ
ＲＬのロード、アンロードを必要とする場合、第１の機
能用のシフトレジスタは、第２の機能のテストパターン
に対して最後の２つのバスを実行するためには、それの
［１−ド、アンロードを２回追加的に行なわなければな
らないだろう。これら追加的な２つのバスに対して第１
機能用のレジスタを介してのシフトに要する時間は浪費
時間である。追加的な時間の他に、レジスタを一緒に接
続するためには追加的な論理が必要である。このことは
、通常の論理フローを用いてレジスタがより簡単にロー
ド、アンロードできる場合にもあてはまる。この特別の
論理は、特にレジスタがバスに接続される場合致命的な
欠点となるだろう。

上記の欠点を考えると、データをｆ！、ＩＩ　ｔｅｌ　
／　ｍｕ寮点に走査するのに要する時間を減少し、また
テストパターンの発生に要する時間な減少する走査技術
を用いるテスト方法が要請される。

（発明の概要） ここに開示され、「特許請求の範囲」に画定される本発
明は論理回路上の周辺ボートのテストを容易にするシフ
トレジスタラッチを備えている。

このシフトレジスタラッチは周辺ボートの１つとインタ
フェース接続された動作入力と周辺ボートの伯のものと
インタフェース接続された出力を有する。走査データ入
力が内部直列データリンクから直列データを受信するた
めに備えられている。

動作ゲートが、動作クロック信号の受信に応答して動作
入力からラッチノードへデータをクロック入力するため
に備えられている。走査ゲートが、テストクロック信号
の受信に応答して走査データ入力からラッチノードへデ
ータをクロック入力するために備えられている。ラッチ
ノードに格納すなわちストアされたデータを出力から分
離するために分離モードで動作し、また論理回路への入
力のためにラッチノードから出力へデータを転送するた
めに非分離モードで動作する第１の分離回路がラッチノ
ードと出力との間に配置される。テスト中に周辺ボート
から論理回路へのデータの入力を禁止するためにシフト
レジスタラッチの出力とそれに関連した周辺ボートの間
に第２の分離回路が配置される。ラッチノードからシフ
トレジスタラッチの出力へデータを転送し、また外部テ
ストイネーブル（Ｆｉ号の受信に応答してテスト中のデ
ータの入力を禁止するように上記分離回路をυ１６１１
するためにｆ、１１１１１回路が備えられる。通常動作
モードでは、ラッチノードはシフトレジスタの出力から
分離され、データは周辺ボートを通って論理回路に入力
されることが許される。

ここに開示され、特許請求された本発明はテスト可能な
論理モジュールを含む。この論理モジュールは、−緒に
動作可能で、一定のモジュール機能を与える複数個の定
義論理回路からなる。各論理回路はそれのテストを可法
にする複数個の埋込み制御／観察位置を有する。論理回
路は並列レジスタを介して共通内部バスにインクフェー
スされる。各並列レジスタは並列の制６１１／観察位置
を有する。テストの間、各並列レジスタは別々にアドレ
ス指定され、並列のテストベクトルでロードされ、次に
、埋込みＩＩＩ御／観察位置はテストベクトルを直列的
にシフトするための直列チェーンで接続される。ロード
後、テストベクトルは関連した論理回路に与えられ、そ
の結果は並列レジスタおよび直列制御／観察位置の両方
に記憶される。並列レジスタは次に、各レジスタを選択
的にアドレス指定し結果をバス上に出力することによっ
て共通バスを介してアンロードされる。次に直列υｊ御
／観察位置が直列データリンクを介してアンロードされ
これらの結果の観察を可能にする。

本発明の別の実施例では、各並列レジスタはそのロード
またはアンロードの間に関連した論理回路から分離する
ように動作できる。この分離によって並列レジスタがテ
ストベクトルでロードされれ、全ての直列ｕｌ　ｉｌｌ
　／観察位置がロードされるまでテストベクトルが維持
されることを可能にする。

これによってロードの間に並列レジスタの内容が変化す
るのを防止する。

ここに開示され、特許請求された本発明は区分可能な組
合せ論理回路を有している。この回路は動作モード、テ
スＩ・モードの両方を有する複数の論理モジュール有す
る。これらのモジュールの８各は、複数個のυＩＩＩＩ
／観察位置をもった定Ｐｉｉデスト境界を形成するよう
テストモードで動作可能である。これらのモジュールは
動作モードでインタフェースされ所定の動作形式に従が
った一体論理機能を与える。テストモードでは、テスト
モジュールの各々はテスト境界を定義し、お互いから分
離するように構成される。各モジュールはテスト境界が
定義された後テストのために選択可能である。次に所定
のパターンのテストベクトルが選択モードの制御／観察
位置に与えられてテストを実施する。テストの結果は観
察のために取出すことができるように制御Ｉ／ｍｌ寮位
置に閉位置れる。

本発明の別の実施例では、テストベクトルは最初に、制
御／観察位四で、各々が通常動作入力、テスト入力およ
び出力を有するシフトレジスタに記憶される。これらの
ラッチは、１つのラッチの出力を隣接ラッチのテスト入
力に接続するようにいもするチェーン構成で接続される
。通常動作入力は、テストベクトルがラッチにロードで
きるようにテストの第１部分の間に関連した組合せ論理
から分離される。テストベクトルはチェーンの第１ラツ
チに連続的に入力され、全てのラッチがロードされるま
でチェーンを介して走査される。次に、通常動作入力が
ｉｌｌ［関連した組合せ論理に再接続され、テストが行
なわれて、結果がラッチに記憶される。ラッチをアンロ
ードするためには、通常動作入力を再び開いてラッチを
分離する。データはいわするチェーン構成の雇後のレジ
スタから連続的にスギャンアウトされる。

本発明のさらに他の実施例では、各モジュールはぞこと
の間でｆ−夕の送受信を行なう回路の外に共通の並列イ
ンタフェースを備えている。テストモードの間は、これ
によって、複数個の制御／１１２１点が単一のクロック
サイクルでロードできるように並列データがモジュール
に入力することが可能になる。さらに、モジュールのう
ちの選択されたものは、上記回路の外部と直接インタフ
ェースされてテストベクトルがそこに加えられることを
可能にする。外部インタフェース線は制御／１３！寮位
置を有する。

ここに開示され、特許請求された本発明は論理回路をテ
ストする方法および装置を含む。論理回路は定義された
テスト境界をもった複数のモジュールに分割され、各モ
ジュールは関連した内部論理を有する。その論理はシフ
トレジスタラッチがそこに配置されるｉｌｌ連した制ｉ
ｌｌ／観察位置を有する。各ラッチはテスト入力、通常
入力および出力を有する。通常入力および出力は通常動
作の間に論理回路とインタフェースされ、他方、テスト
入力および出力はテストの問直列テストチェーンとイン
タフェースされる。直列チェーンは各モジュールで直列
入力および直列出力とインタフェースされる。各モジュ
ールは上記回路の共通直列入力および共通直列出力とイ
ンタフェースされる。モジュールの選択は、外部モジュ
ールアドレスを受け、インタフェースをｉｌｌ　＠　し
てテストベクトルをそれの記憶のためにモジュールの選
択された１に入力することを可能にするアドレスバスに
よって与えられる。これらのテストベクトルが次に与え
られ、結果がシフ］・レジスタラッチに記憶される。

結果の記憶後、その結果は選択された１つのモジュール
の直列モジュール出力から共通直列出力へスキャンアウ
トされる。選択されないモジュールは、結果が選択モジ
ュールからだけ出力されるＪ：うに阻止された出力を有
する。

（実施例） テスト区分論理回路 第１図にはテスト区分の超ＬＳＩ回路１０のブロック図
が示されている。ＶＬＳ１回路は動作モードおよびテス
トモードで構成でき、テストモードの構成が第１図に示
されている。一般に、ＶＬＳ　１回路の動作モードでは
、機能は通常、区分（モジュール化）される。これらの
回路は、制御機能、格納機能などを与える別々のモジュ
ールをもった任意の数のモードで動作することができる
。これらのモジュールは通常、装装置ピンを介して回路
の外部とインタフェースされ、データ、アドレスおよび
ＩＩＩ　ｍ信号に対するインタフェースを与える。種々
の多重化回路を用いることによって、ビン機能は変更で
き、装置の内部構造さえも変更できる。

テストモードでは、内部υＪｌｌｌバス１２はクロック
信号、テスト信号および種々の他の制御信号のような制
ｉｌｌ　８１　ｆｆｉのためにビン１４とインタフェー
スされる。内部アドレスバス１６はビン１８とインタフ
ェースされ、アドレスのＬＳＩ回路１０への人力を可能
にする。内部データ入出力（Ｉｌｏ）バス２０はビン２
４とインタフェースされ二方向のデータの流れを可能に
する。ここで、バス１２゜１６および２０は、テストモ
ードの闇、それぞれＩＩビン１４．１８．および２４と
インタフェースされるにすぎないことに注意を要する。

ＶＬＳ　ｒ回路１０の動作モードでは、これらのビンは
特定の利用に依存した他の８ｍ能を有することができる
。

チップ１０における論理は機能論理モジュール２６ａ〜
２６ｎに分割される。この論理は組合せ論理と順次論理
両方の組合せである。各機能モジュール２８ａ〜２８ｎ
はテストモードで制御バス１２、アドレスバス１６およ
びＩ１０バス２０とインタフェースされる。アドレスバ
ス１６はモジュール２６ａ〜２６ｎのそれぞれをアドレ
ス指定するために用意され、Ｉ１０バス２ｏは各モジュ
ールとの並列データのインタフェースのために用意され
る。モジュール２６ａ〜２６ｎの全部を制御するための
υ！ＩＩＩ信号は制御バス１２を介して与えられる。動
作モードにおいてモジュール間のインタフェースを用意
するため、動作バス２７を備えてモジュール間で信号を
移動させる。これらの信号はバス１２．１６および２０
に運ばれた制御、アドレスおよびデータの各情報に加わ
る。第１図の構造では、チップの外部ビンは、そのチッ
プの内部論理は外部的にアクセス可能でテスト手続の制
御がなされるように内部的にインタフェースされる。

各モジュール２８ａ〜２６ｎはまた、スキャンデータイ
ンボート（ＳＤｒ）およびスキャンデータアウトボート
（ＳＤＯ）を備えている。ＳＤＩボートはコモンスキャ
ンデータインライン２８とインタフェースされ、ＳＤＯ
ボートはコモンスキャンデータアウトライン３０とイン
タフェースされる。スキャンデータインライン２８は直
列データを受信するための外部ビンに接続され、スキャ
ンデータアウトライン３０は直列データを出力するため
の外部ビンにインタフェースされる。

各モジュール２６ａ〜２６ｎは、テストモードにあると
きｔ／ｓ能論理に対する定義されたテスト境界を与える
。このテスト境界が定義されると、テスト中のモジュー
ルは、バス２７の入出力を分離することによって他のモ
ジュールから作動的に分離される。定義されたテスト境
界内の組合せ論理はそれに関連した数個の内部テスト点
を有し、そのテスト点はテストのために必要な制ｆｉｌ
／観察を与える。内部テスト点には２つの型式がある。

ひとつはＳＤＩおよびＳＤＯボートを介してアクセス可
能で、ディジーチェーン（いもづる）構成に配列された
直列テスト点であり、もうひとつはＩ１０バス２０を介
してアクセス可能な並列テスト点である。テストベクト
ル直列テスト点にロードされるとき、これを「走査］と
いう。テストベりトルをモジュールにロードするために
、並列テストベクトルがＩ１０パス２０を介してロード
され、次に直列テストベクトルがＳＤＩボートおよびＳ
ＤＯボートを介してロードされる。

モジュール２６ａ〜２６ｎは別々にアドレス指定可能で
テストベクトルがＳＤＩライン２８上で所定のモジュー
ルに選択的にスキＡ７ンインして、並列データを１１０
バス２０および専用インタフェースビン３２ａ〜３２ｎ
に入力したままでテスト点のいくつかを選択できるよう
にする。選択モジュール内の機能論理と関連したテスト
点にテストベクトルが供給された後、結果が直列および
並列テスト点で「捕獲」され、次にその結果がライン３
０でスキセンアウトされ、Ｉ１０バス２０および出力ビ
ン３２８〜３２ｎで出力される。第１図のシステムでは
、定義されたテストパターン内に選択的に入力できる直
列テストパターンおよび並列テストパターンの形式で刺
激を印加できる。

これらの定義されたテスト境界モジュール２６ａ２６ｎ
の各々はそれが別々にテストできるようにアドレス指定
可能である。このことは、各モジュール２６ａ〜２６ｎ
が異なった数のテスト点を有し、異なったテストパター
ンシーケンス（順序）に加えて所要の制御／観察を与え
ることができる点において重要である。このテストパタ
ーンシーケンスを完了するためには、複数個の走査動作
を要求してこのテストを遂行することができる。

モジュール２６ａ〜２６ｎ全部の直列テスト点が単一の
「いもする」構成で一緒に接続されているとすれば、各
スキャンシーケンス毎に直列テストベクトルを直列テス
トベクトルを全部の直列テスト点にシフトすることが必
要になるだろう。たとえば、モジュール２６ａが走査路
に１０個のテスト点を有し、完全なテストを行うために
１０組の走査データを必要とし、またモジュール２６ｂ
が走査路に３個の直列テスト点を有し、完全なテストを
行うために６組の走査データを必要とする場合、いもす
る構成ではデータが追加的に４回モジュール２６ｂの直
列テスト点にシフトされることが必要となるだろう。こ
の追加的な４回の走査の間は、モジュール２６ｂのテス
トは最初の６回の走査で終了しているから、そのモジュ
ールの直列テスト点を観察または制御する必要はない。

これによって、３個の直列テスト点が２６ｂに追加的に
４回ロード、アンロードされることが必要となり、これ
が必然的に全体のテスト時間に加わる。

動作に際しては、論理回路はまず、テストモードにδか
れ、第１図に示されるように構成される。

これによって、七ジュール２６ａ〜２６ｎがお互いから
効果的に分離され、テストの間のそれらの完全な制御が
可能になる。また、他のモジュールから発生した信号が
走査バス２７を通って送られ、テスト結果を妨害するの
が防止される。次に、アドレスがアドレスバス１６およ
び選択された２６ａ〜２６ｎの１つに人力される。次に
、テストクロック信号が、ＳＤＩライン２８上のス４−
ヤンデー夕とともに制御バス１２上に入力される。さら
に、並列データも選択モジュールの主入力に入力され、
テストが制御バス１２上のクロック信号のｖｌ　ｉｌｌ
の下に行なわれる。テストが終了すると、捕獲された結
果が選択モジュールからＳＤＯライン３ｏ上で、またＩ
１０バス２０および出力ビン３２ａ〜３２ｎのうち関連
したものからスキャンアウトされる。次に、これらの結
果はチップ１０の外で分析され、有効なテストベクトル
、さらに必要に応じて、選択モジュールに入力され、１
月連したｎｒｇ論理に与えられた別のシーケンスの並列
、直列テストベクトルと比較される。選択モジュールの
テストが終了すると、別のモジュールが選択され、テス
トが続けられる。

一組の機能論理に対する画定されたテスト境界に所定の
数の直列点、並列点の一方または両方を与えることに加
えて、モジュラ−化されたｅ１１１論理グループを用い
ると初ｆ設計の互換性および速度が増大する。各モジュ
ール２６ａ〜２６ｎは組合論理および順次論理両方の固
有の配列を有する。

テストパターンが発生され、定義されたテスト境界内の
所定グループの機能論理グループに対してデバッグされ
ると、テストパターン自身が「定義」される。モジュー
ル２６ａ〜２６ｎの所定のちのの論理が変化する場合、
または付加的なモジュールが追加される場合は、残りの
モジュールに対してテストパターンを変える必要はない
。関連したテストパターンとともにモジュラ−化された
グループの機能論理を用いる場合、このプログラミング
時間は減少され変化モジュールまたは追加モジュールに
対するテストパターンの一部を変更させるだけでよい。

この点について以下詳細に説明する。

モジュラ−化された定義テスト境界は、データをスキャ
ンインし、結果をスキャンアウトするのに要する時間を
減少させることに加えて、各テストパターンに対するゲ
ートの数を減少することを可能にする。これによって、
故障分類（ｆａｕｌｄｏｒａｄｉｎｇ　）　、テスト発
生の両方が容易になる。たとえば、回路が１０．０００
個のゲートからなり、各々１０００個のゲートからなる
１０個の機能グループに分割された場合、各モジュール
に対する障害格付けは１／１０ではなく約１／１００に
減少するだろう。これは、障害格付け、テスト発生に要
する時間は回路内のゲートの数の二乗に比例覆るという
事実による。したがって、回路をモジュラ−化（区分）
することによって、障害格付はかなり減少できる。

モジュラーイされた　査 第２図には、２つのＩｌｌ能モジュール２６ａおよび２
６ｂ内の直列走査路を示すそれらの概略図が示されてい
る。各テスト点はそこに配列された直列シフトレジスタ
ラッチ（ＳＲＬ）を有し、特定の機能論理（図示せず）
への利用およびテスト結果の捕獲のためにそこへのデー
タの入力を可能にする。便宜上、モジュール２６ａは直
列路に配列’ｉ：５ＦＬｔｃ４ｍ（１）ＳＲＬ３４，３
６．３８Ｊ５Ｊｌ：び４０を有し、モジュール２６ｂは
直列に配列された３個の５ＲＬ４２．４４および４６を
有する。モジュール２６ａおよび２６ｂ内のＳＲＬはそ
れらがテスト点となるように機能論理（図示じず）と所
定の関係にある。ここで、ＳＲＬの数は特定の機能によ
って定義され、テスト点の数は完全テストを容易にし必
須の制御０／観察を与えるのに必要なものとして任意の
数のＳＲＬを論理モジュール２６ａ〜２６ｎの特定の１
つに含ませることができることに注意を要する。

モジュール２６ａ内の５ＲＬ３４はチェーン内の第１の
ＳＲＬであり、マルチプレックスゲート回路４８を介し
てＳＤＩライン２８に接続される入力を有している。５
ＲＬ４０はＳＲＬチェーンの最後のＳＲＬで、マルチプ
レックスゲート回路５ｏを介してＳＤＯライン３０に接
続される。ゲート回路４８および５０は、アドレスバス
１６からアドレスを受信し制御バスから制御Ｍ号を受信
１゛るアドレスデコード／選択回路５２によって制御さ
れる。アドレスデコード／選択回路５２はアドレスバス
１６からの選択アドレス（アドレス選択）信号および制
御バス１２からのクロック信号に応答して５Ｒ１３４〜
４０をＳＤＩライン２８およびＳＤＯライン３０とイン
タフェースする。

モジュール２６ｂはモジュール２６ａに同様に構成され
、最初の５ＲＬ４２とＳＤＩライン２８をインタフェー
スする入力マルチプレツクスゲ−ト５４およびストリン
グの最後のＳＲＬをＳＤＯラインとインタフェースする
マルチプレックスゲート５６を有している。デコード／
選択回路５２と同様のアドレスデコード／選択回路５８
はゲート５４および５６の動作を制御する。

動作においては、１つのアドレスがバス１６土に置かれ
モジュール２６ａまたは２６ｂの１つを選択する。本発
明の一実施例では、アドレスバス１６は複数本のモジュ
ール選択線からなり、１本の線が各モジュールに接続さ
れている。本発明の別の実施例では、アドレスバス１６
はディジタル語を各モジュール（これはディジタル語の
１つの値に対してだけ応答する）に入力づる。したがっ
て、各モジュールはＳＤＩライン２８およびＳＤＯライ
ン３０に選択的に多重化できる。

１つのモジュールが選択された後、所定の数の直列デー
タビットがＳＤ■ライン上に入力され、そのモジュール
内部のＳＲＬは外部発生のテストクロックでクロックさ
れストリングを通してデータをシフトする。これを［走
査〈スキャニング）」という。たとえば、４個の直列レ
ジスタ３４〜４０全部に直列データをスキャンインする
ためにはｌｉ数のクロツクナイクルが必要である。デー
タのスキ１７ンイン後、モジュール２６ａ＠＆１１６１
］しテストベクトルをイ」加し、後の観察のために５Ｒ
１３４〜４ｏ内の結果を捕獲する。このデータはＳＤＯ
上でスキャンアウトされる。５Ｒ１３４〜４０とインタ
フェースされた機能論理の？！雑性に応じて、完全な故
障テストが行なわれる前に、５Ｒ１３４〜４ｏはテスト
ベクトルを数回スキャンイン、スキャンアウトする必要
がある。

モジュール２６ｂの１回の走査を行なうためには、ｆｉ
ｌｌ　ｔｌｌバス１２上のテストクロックを、データの
スキャンインのためには３回、データのスキャンアウト
のために３回循環させるだけでよい。このシーケンスは
、モジュール２６ｂに対しては、５Ｒ１４２〜４６とイ
ンタフェースされた特定の型式の機能論理およびそのモ
ジュールに対して発生したテストパターンに応じて所定
の回数繰返される。

第２図に示された走査路を破ることによって、関連モジ
ュールの定義されたテスト境界内でｌｌｌ３３ＬＳＲＬ
を備えた所定グループの組合せ論理ブロックを分離する
ことが可能である。この分離によって各モジュールが所
定のテストパターンを占有することが可能になる、テス
トパターンが発生すると、別のモジュールが加えられる
かまたは既存のモジュールの１つが変更されるとき、そ
のテストパターンを再発生する必要がない。ざらに、特
定モジュールと関連したＳＲＬだけがそのモジュールに
対する所定のシーケンスのテスト走査に対してロードさ
れな番プればならない。これによって、モジュールの１
つの機能論理は、より複雑でない別のモジュールにデー
タがスキャンインされることを必要としないで所定の回
数だけデータをスキャンイン、スキャンアウトさせるこ
とが可能になり、そのモジュールのＳＲＬに要求される
走査サイクルが少なくなる。これによって、テスト全体
を遂行するに要する時間が減少できる。

第２図のモジュール２８ａおよび２６ｂはＳＤＩボート
およびＳＤＯボート両方上にゲートを備えたものとして
図示されているが、ＳＤｏボートにゲート５０および５
６を備えることが必要であるにすぎない。これによって
、テストを全でのモジュールで実行しながらデータを全
てのモジュールにスキャンインすることが可能となるだ
ろう。しかし、テストベクトルは選択モジュールに対し
てだけ有効で、その選択モジュールの捕獲結果の観察が
要求されるにすぎない。したがって、選択モジュールの
みからの結果の出力が要求されるにすぎない。選択され
ないモジュールへスキャンインされたテストベクトルは
無視できる。

第３図には、モジュラ−化された走査路の別の実施例が
示されている。なお、同一の参照番号は各図で同じ要素
をさず。モジュール２６ａはＳＤＩライン２８′に接続
されたＳＤＩ入力を有する。次の隣接モジュールたるモ
ジュール２６ｂのＳＤＩ入力は直列データ線６ｏを介し
てモジュール３８のＳＤＯ出力に接続される。同様にし
て、モジュール２６ｂのＳＤｏ出力は直列データ１ｉ１
６２を介して次の隣接モジュールに接続される。ストリ
ングの最後のモジュールは直列データ１ｓ６４を介して
ＳＤＯライン３ｏに接続される。各モジュールは共にシ
ャントゲート６６に接続されたＳＤＩ入力およびＳＤＯ
出力を有する。ゲート６６はそのｉｌｌ　ｔｉｌｌ入力
がインバータ６８を介してそれぞれのアドレスデコード
／選択回路５２または５８の出力に接続される。したが
って、選択されないときはゲート６６は８０１人力をＳ
ＤＯ出力に接続する。モジュール２６ａ〜２６ｎの選択
モジュールに関連したゲート６６だけが関連ＳＲＬが走
査データと連続するように間かれる。したがって、直列
データは各モジュール２６ａ〜２６ｎを通過しなければ
ならないが、しかし、選択モジュールのＳＲＬにスキャ
ンインされるにすぎない。

並列／直列走査段。

第４図には、機能論理モジュール２６ａ〜２６ｎの１つ
（一般的に２６で示す）の概略ブロック図が示される。

第４図に示されたモジュール２６は並列レジスタラッチ
（ＰＲＬ）およびＳＲＬの組合せを用いる。Ｉ１０バス
２Ｏｆのデータは並列データをモジュール２６内の種々
の位置に運ぶための内部データバス７０とインタフェー
スされる。内部データバス７０はＰＲＬ７２゜７４．７
８および８０とインタフェースされる。

各ＰＲ１７２〜８０はそれぞれ、組合せ論理回路８２．
８４．８８および９ｏにインタフェースされる。便宜上
、組合せ論理についてだけ説明するが、順次論理のよう
な他の論理形式も用いることができることが理解される
べきである。

各組合せ論理回路８２〜９０は多入力多出力論理ネット
ワークである。それは、従来の半導体論理回路の型式を
とることができる多数レベル（段）の組合せ回路を含む
。各ネットワークは信号の任意の単一人力組合せに応答
して信号の単一出力組合せを与える。ＰＲ１７２〜８０
は対応する組合せ論理ネットワーク８２〜９０とインタ
フェースされ、それとの間でデータの入力、受信の一方
または両方を行なう。したがって、ＰＲ１７２〜８０は
テスト点となる。

各ＰＲ１７２〜８ｏはそこへデータを選択的に入力した
りまたはそこから取出すためにアドレス指定可能で、ま
たそこへデータをＲ留させて対応する組合せ論理回路を
内部バスから分離するのに制御可能である。したがって
、各ＰＲＬはそれに対応した組合せ論理回路の入力また
は出力への利用のために所定のテストベクトルでロード
可能である。この並列［ｌ−ディングによって全体とし
て回路のテスト時間が減少する。

ＰＲ１７２〜８０と結合した組合せ論理回路８２〜９０
は、当該組合り論理回路によって与えられた特定の機能
に依存して、その回路の通常の動作の間にお互いにイン
タフェースするかもしれない。その場合は、故障テスト
の間に七ジュール２６内の組合せ論理回路を分離してそ
の故障テストをさらに制御することが必要になるかもし
れない。

これはＳＲＬでなされる。５ＲＬ９２は組合ゼ論理回路
８２と結合され、５ＲＬ９４は組合せ論理回路８８と結
合され、５ＲＬ９６は組合せ論理回路９０と結合され、
５Ｒ１９８は組合せ論理回路８４と結合されている。付
加的な組合１！　！！回路１００（そこには付加的な５
ＲＬ１０２が結合されている）は５ＲＬ９６の出力を受
信する。

５ＲＬ９４の出力は組合せ論理回路８４に入力されるも
のとして示され、５Ｒ１９２〜９８および１０２の出力
は出力ビン３２とインタフェースされる。５Ｒ１９２〜
９８および１０２は点線で示されるように８０１ボート
およびＳＤＯボートと直列路で相互接続される。

ＰＲＬ、ＳＲＬおよび組合せ論理回路の特定の編成が図
示されたが、各ＳＲＬは、その出力を他の組合せ論理回
路、別のＳＲＬ、、ＰＲＬの１つに向けまたはフィード
バック路内で組合せ論理回路の入力に戻したりしながら
、当該回路内で制御！ｌ／ｉＳ！寮またはテスト点を与
えるにすぎないことが理解されるべきである。ＳＱＬお
よびＰＲＬの数およびその位置はデス１〜用の回路の設
計による。しかし、ＰＲＬ７２〜８０の位置は動作モー
ドにある回路にもよる。ＰＲ１７２〜９０は動作モード
でも、テストモードでも並列レジスタとして機能するこ
とができる。したがって、ＰＲＬが結合しているモジュ
ール２６内の各組合せ論理回路は、動作モードで並列レ
ジスタを利用でき、それによって既存のレジスタ、関連
したシリコン領域および動作モードでその論理回路とイ
ンタフェースされたＩ１０バスを利用できるようになる
。

ＰＲＬとＳＲＬの組合せ設計の使用によって、定義され
たテスト境界内のいくつかの組合せ論理回路に並列デー
タを選択的に入力し、付加的なテスト点にＳＲＬを与え
ることが可能である。

ＰＲＬはＩ１０バス２０からテストベクトルをかなり高
速にロードする方法を与える。ＳＲＬはいくつかの組合
せ論理回路の埋込みテスト点へのアクセスを許す第２の
経路を与える。

各モジュール２６はそれと結合しアドレスバス１６とイ
ンタフェースされるアドレスデコーダ１０４を有する。

また、制御バス１２はいくつかの制御論理１０６とイン
タフェースされる。ｆ１０パス２０は、内部バス７０ヘ
データを書込むかまたはそこからデータを読取ることの
できる１１０バッファ１０５を介してその内部バス７ｏ
とインタフェースされる。明示されてはいないが、アド
レスデコーダ１０４および制御論理１０６は両方とも組
合せ論理で形成される。したがって、これらもまたＳＲ
Ｌを結合し、七ジュール２６の完全な機ｌテストを行な
う。便宜上、これらのＳＲＬは図示されていない。

アドレスデコーダ１０４は、アドレスバス１６から外部
アドレスを受け、このアドレスをデコードして関連モジ
ュールが選択されているがどうかを判別するために動作
できる。これはモジュール選択信号である。また、各Ｐ
Ｒ１７２〜７８はアドレス指定可能である。好適実施例
では、モジュール選択機能は各モジュール２６ａ〜２６
ｎに接続された専用モジュール選択線によって達成され
る。しかし、ＰＲＬアドレスは、ＰＲ１７２〜８０のう
ちのアドレス指定されたＰＲＬの選択のためにデコード
される２進化語である。

ＳＲＬおよびＰＲＬにテストパターンをロードする際に
は、ＰＲＬをまずロードし、次にＳＲＬをロードする。

アドレスバス１６上に適当なアドレスを置くか適当なモ
ジュール選択線を選択し、次に読取り動作のためにＩ１
０バッファ１０５を制御してＩ１０バス２０を内部バス
７０とインタフェースさせることによってモジュール２
６がまず選択される。これによって外部データバスが内
部データバス７０に効果的に接続される。好適実施例で
は、これは８ビツトデータ語である。データは、ＰＲ１
７２〜８０のうちの所望のＰＲＬのアドレスと同時Ｉ１
０バス２ｏに与えられる。

ＰＲＬはレジスタバンクに配列される。たとえば、ひと
つのＰＲＬは３ビツトＰＲＬでも別のＰＲＬは８ビツト
ＰＲＬのこともあるだろう。アドレスバス１６上でアド
レス指定可能なＰＲＬの最大サイズは内部バス７０内の
ビットの最大数に等しい。

テストパターンの設計は特定のＰＲＬに入力されるべき
データまたはテストベクトルを決定する。

たとえば、ＰＲ１７２〜８０の各々が８ビツトＰＲＬで
ある場合は、３２個のレジスタを完全にロードするのに
４個のバスが必要となるにすぎない。

ＰＲ１７２〜８０の全部についてテストパターンに従が
って書込みがなされた後、ＳＲＬが、制ａｌｌ論理１０
６でスキャンクロックを与えてＳＤＩボートを介してロ
ードされデータをスキャンインする。データがスキャン
インされると、テストクロックが増加されテストが行な
われる。このテストの間に、テストベクトルも対応ビン
３２　ａ　−・３２ｎに与えることができ、結果を観察
できる。

次に、テスト結果が捕獲され、いくつかのＰＲＬおよび
ＳＲＬに格納される。次に、ＰＲ１７２〜８０を読取り
モードに置くとともに１１０バツフア１０５が読取りモ
ードに置かれる。各ＰＲ１７２〜８０がアドレス指定さ
れ、情報がＩ１０バス２０Ｆで出力のため内部バス７０
．Ｆに置かれる。

ＰＲＬが読取られた模、５ＲＩ−の内容はＳＤＯボート
に沿ってクロックアウトされる。次に、ＰＲＬおよびＳ
ＲＬはテストパターンに従がって別の走査サイクルを与
えるために再びロードされる。所定の数の走査サイクル
が完了し、結果が分析され有効なテストベクトルと比較
された侵、次のモジュール２６がテストされる。各モジ
ュール２６ａ〜２６ｎの複雑性によって、ひとつのモジ
ュールは他のものとは異なった数のＰＲＬｌ′３よびＳ
ＲＬを有することができる。組合せ論理およびそれに関
連したＰＲＬおよびＳＲＬの回りの定義された境界とと
もにモジュラ−化の考えを用いることによって、要求さ
れる走査サイクルが少ないことによる別のモジュールへ
のＳ　ＲＬ、の不必要なロードが除かれるように各モジ
ュールに対するテストを分離することができる。

第５図には、第２図のモジュラ−化された走査路に対す
る多重化動作を示す、第４図のモジュール２６の詳細ブ
ロック図が示されている。なＪ３、各図で同じ参照番号
は同じ部分を指す。テスト動作を制御するためにＰＲ１
７２〜８０と同様の制御１ＰＲＩ−が備えられる。制御
ＰＲ１１０８は、アドレスデコーダ１０４によってデコ
ードされたアドレスによってそのアドレスデコーダ１０
４からＰＲＬ１０８に至る選択５ａ１１０を介して選択
される。データはＩ１０バッファ１０５を介してＰ　Ｒ
１１０８への入出力のために内部バス７０にインタフェ
ースされる。

ＰＲＬ１０８と５ＴＥＳＴレジスタとして定義された１
つのレジスタを有している。５ＴＥＳＴビツトはレジス
タが選択される毎に設定される。

ＰＲＬが選択され、５ＴＩＥＳＴビツトが設定されると
ぎ、これは直列テストモードを示す。直列データをクロ
ックインするために、制御バス上の線の１つはＳＤＩボ
ートに１列データをクロックインする走査クロック（Ｔ
３）である。Ｔ３クロックはＮＡＮＤゲート１１２の一
方の入力に入力され、ＮＡＮＯゲート１１２の他方入力
は５ＴＥＳＴビツトに接続され、それの出力はインバー
タ１１４を介してゲート走査クロック線（Ｔ３’）１１
６に接続される。Ｔ３’　クロックはモジュール２６内
の各５Ｒ１９２〜９８に直列バスに沿って情報をゲート
インするために用いられる。

５Ｒ１９２〜９８はそれぞれ、２つの入力、一方は走査
入力、他方は通常のデータ入力を有している。走査デー
タは走査グー１〜トランジスタ１１８を介してゲートイ
ンされ、通常データはゲートトランジスタ１２０を介し
てスキャンインされる。

走査トランジスタ１１８はＴ３’信号によってクロック
され、動作データはシステムクロック）−１０ＬＫ　（
これは制御バス１２上の入力でもある）とともにクロッ
クインされる。ＳＱ　Ｌ９２〜９８はまた走査出力およ
び動作データ出力を与える。

したがって、ＳＲＬはデータをスキャンイン、スキャン
アウトできるテストモードにあるか、テストを実行でき
、結果をＳＲＬ内で捕獲して、その捕獲された結果を走
査出力に出力できる動作モードにある。動作出力は１２
２によって示される。

最後の５Ｒ１９８の出力およびＳＲＬチェーンを分離す
るために、Ｔ３’　によってもゲートされる出力ゲート
トランジスタ１２４が備えられている。

出力ゲートトランジスタ１２４の使用によって、５ＴＥ
ＳＴビツトが設定され、Ｔ３’信号が発生されなければ
、モジュール２６からのＳＤＯライン出力は共通のＳＤ
Ｏライン３０に接続されない。

出力ゲートトランジスタ１２４は第２図のゲート回路５
０Ｊ５よび５６と同様のものである。

シフトレジスタラッチ 第６図には、ＳＲＬの概略図が示されている。

ＳＲＬの入力はトランジスタ１１８．１２０のゲート出
力に接続される。上述のように、ゲートトランジスタ１
１８は内部ノード１２６にゲート走査入力を与え、トラ
ンジスタ１２０はノード１２６にゲート通常動作入力を
与える。ゲートトランジスタ いる。インバータ１２８は入力ノード１２６に接続され
た入力およびノード１３０に接続された出力を有してい
る。Ｐチャンネルトランジスタ１３２は、インバータ１
２８の出力に接続されたゲート、ｖＤＤに接続されたソ
ースおよびノード１２６に接続されたドレインを有して
いる。トランジスタ１３２は、ノード１２６がゲートト
ランジスタ１１８、１２０に圓して浮動するときラッチ
ｖ４能を与える。インバータ１３４はノード１３０に接
続された入力と出力ノード１３６に接続された出力を有
している。リフレッシュトランジスタ１３８ｔよノード
１３６とノード１２８の間に接続され、クロック信＠Ｑ
２（これは以下に説明するようにリフレッシュクロック
である）によってゲートされる。

動作においては、信号がトランジスタ１１８。

１２０のいずれかによってノード１２６上にゲートされ
る。この信号はノード１３０に反転形式で現われ、次に
、ノード１３６には非反転形式で現われる。論理状態が
ノード１２６上にゲートされると、ノード１２６は浮動
することが可ｌとなる。

ラッチ１３２はインバータ１２８の入力を出力のそれと
反対の状態に維持する。リフレッシュトランジスタ１３
８は周期的にノード１３６をノード１２６に接続してイ
ンバータ１２８の入力をリフレッシュする。好適実施例
では、インバータ１２８はＣＭＯＳ技術で実現されるか
ら、リフレッシュが必要である。

並列レジスタラッチ 第７図には、ＰＲＬの概略図が示されている。

内部バス７０はＰＲＬに関連したデータ線を有し、それ
は内部バス７０の１本の線に接続されたノード１４０に
接続される。ノード１４０はゲートトランジスタ１４４
を介してラッチ入力ノード１４２にゲートされる。ゲー
トトランジスタ１４４はＰＲＬ＠込み信号ＰＲＬＷＲＴ
によってゲートされる。信号Ｐ　ＲＬ　Ｗ　Ｒ”ｒは、
外部書込み信号とクロック信号のＡＮＤｔｌｌ数からな
るクロック化書込み１５号である。

インバータ１４６は入力がノード１４２に接続され、出
力がノード１４８に接続される。フィードバックＰチＶ
ンネルトランジスタ１５０は第６図のトランジスタ１３
２と同様にインバータ１４６の出力から入力に接続され
る。インバータ１５２は入力がノード１４８に接続され
、出力がノード１５４に接続される。リフレッシュトラ
ンジスタ１５６はノード１４２と１５４の間に接続され
、Ｑ２クロックによってゲートされる。情報をノード１
４２に書込むためには、トランジスタ１４４をゲー１〜
するだけでよい。

占込み動作はノード１４８に格納された情報を反転し、
ノード１４０にゲートバックすることによって行なわれ
る。ノード１４８はＰチャンネルトランジスタ１５８の
ソースに接続され、それのドレインはノード１６０に接
続される。ｎチャンネルトランジスタ１６２はノード１
６０と接地の闇に接続される。トランジスタ１５８，１
６２両方のゲートはＰＲＬ読取り信＠　Ｐ　ＲＬ　ＲＤ
に接続される。ＰＲＬＲＤ信号はＨ１クロックと外部読
取りＲＥＡＤ信号のＡＮＤ関数から導出される。

ノード１６０は、ノード１４０と接地の間に接続された
ｎチャンネルトランジスタ１６４のゲートに接続される
。

動作においては、ト（３クロツクサイクルの間にトラン
ジスタ１４４をゲートすることによってデータがノード
１４２に書込まれ、情報はＨ１クロックサイクルの間に
トランジスタ１５８および１６２をゲートすることによ
ってノード１４２から読取られる。ノード１４２が浮動
することが許されると、リフレッシュトランジスタ１５
６はそこにラッチされた情報を維持する。

いくつかの構成では、レジスタラッチは入力装置または
出力装置として働らくように動作できる。

人出力バツファのような回路はこの態様でレジスタを用
いる。レジスタは、データを１端子から受信し、格納し
、さらに１方向に出力できるように再構成されるにすぎ
ない。別のモードでは、データは、当該装置からの出力
のためにレジスタへの入力上で上記回路から受信される
。したがって、データが、内部バス７０からレジスタへ
入力できるかまたは回路それ自身もしくは回路内の他の
位置からレジスタへ入力できるようにラッチへの入力を
多重化するための内部回路が存在する。しかし、テスト
の間は、レジスタの内容を変化させることがあるかもし
れない何れのフィードバック路も分離する必要がある。

この動作を「サスペンド」動作という。

第７図をさらに参照して、信号ＥＸＴＴＮとノード１４
２の間に接続されたゲートトランジスタ１６６に多重化
動作を説明する。信号ＥＸＴＩＮはモジュール内部の回
路によってまたは任意の他の位置から発生された任意の
信号を表わす。トランジスタ１６６のゲートはＡＮＤゲ
ート１６８の出力に接続され、それの一方の入力はサス
ペンド信号の反転信号に他方の入力はＨ３ＥＸＴＷＲＴ
に接続される。信号）（３ＥＸＴＷＲＴは１−１３クロ
ツクと外部書込み信号とのＡＮＤＩＩ数を表わす。

ＥＸＴＷＲＴ信号はモジュールの通常動作の間にその内
部に発生した信号である。サスペンド信号はテストの間
にモジュールの外部に発生した信号であり、ゲートトラ
ンジスタ１４４を介した内部バス７０への接続を除いて
モジュール２６内の他の、全ての回路および相互接続か
ら全てのレジスタの入力を分離するように動作できる。

その後で、回路の通常動作の間にＰＲＬへ入力できる他
の信号からの妨害の可能性なしにデータをＰＲＬへ書込
むかまたはそこから読取ることができる。

透過シフトレジスタラッチ 第８図には透過５ＲＬ１７０を用いる一連のモジュール
２６ａ〜２６ｎが示されている。モジュール２６ａ内の
透過５ＲＬ１７０についてだけ詳細に図示されている。

便宜上、透過５ＲＬ１７０は従来の割込み回路に組込ま
れている。割込み回路は入力線１７２および出力線１７
４を有する。

各モジュールは、出力線１７４が次の隣接モジュールの
入力割込み線１７２に接続されるようにいもする構成に
接続される。出力線１７４は５ＲＬ１７０のＲＥＧｒＮ
入力に接続され、入力線１７２は５ＲＬ１７０のＳＤＯ
出力にゲートされる。

このＳＤＯ出力は多入力ＡＮＤゲート１７６の１つの入
力および２人力ＮＡＮＤゲート１７８の一方の入力に接
続されるものとして図示されている。

ＮＡＮＤゲート１７８の出力は出力線１７４に接続され
、ＮＡＮＤゲー１−１７８の他方の入力は刈込み信号に
接続される。

５ＲＬ１７０（７）入力ＲＥ　Ｇ　Ｉ　Ｎ　Ｇ、ｔ、ク
ロック信号Ｈ３によってυＪｔｌｌされるゲート１８２
を介して内部記憶ノード１８０にゲートされる。ＳＤＩ
入力は走査クロック信号Ｔ３によってゲート１８４を介
して記憶ノード１８０にゲートされる。ノード１８０は
インバータ１８８を介してゲート１８６の入力に接続さ
れる。ゲート１８６の出力はノード１９０に接続され、
そのノード１９０はインバータ１９４を介してＳＤＯ出
力に接続される。

ゲート１８６はＮＡＮＤゲート１９６の出力に接続され
、そのＮＡＮＤゲート１９６の一方の入力はＨ１クロッ
ク信号に接続され、他方の入力は５ＴＥＳＴ信号に接続
される。

動作においては、ゲート１８６は通常動作の間はインバ
ータ１８８の出力をノード１９０から分離する。テスト
の間には、ゲー１−１８６はインバータ１８８の出力を
ノード１９０に接続し、直列データをＳＤＩ入力からス
キャンインするかＳＤＯ出力からスキャンアウトするか
してデータのロードまたはアンロードを可能にする。ゲ
ート１８２はＮＡＮＯゲート１７８のの出力からのデー
タのゲートを許してデータの捕獲を可能にする。

したがって、テストモードでは、透過５Ｒ１１７０はテ
ストパターンをシフトインし、捕獲されたテストデータ
をジアドアウトするよう動作できる。

しかし、動作モードでは、入力ＲＥＧＩＮはＳＤＯ出力
から分離され、付加的入力がＳＤＯ出力に接続される。

ＳＤＯ出力にゲートされたこの付加的入力は、通常動作
の聞は入力を回路に「非同期的」に接続し、テスト動作
の聞はそれを分離する経路を与える。さらに、５ＲＬ１
７０は２つのボートを処理するよう働き、インタフェー
スビンに要求されるＳＲＬの数を減少さ仕る。

５ＲＬ１７０とインタフェースされるものとして示され
た入力ビンおよび出力ビンは割込み論即いもづる構成回
路の一部である。ＡＮＤゲート１７６は、ＩＮＴ入力が
低になルカ、ＳＲ＋−１７０のＳＤＯ出力が低になる毎
に論理高信号を出力するよう動作できる。モジュール２
６ａのＩＮＴ入力が低になる場合、関連したＮＡＮＤゲ
ート１７８の出力は高になり、出力線１７４を高にする
。

これは入力１ｉ１１７２上でモジュール２６１）の入力
となる。通常動作の間は、入力線１７２は５ＲＬ１７０
を介してＳＤＯ線に接続され、かつ反転される。これに
よって、関連ＮＡＮＤゲート１７８の入力に論理低を置
き、その出力を論理高にする。

これは、モジュール２６ｎからの最終出力のためにいも
づる構成をＦつで継続する。透過５ＲＬ１７ｏはｖ１込
み回路とともに用いられるから、動作は非同期的でクロ
ック化されないことが必要である。システムにおいて用
いられる伯のＳＲＬは回路の通常動作の間は［（３と同
期することが必要である。すなわち、それらは通常動作
の間は透過的ではない。さらに、従来のＳＲＬは制ｔｌ
ｌ／ｆ３ｍ寮されるべきテスト点毎に用いなければなら
ない。本発明の透過５ＲＬ１７０では、出力ビンおよび
入力ビンは単一のＳＲＬによってｔＸＩ　ｔＸＩ、観察
できる。

第９図には、第８図の透過５ＲＬ１７０のより詳細なブ
ロック図が示されている。各図で同一の参照番号は同一
の部分を指す。ゲート回路１８２はクロック信号Ｈ３に
よってゲートされるパストランジスタ１９６からなる。

ゲート回路１８４はゲートトランジスタ１９８からなり
、そのゲートトランジスタはテストクロック信ｆｆ１Ｔ
３によってゲー１−される。ゲート回路１９２は５ＴＥ
ＳＴの反転信号によってゲートされるパストランジスタ
２ｏＯからなり、ケート回路１８６Ｇ、ｔＮＡＮＤゲー
ト１９６から出力すしたＨ　Ｉ　Ｓ　Ｔ　Ｅ　Ｓ　Ｔ信
号ニよってゲートされるパストランジスタ２０２からな
る。

インバータ１８８の入力上の信号を維持するために、フ
ィードバックＰチャンネルトランジスタ２０４はインバ
ータ１８６の出力に接続されたゲートおよび入力に接続
されたソースを備えている。

同様にして、Ｐチャンネルゲートトランジスタ２０６は
インバータ１９４を横切って接続されフィードバックす
る。フィードバックトランジスタ２０４．２０６は第６
図のフィードバックトランジスタ１３２と動作が同じで
ある。さらに、リフレッシュトランジスタ２０８はＳＤ
Ｏライン上のインバータ１９４の出力とノード１８０上
のインバータ１８８の入力との間に接続される。リフレ
ッシュトランジスタ２０８はＱ２クロック信号によって
ゲートされる。

第９図の回路はノード１８０をＳＤｏラインから分離す
るよう通常の動作モードで、またノード１８０をゲート
トランジスタ２０２に接続するようテストモードで動作
できる。テストモードでは、第９図の回路は、ゲートト
ランジスタ１９８を介してノード１８０にクロックオン
されたＳＤＯ出力に現われる点にＪ３いて第６図のＳＲ
Ｌと同様に動作する。リフレッシュトランジスタ２０８
はこの信号レベルをインバタータ１８８の入力に周期的
にフィードバックしてそこでの信号レベルを維持する。

ゲートトランジスタ１９８がクツロクＴ３によってクロ
ックされる毎に、情報がラッチ１７０にそこからの出力
のために記憶される。したがって、テストモードでは、
所定の刺激が所望のテスト点への付加のためにラッチに
記憶できる。

直列データがスキャンインされた後、システムがテスト
され、ゲートトランジスタ１９６がクロックされてＲＥ
ＧＩＮボートからラッチへデータを入力する。これによ
ってラッチ１７０がＲＥＧＩＮボートに接続された論理
回路からのデータを「捕獲コすることが可能になる。こ
のテストの間、ゲートトランジスタ２００は開放されて
おり、ＥＸＴｒＮボートを分離する。通常の動作モード
の間には、ＥＸＴＩＮボー１〜はノード１９０に接続さ
れ、さらにインバータ１９４を介してＳ　ｌ）　Ｏ出力
に接続される。また、ＲＥＧＩＮボートへの何れの論理
入力もゲートトランジスタ２０２によってボー１−１９
０から分離される。

透過ラッチ１７０はそのテストのために外部インタフェ
ースと接続するよう動作できる。通常、モジュール２６
から情報を出力する論理回路は、データをテストの間に
このａ叩出力から接続できるようにＲＥＧｆＮボートに
接続されている。

ＥＸＴＩＮボー］・は通常、入力ビンに接続され、この
信号はシステムの別のモジュールから受信される。選択
モジュールのテストは別のモジュールからの情報を必要
としないので（これはモジュール２６ａ〜２６ｎの各々
の定義されたテスト境界を侵すから）、この情報は利用
されない。この情報はテストパターンにおいて与えられ
る。システムの他のモジュールの１つからのデータがテ
スト中に何れのテスト点の状態にも影響を与えないよう
にするためこのＥＸ丁ＩＮボートを分離することが必要
である。さらに、通常動作に接続されているときは、Ｅ
ＸＴＩＮボートは「非同期的」である。すなわち、ＳＤ
Ｏ出力に現われるデータはＨ３クロックの関数ではない
。このことは割込回路のような回路およびシステムの他
の非同期的な動作モードに対して特に重要である。透過
５ＲＬ１７０は、テスト中には入力を分離し、通常動作
中には入力および出力ボート両方を分離して入力ボート
への非同期的入力を可能にするようにして人力、出力と
いう２つのボートを処理するＳＲＬを与える。

第１０図には、クロック信号のタイミング図が示されて
いる。Ｈ１クロックは１−０で前縁が生じる対称性クロ
ックである。Ｈ２クロックは１／４サイクルだけＨ１ク
ロックから遅れており、対称性クロック信号である。ト
１３クロックは１／２サイクルだけＨ１クロックから遅
れており、これまた対称性クロックである。Ｑ２クロッ
クはＨ１クロックから　１／４サイクルだけ遅延してお
り、非対称的で、１サイクルの１／４だけ存在する。Ｈ
ｌ、Ｈ２およびＨ３クロックはモジュールの外部で発生
し、Ｑ２クロック信号は好適実施例においてモジュール
の内部で発生する。

第１１図には、モジュール２６ａ〜２６ｎの各各の詳細
ブロック図が示されている。４ビツトアドレス八〇〇〜
△Ｄ３はアドレス１２１０上でプリデコード／選択回路
２１２に入力される。また、モジュール選択信号が線２
１４上で入力される。

好適実施例では、モジュール２６ａ〜２６ｎの各各はそ
れとインタフェースされた別々の専用上ジュール選択線
を有する。モジュールに関して離れた位置にあるアドレ
スデコーダはアドレスをデコードし、モジュール選択線
を与えるのに用いられる。しかし、２進アドレスをモジ
ュールに入力でき、また、２進デコーダをアドレスをデ
コードするのに用いることができることが理解されるべ
ぎである。

モジュール選択線２１４はプリデコード／選択回路２１
２でバッファに入れられ、線２１６で１１１制御論理タ
イミング回路１０６に出力される。アドレス信号ＡＤＯ
およびＡＤｌは２〜４デコーダでプリデコードされ、第
１のプリデコードバス２１８に出力される。アドレス信
＠ＡＤ２および△Ｄ３は２〜４デコーダでプリデコード
され第２の４線プリデコードバス２２０に出力される。

アドレス線ＡＤＯ〜ＡＤ３およびモジュール選択線はア
ドレスバス１６の一部である。

Ｉｌｌ　’ＩＪ論Ｗ９イミ＞’ｊ［ｉｌｉ［’Ｉ　０６
はＲＥＡＤ。

ＷＲＩＴＥ信号、クロックバス２２２上のクロック信号
、５ＵＳＰＥＮＤ信号および走査りＯツク１°３　（７
）　形式ｔ’　１ＩＩＩ　ＩＩ　／（ス１２　ｈ”）　
ｆ）　Ｍ　ａｌｌ　ＦＪｊｊ　ヲ受信する。また、ＩＩ
ｌＩｍ論理タイミング回路１０６は走査入力信号ＳＤＩ
および走査出力信号ＳＤＯを有するものとして示されて
いる。このことは、制御論理タイミング回路１０６は、
テストが必要なテスト点を備えることのできる組合せ論
理を有していることを示している。したがって、１１１
１論理タイミング回路１０６はインタフェースされなけ
ればならない内部ＳＲＬを有する。

ｉ、ＩＪＩＩＩＰＲＬ１０８（これは第５図に関して説
明された）は４ビツトＰＲＬであって、組合せ論理およ
び順次論理の両方からなる埋込み論理ブロック２２４と
インタフェースされる。埋込み論理ブロック２２４はＳ
ＲＬブロック２２５内の１個またはそれ以上のＳＲＬと
結合し、複数のＳＲＬをもった数個の論理ブロックで構
成することができる。簡単のために、上記ＰＲＬと結合
された埋込み論理の単一ブロックのみが第１１図におい
て示されている。ＳＲＬブロック２２５はＳＤＩ入力と
ＳＤＯ出力を有し、そのＳＤＩ入力はａＪＪ　ｌｆｔｆ
ｔ論理ブタツク１０６Ｏ（出力と接続される。

＆１ＪｔｌｌＰＲＬ１０８は、そこに読取り、書込み信
号を出力する読取り／書込み（Ｒ／Ｗ）回路２２６によ
って１Ｉｌｔｌｌｌされる。また、Ｑ２りＯツク信号を
リフレッシュ目的でυＩｔｌｌＰＲＬ１０８に入力し、
必要に応じて５ＬＪＳＰＥＮＤ信号（ＳＰＮＤ）も入力
してサスペンド機能を与える。Ｒ／Ｗ回路２２６は最終
段階のデコードを与え、プリデコードバス２１８に接続
された１木の入力線およびプリデコードバス２２０に接
続された１本の選択入力線を有する。

制ｔｌＰＲ１１０８の他に、付加的なＰＲＬ２３０ａ〜
２３０ｎが内部バス７０とインタフェースされる。ＰＲ
Ｌ２３０ａ〜２３０ｎの各々は対応した埋込論理ブロッ
ク２３２ａ〜２３２ｎ（これは埋込論理ブロックと同様
のものである）とインタフェースされた出力を有する。

２３２８〜２３２ｎにはＳＲＬブロック２３３ａ　〜２
３３ｎと結合されている。ＰＲＬ２３０ａ〜２３０ｎは
それぞれＲ／　Ｗ　Ｍ　ｍ回路２３４ａ〜２３４ｎによ
ッテ１１１１１される。さらに、ＰＲＬ２３０ａ　〜２
３ＯｎにはＳＰＮＤ信号およびＱ２クロック信号を入力
される。ここで、°全部のＰＲＬがサスペンド機能Ｉ能
で動作するわけでなく、したがって全１１１ｉＰＲＬが
５ＰＮＤ入力をもつ必要はないことが理解されるべきで
ある。

直列テスト線がＳＲＬブロック２２５のＳＤＯ出力から
ＳＲＬブロック２３３ａのＳＤＩ入力にそれの内部ＳＲ
Ｌとのインタフェースのために接続される。、ＳＲＬブ
ロック２３３のＳＤＯ出力は次の隣接ＳＲＬブロックに
接続され、最後にＳＲＬブロック２３２ｎに接続される
。ＳＲＬブロック２３２ｎの出力はチェーンの最後を画
定し、ＳＤＯライン２３６に出力される。

ＳＤＯ出力は３人力ＮＡＮＤゲート２３８に入力される
。Ｔ３りＯツク信号は、他方入力がノード２４２に接続
されているＡＮＤゲート２４２の一方入力に接続される
。ノード２４２はＮＡＮＤゲート２３８の第３人力に接
続される。

５ＴＥＳＴ信号は、出力がノード２４２に接続されたイ
ンバータ２４６の入力にゲート２４４を介して接続され
る。ゲートトランジスタ２４２はＨ１クロックによって
ゲートされる。ＮＡＮＤゲート２３８の出力はそれのバ
ッファ入れのために制御論理タイミング回路１０６のＳ
ＤＯ入力にインバータ２４８を介して接続され、そのＳ
ＤＯラインに出力される。

ＮＡＮＤゲー１〜２３８の動作は第５図に示されたゲー
ト機能を与え、走査出力が、全てのモジュール２６ａ〜
２６ｎとインタフェースする共通ＳＤＯライン３０とイ
ンタフェースされるのを防ぐ。回路は入力または出力の
いずれかにインタフェースできる。しかし、本発明の好
適実施例では、テスト中ではないモジュールのレジスタ
にどんなデータがスキャンインされるかは重要でないか
ら各モジュール２６ａ〜２６ｎへ入力されるＳＤＩ線を
分Ｉｌｌする必要はない。どんなデータがテスト中でな
いモジュールからスキャンアウトされるかということだ
けが重要である。したがって、ＳＲＬブロック２３３ｎ
の出力でのゲート回路は、５ＴＥＳＴビツトがａＩＩＪ
ｉｔｌｌＰＲＬ１０８に設定されなければスキャンデー
タが当該モジュールから出力されるのを防ぐ。

テストを行なうために、モジュール選択Ｉ！２１４は所
定の論理状態に置かれ、制御論理タイミング回路１０６
内の適当な論理を介してモジュールを選択する。モジュ
ール選択信号はＩ１０バッファ１０５の読取り、古込み
動作を制御し、また、種々のＰＲＬの読取り、自込み動
作を制御する。

Ｉ１０！！ｉ＆’）信号Ｉ１０　　ＲＤおよび１１０書
込み信号Ｉ１０　　ＷＲＴがそれぞれの読取り、内込み
信号およびモジュール選択信号を受信することに応答し
て発生される。また、ＰＲＬＲＤおよびＰＲＬＷＲＴ信
号も読取り、書込み信号Ｊ３よびモジュール選択信号の
受信に応答して発生される。

しかし、ＰＲＬの読取り／書込み制御はｍ２１０で受け
たアドレスに依存する。

動作においては、モジュール選択線が高にされ、適当な
ＰＲＬアドレスが線２１０に与えられる。

適当なＰＲＬが内部データバス７０およびＮ込みモード
に置かれたＩ１０バッファ１０５とインタフェースされ
、Ｉ１０バス２０から内部データバス７０ヘデータを通
す。適当なデータはＰＲＬに書込まれ、次に別のアドレ
スが次のＰＲＬへの書込みのために選択される。これは
全てのＰＲＬに適当なデータがラッチされるまで続けら
れる。この時間のＩＮに、５ＰＮＤ信号も起動されて、
第７図に房して説明したように、回路の他の場所または
他のモジュールからの１ｌｌｌｌＰＩＩＬ１０８への全
ての外部入力が一時中断（サスペンド）され、入力で多
重化されるのが防止される。

全てのＰＲＬがロードされた後、データは所定パターン
に従がってＳＲＬにスキャンインされる。

データがスキャンインされた後、テストがクロックＨ１
〜Ｈ３を順序に並べることによって実行され、捕獲され
た結果はスキャンアウトされる。

ＰＲＬにおいて捕獲されたテスト結果が次にアンロード
される。必要に応じて、付加的データがＰＲＬおよびＳ
ＲＬに置かれ、テストが他の状態をテストするために再
び実行される。

第１２図には、Ｒ／　Ｗ　ＩＩＩ　ｍ回路２２６の概略
ブロック図が示されている。これはＩ　／　Ｏ１ＩＩＪ
御回路２３４ａ　〜２３４ｎおよびＰＲＬ１０８と同様
のものである。ＰＲＬバンクの各レジスタは読取り入力
、虐込み入力、０２人力および５ＰＮＤ人力を有してし
ζる。０２人力は０２線２５０、自込み入力はｍ込み線
２５２に接続され、読取り入力は読取り１２５４に接続
され、５ＰＮＯ入力はサスペンド線に接続される。

Ｒ／Ｗ制御ｔ［２２６はＮＯＲ’７”−ト２６０（７）
入力に接続されたプリデコードバス２１８および２２０
から２つの選択入力を有している。ＮＯＲゲート２６０
の出力はＮＡＮＯゲート２６２の一方の入力およびＮＡ
ＮＤゲート２６４の一方の入力に接続される。ＮＡＮＤ
ゲート２６２の他方の入カバＶｏｏニ接続すレ、ＮＡＮ
Ｄ’７’−ト２６４（７）他方の入力は制御論理タイミ
ング回路１０６によって出力されたＰＲＬＲＤ信号に接
続される。

ＮＡＮＤゲート２６４の出力は読取り線２５４に接続さ
れ、Ｐ　ＲＬ読取り制御信号を含む。

ＮＡＮＯゲート２６２の出力は、他方入力がＲＳ　Ｔ信
号に接続されたＡＮＤゲート２６６の一方入力に入力さ
れる。Ｒ８Ｔ信号はＰＲＬの内容をアクティブ低にセッ
トするシステムリセット信号である。ＡＮＤゲート２６
６の出力は、他方入力がＰＲＬＷＲＴ信号に接続された
ＮＯＲゲート２６８の一方入力に接続される。ＮＯＲゲ
ートの出力はＰＲ１１０８に対する書込み制御信号を含
み、南込み線２５２に接続される。

動作においては、ＮＯＲゲート２６０は、書込みまたは
読取り動作をそれぞれ制御するＰＲＬＷＲＴ信号または
ＰＲＬＲＤ信号が発生されるときデコードの最終レベル
を与える。

ＰＲＬＷＲＴ信号およびＰＲＬＲＤ信号はクロックＨ１
〜Ｈ３に従がって発生される。たとえば、ＰＲＬＷＲＴ
信号の発生には書込み信号、Ｈ３クロックおよびモジュ
ール選択信号が必要である。

ＰＲＬ信号の発生にはモジュール選択信号、ト１１クロ
ックおよび読取り信号が必要である。好適実施例では、
２つの別々の状態に対して１個だけの入力しか要求され
ないように、読取り信号だけがその反転をＷＲＩＴＥと
してモジュールに入力される。

こうして、定義境界内で複数個のＳＲＬ。

ＰＲＬの一方または両方を含む区分モジュールを利用す
る走査テストシステムが提供される。テストの観点から
みると各モジュールは他のモジュールから独立している
。したがって、別々のテストパターンが各モジュールに
対して発生でき、各モジュールは別々にテストできるの
で、システムのテスト全体を行なう時間およびテストパ
ターンを発生する時間の両方を減少できる。

好適実施例を詳細に説明した番プれども、種々の変更、
置換および修正を添付特許請求の範囲の精神、範囲から
離れることなしになし得ることが叩解されるべきである
。

以上の説明に関連して更に以下の項を開示する。

（１）　　論理回路の入出力ボートのテストを容易にす
るだめの直列走査シフトレジスタラッチであって、 論理回路の入出力ボートの第１のものとインタフェース
された動作入力部、 内部直列データチェーンからの両列データを受信する走
査データ入力部、 論理回路の入出力ボートの第２のものおよび内部直列デ
ータ線とインタフェースされた出力部、データを格納す
るラッチノード、 外部動作り０ツク信号に応答して前記動作入力部から前
記ラッチノードへデータをクロック入力する回路クロッ
ク装置、 外部走査クロック信号に応答して前記直列データチェー
ンから前記走査データ入力部を通って前記ラッチノード
へ直列データをクロック入力する走査クロック装置、 前記ラッチノードを前記出力部から分離するために分離
［−ドで動作可能であり、また前記ラッチノードを前記
出力部に接続するために非分離モードで動作可能な第１
の分離装置、 前記第１、第２の入出力ボートを介して論理回路にデー
タが入力されるのを防ぐためにテストモードにある論理
回路から前記第１、第２の入出力ボートを分離するため
に分離モードで動作可能な第２の分離装置、・および 前記第１、第２の分離装置を制御するためにテストモー
ドおよび動作モードで動作可能な５１ｍ５置にして、テ
ストモードである場合は前記ラッチノードを前記出力部
に接続し、前記論理回路を第２人出力ボートから分離す
るために動作可能で、動作モードにある場合は前記ラッ
チノードを前記出力部から分離し、データが論理回路に
それの第１、第２人出力ボートで入力できるように動作
可能な前記ｆ／ｊｉｌｔ装置を備えたことを特徴とする
前記直列走査シフトレジスタラッチ。

（２）　　第１項に記載のシフトレジスタラッチであっ
て、前記入力に結合された第１の入出力ボートはデータ
を出力するだけであり、前記出力に結合された第２の人
出ボートはデータを論理回路へ入力するだけであり、前
記第２の分離装置は前記出力ボートと第２の入出力ボー
トの間に配置されたゲートを含みテストモードにある論
ｌ！ｐ回路の外部からデータが入力されるのを禁止する
ことを特徴とする前記シフトレジスタラッチ。

（３）　　第２項に記載のシフトレジスタラッチであっ
て、前記第１の分離装置は前記ラッチノードと前記出力
との間に配置されたゲートを備えたことを特徴とする前
記シフトレジスタラッチ。

（４）　　第１項に記載のシフトレジスタラッチであっ
て、前記制御回路は外部テスト制御信号の受信に応答し
て前記第２の分離装置を起動し前記出力を第２の入出力
ボートから分離し、また前記テストｆ、１１１１１１信
号および外部クロック制御信号の受信に応答して前記第
１の分離装置を非分離モードに起動する、ことを特徴と
する前記シフトレジスタラッチ。

（５）　　第１項に記載のシフトレジスタラッチであっ
て、前記回路りＯツク装置は前記入力ボートと前記ラッ
チノードの間に配列された直列ゲートを備え、前記走査
クロック装置は前記走査データ入力と前記ラッチノード
の間に配置された直列ゲートを備えていることを特徴と
する前記シフトレジスタラッチ。

（６）　　前記ラッチノードと前記出力との間に配置さ
れたバッファをざらに備えたことを特徴とする第１項記
載のシフトレジスタラッチ。

（１）　　論理回路の周辺ボートのうちの選択されたも
のをテストするテスト回路であって、外部的に発生した
テストベクトルを直列テスト入力から論理回路を通って
その論理回路の外にある点に至る直列テスト出力まで直
列的に転送する直列テストリンク、 データを記憶する制御ｍ／ｌｌ察ノード、データを論理
装置から前記ノードへデータを転送するために前記ノー
ドを前記直列テストリンクとインタフェースする第１の
インタフェース装置、データを加配直列テストリンクか
ら前記ノードへ前記ノードを前記直列テストリンクとイ
ンタフェースする第２のインタフェース装置、前記ノー
ドに記憶されたデータをテストの間に論理装置へ入力す
るためにそのノードを第２の周辺ボートへ選択的に接続
する接続装置にして、前記ノードが前記直列テストリン
クと直列となって、そのノードにあるデータが前記直列
テストリンクへ出力されるようにそのノードを前記直列
データ線へインタフェースする前記接続装置、テスト中
の間に第１、第２の選択周辺ボートから論理回路へのデ
ータの入力を禁止する分離装置、前記ノードを論理装置
へ接続するために、また外部テストイネーブル信号の受
信に応答してテスト中の間に関連した周辺ボートを介し
たデータの入力を禁止するために前記分離装置および前
記接続を制御する制御装置、および 論理装置への入力のために前記ノードにデータを記憶す
るようテスト中に動作できる前記第２のインタフェース
装置および前記直列テストリンクを介した論理装置への
取出のために、テスト結果を論理装置から前記ノードへ
転送するよう動作できる前記Ｍ１のインタフェース装置
、 を備えたことを特徴とする前記テスト回路。

（８）　　第７項に記載のテスト装置であって、前記制
ｍ／観察ノードはラッチを備え、前記第１、第２のイン
タフェース装置はそれぞれ、前記ラッチへデータをゲー
トする第１、第２のグー１〜を賜えたことを特徴とする
前記テスト装置。

（９）　　第７項に記載のテスト装置であって、前記第
１のインタフェース装置とインタフェースされた第１の
周辺ボートは論理回路からのデータを出力するだけであ
り、前記接続装置とインタフエースされた第２の周辺ボ
ートは論理装置へデータを入力するだけであり、前配分
ｌｌＩ装置は、前記接続表＋？！および論理装−１と結
合された第２の周辺ボートと直列に配列されたゲートを
備え、そのゲートの開放はテスト中に生じて第２の周辺
ボートを分離し、前記ノードに記憶されたデータが前記
接続装置を介して論理装置へ入力されるようにすること
を特徴とする前記テスト装置。

（１０）第７項に記載の論理回路であって、前記接続装
置はＦＪ　＆ｌ！ノードおよび開運した周辺ボートと直
列に接続されたゲートを備え、そのゲートはテスト中に
閏じて前記ノードに記憶されたデータを論理回路に入力
する、ことを特徴とする前記論理回路。

（１１）走査テスト論理装置であって、動作モードで混
合論理機能を実施するために周辺データ線と相互接続さ
れた複数個の論理モジュール、 テスト入力をテストモードでテストベクトルを受け、受
けたテストベクトルを出力を介して関連した論理回路に
与えざらにテストの結果を記憶するための前記モジュー
ル内の選択位置に配置された複数個の埋込みシフトレジ
スタラッチにして、前記モジュールが前記混合論理機能
を果たすことができるように動作入力および出力を介し
て前記論理回路に接続された動作モードにある前記シフ
トレジスタラッチ、 テストモードで前記シフトレジスタラッチを直列に接続
し、テストベクトルをその中に連続的に［ｌ−ドし、そ
こから結果を連続的にアンロードする直列データリンク
、 テストモードにある周辺データ線の選択されたものを分
離してデータがテスト中に前記七ジュールの１［１達し
た論理回路へ入力されるのを禁止するテスト装置にして
、前記周辺データ線の選択されたものと結合された論理
回路への適用および前記周辺データリンクを出力される
結果のテスト後の記憶のために、テストモードでテスト
ベクトルを前記直列データリンクを介して受ける前記シ
フトレジスタに直列に配置された前記テスト装置、およ
び テストベクトルをロードし、結果をアンロードし、前記
テスト装置と結合された前記周辺データ線の選択された
ものを分離するためにテストモードで動作するよう前記
シフトレジスタラッチおよび前記テスト装置を制御する
制御装置 を備えたことを特徴とする前記論理装置。

（１２）　　第１１項に記載の論理装置であって、前記
シフトレジスタラッチはテストモードおよび動作モード
で同期的にクロックされ、前記テスト装置はテストモー
ドで同期的にクロックされまた動作モードにおいて前記
データ線の開運したものの同期的動作を可能にする、こ
とを特徴とする前記論理回路。

（１３）第１１項に記載の論理装置であって、前記テス
ト装置は、前記選択周辺データ線の第１のものに接続さ
れた動作入力、前記直列データリンクに直列に接続され
たテスト入力および出力を有するシフトレジスタラッチ
、 前記シフトレジスタラッチの出力と前記周辺データ線の
第２のものと結合された前記論理回路の一部との間に配
置され、前記シフトレジスタラッチを前記論理回路を接
続するテストモードで動作可能であり、また前記シフト
レジスタラッチの出力を前記論理回路から前記シフトレ
ジスタラッチの出力を分離するよう動作モードで動作可
能な第１の分離ゲート、および 前記第２の周辺データ線と前記第１の分離ゲートの出力
の間に配置され、前記第２の周辺データ線を前記論理回
路から分離するようテストモードで動作可能であり、ま
た前記周辺データ線を前記論理回路に接続するよう動作
モードで動作可能な第２の分離ゲー］・を含み、前記第
１の周辺１−タ線はデータを出力するだけであり、前記
第２の周辺データ線はデータを入力するだけである、こ
とを特徴とする前記論理回路。

（１４）テス］・１扛能な論理モジュールであって、内
部並列データバス 一緒に作用しかつ動作モードで所定のモジュール作用を
与えるように動作可能な複数個の論理回路、 前記内部バスとインタフェースするための、前記論理回
路の各々と結合した複数個の並列制ｔｌｌ／１１２寮位
置 １／ｒ記論即回路の各々と結合した複数個の直列υ１１
１１／Ｗ寮位置、 論理テストモードにおいて、前記直列ｉｌｌ　Ｉｌｌ　
／　１！寮位四をそれを通してデータを直列にシフトす
る直列チェーンに構成する直列アクセス装置、論理テス
トモードにおいて、所定のパターンのテストベクトルを
前記内部バスから前記並列ｌｉ１ｗＩＪ／観察位置に、
また前記直列アクセス装置を介して前記直列ｆｌｉｌＪ
御／ＩＮ寮位置に０−ドする装置、論理テストモードに
おいて、前記ロードされた前記論理回路に与えてそれに
ついてテストを行なう装置、および 論理テストモードにおいて、前記内部バスを介して前記
並列υ１ｍｌ観察位置からの結果および前記アクセス装
置を介して前記直列制Ｗ／観察位置からの結果をアンロ
ードする装置 を備えたことを特徴とする前記テスト可能な論理モジュ
ール。

（１５）　　テスト可能な論理モジュールであって、内
部並列バス、 そのバスとの間でのデータの転送のために前記バスをモ
ジュールの外部とインタフェースする装置、 一緒に作用し、通常動作モードで所定のモジユール作用
を与えるよう動作可能で、そこに埋込まれた複数個の定
義論理回路、 各々が前記バスと前記論理回路のうちの所定のものとの
間でデータの転送を行なうために両省をインタフェース
する、複数個の並列レジスタ、各々が並列の制ｔｌｌ／
観察位置を有する前記並列レジスタ、 前記バスと前記開運論理回路との間でデータの転送を行
なうために前記並列レジスタの選択されたものにアクセ
スする装置、 論理テストモードにおいて前記埋込み制ｔｌＯ／Ｉｌｌ
寮位置を直列チェーンに構成する装置、前記直列チェー
ンを介して前記直列テストベクトルをシフトすることに
よって、所定のテストパターンに従がって発生した直列
テストベクトルを前記埋込み制ｔｌｌ／ｉｔｌ寮位置に
ロードし、前記バスから前記所定のテストパターンに従
がって発生した並列テストベクトルで前記並列レジスタ
をロードする装置、 テストモードにおいて前記直列お並列テストベクトルを
前記論理回路に与える装置、および前記埋込み１ｌｉｌ
Ｊ御／観京位置からの結果を、その結果を前記直列チェ
ーンを介してシフトすることによってその直列チェーン
を介してアンロードし、前記論理モジュールの外部との
インタフェースのために前記インタフェース装置を介し
て前記並列レジスタからの結果を前記バスへアンロード
する装置 を備えたことを特徴とする前記テスト可能な論理モジュ
ール。

（１６）　　第（７）項に記載の論理モジュールであっ
て、さらに、テストベクトルのロードまたは前記並列レ
ジスタおよび前記直列ｔ１１　ｍ　／観察位置に記憶さ
れた結果のアンロードが前記並列レジスタまたは前記制
御／観察位置の他のものの内容について行なわれないよ
うに、前記並列レジスタを前記論理回路の対応するもの
から前記ロード装置によるロードおよび前記アンロード
装置によるアンロードの間に分離する装置を備えたこと
を特徴とする前記論理モジュール。

（１１）論理モジュールをテストする方法であって、論
理モジュールの外部に至る共通バスとのデータ通信にお
ける並列入力および出力を有し、各々が埋込み制ｔｌｌ
／観察位置を有する複数個の別々の論理回路に、前記論
理モジュールを分割する段階、前記共通バスを介して、
所定のテストパターンに従がって発生した並列テストベ
クトルで前記並列入力をロードする段階、 前記所定のテスＩ−パターンに従がって発生した直列テ
ストベクトルで埋込み制ｔＸ］／観察位置を直列的にロ
ードする段階、 テストベクトルをＩｌｌ連した論理回路に与える段階、 テスト結果の観察のために前記共通バスを介して並列出
力の内容をアンロードする段階、およびテストベクトル
の付加侵、前記直列制ａｌｌ／観察位置に含まれた結果
の観察のためにその内容を直列的にアンロードする段階
、 を含むことを特徴とする前記方法。

（１８）テスト可能な論理回路であって、動作モードお
よびテストモードを有し、各々が、複数個の制ｉｌｌ／
観察位置をもつ定義テスト境界を形成７゛るようテスト
モードで動作可能で、また所定の動作形式に従がった一
体論理機能を与えるよう動作モードで動作可能な複数個
の機能論理モジュール、 テストモードにおいて前記機能モジュールを前記論理回
路の外部にインタフェースする装置、前記モジュールの
選択されたものが残りのものから動作的に分離されるよ
うにテストモードにおいて前記選択モジュールのまわり
の前記定義テスト境界を形成する装置、 前記関連した定義テスト境界内でテストのために前記モ
ジュールの１つを選択する装置、前記定義テスト境界内
の前記選択モジュールの前記１．ＩＩ　ＩＩＩ　／　Ｉ
Ｉ　察位置に所定パターンのテストベクトルを与え、そ
の選択モジュールの組合せ論理をυＪｌｌｌするテスト
ベクトル装置、および前記テストベクトルが与えられた
後前記ｆ／Ｉ　ＩＩＩ　／観察点を観察する装置、 を備えたことを特徴とする （１９）第（１）項記載の論理回路であって、前記選択
装置は、 前記各モジュールおよび前記回路外部とインタフェース
され、その回路外部から選択情報に対応する前記各モジ
ュールへアドレス情報を伝達するアドレスバス、 前記各モジュールに結合され、前記アドレス情報を受は
前記モジュールの対応モジュールに対応する情報にのみ
応答するデコード装置にして、対応する選択アドレス情
報を受けたときモジュール選択信号を発生するデコード
装置、および前記各モジュールに結合され、前記モジュ
ール選択信号のうらのＩＩＩＩ信号が発生されなければ
前記モジュールのうちの関連モジュールのテストを阻止
する制御装置、 を備えたことを特徴とする前記論理回路。

（２０）テスト区分論理回路であって、各々が動作モー
ドおよびテストモードを有する複数個の論理モジュール
にして、テストモードにある各モジュールは複数個のυ
ＪＩＢ／観察位置をもった定義テスト境界を形成するよ
う残りのモジュールから区分可能で、動作モードにある
各モジュールは所定の動作形式に従がった一体論理機能
を与えるよう動作可能な前記複数個の論理モジュール、 前記所定の動作形式に従がって相互作用するように動作
モードにある前記モジュールをインタフェースするイン
タフェース装置、 前記回路の外部と前記モジュールの全部とインタフェー
スするようテストモード中に動作可能な入出力装置、 テストモードにおいて前記回路の外部を全部のモジュー
ルにインタフェースし外部アドレスをそのモジュールに
運ぶアドレス装置、 前記各モジュールに結合され、前記アドレス装置から前
記外部アドレスを受け、前記モジュールの所望の１つを
選択するデコード装置、および、前記各モジュールに結
合され、外部テスト選択信号の受信に応答して前記イン
タフェースから前記モジュールを分離し、前記定義テス
ト境界を形成するテスト選択装置、 前記ｉｌｌ　ｔｌｌ　／　１５２察位置を分離する分離
装置、所定パターンのテストベクトルを前記制Ｗ／観察
位−にロードし、得られた結果をそこから前記入力装置
を介してアンロードする装置、および、前記分離装置を
１ｉｌｌ　ｔｌｌ　ｂで、テストベクトルの前記υ１１
１１／観察位置へのロード後にそのテストベクトルを外
部テストの受信に応答して対応する論理モジュールへ与
えるｉ＋ｌＪ　ｍ装置にして、テストの結果は前記１Ｉ
１１１ＩＩ／１！寮位置で得られ、その制御／観察位置
は前記結果が前記ロード、アンロード装置によるアンロ
ードのために得られた優に前記分離ｆｉ置によって分離
される、前記制御装置、を備えたことを特徴とする前記
テスト区分論理回路。

（２１）第（９）項記載の論理回路であって、前記各論
理モジュールはさらに、前記回路の外部とインタフェー
スされるが前記分離装置によってｆ、１ｌＩｔｌされな
い制御ｔｌ／観察位置にして、テスト中にそこにテスト
ベクトルを与え、テスト終了後結果を取出させるように
動作可能な前記１Ｉ１１ｒＩＡ／ｗＡ察位置を有するこ
とを特徴とする前記論理回路。

（２２）　　論理回路をテスト区分する方法であって、
動作モードとテストモードを有し、各々がそこに配置さ
れた複数個のｔｉｌｌ　ＩＩＩ　／　観察位置を有し、
動作モードにある場合は所定の動作形式に従がって相〃
作用する複数個のモジュールに前記論理回路を配置する
段階、 各モジュールに関連した論理回路、そのモジュール内に
配置された制ａｌｌ／１１察位置の両方を含む各モジュ
ールの回りのテスト境界を定義するために前記モジュー
ルを分離する段階、 テストモードにあるモジュールの選択された１つをアド
レス指定する段階、 選択モジュールに対する所定のテス！・パターンに応じ
たテストベクトルを選択モードにある制御／　ｆｌｌＪ
寮位置転位置てテストを行ない、テストの結果をそのυ
Ｊ１！１１／観察位置においてとらえるようにする段階
、および テストベクトルを与えた後、選択モジュールの制御ＺＩ
ｌ寮位置において得られた結果を観察する段階、 を含むことを特徴とする前記方法。

（２３）　　第（１３）項に記載の方法であって、イン
タフェースの段階は、 定義されたテスト境界の各々を直列チェーンに配列する
こと、 定義されたテスト境界の第１のものの直列モジュール入
力を共通直列入力に接続すること、中門の定義テスト境
界の直列モジュール入力を隣接した定義テスト境界の直
列モジュール出力に接続すること、 前記チェーンの定義テスト境界の最後のものの直列モジ
ュール出力を共通直列出力に接続すること、 選択されないときの定義テスト境界の各々の直列モジュ
ール出力に直列モジュール入力を分路すること、 定義されたテスト境界の各々が選択されないときその内
部のシフトレジスタラッチからの結果の直列モジュール
出力への出力を阻止して、共通直列入力へ入力されたテ
ストベクトルが定義テスト境界のうらの選択された１つ
への直接入力のために非選択境界を介して分路され、テ
スト結果が選択境界からだけ出力され、選択境界と共通
表列出力の間の定義テスト境界の残りのものを介して分
路されるようにすること、 を含むことを特徴とする前記方法。

（２４）テスト可能論理回路であって、各々が定義テス
ト境界を有し、また複数の１１１１′ｍ／観察位置する
内部論理を有する複数のモジュール、 前記＆１Ｊ　ｍ　／観察位置の各々に配置され、前記対
応した内部論理回路への付加のためにテストベクトルが
入力され、そこに記憶されるようにし、また結果がそこ
に記憶されるようにする制御Ｉ／観察観察、 テスト入力を有する直列チェーンの前記制御／観察装置
と前記各モジュール内のテスト出力を相互接続する直列
装置、 前記論理回路の外部からテストベクトルを受ける共通直
列入力および論理回路へテスト後の結果を出力する共通
直列出力に、前記モジュールの選択された１つの前記チ
ェーンを選択的にインタフェースするインタフェース装
置、 外部モジュールアドレス信号に従がって前記モジュール
の１つを選択し、前記インタフェース装置を制御して前
記選択モジュールに関連した前記制御／観察装置だけを
前記共通の直列入力および出力にインタフェースするア
ドレス装置、前記直列装置を介してテストベクトルを前
記制ａｌｌ／観察装置に直列的に入力して、そのテスト
ベクトルを前記関連内部論理回路に与え、そのＶ＆前記
直列装置を介して前記選択モジュール内の前記制御／観
察装置から結果を出力する装置、を備えたことを特徴と
する前記テスト可能論理回路。

（２５）テスト可能論理回路であって、各々が定義され
たテスト境界を有し、また複数個の制ｔｉｌｌ／観察位
置をもった内部論理回路を有する複数個のモジュール、 前記υ」ＩＩｌ／観察位置の各々に配置され、ゲート化
テスト入力および、通常動作のために前記関連論理回路
にインタフェースされたゲート化通常動作入力、および
出力を有する直列シフトレジスタ、前記各モジュールに
結合され、テストベクトルをそこへ入力するテスト入力
とそこからテスト結果を出力するテスト出力を有する直
列チェーンにおいて前記シフトレジスタラッチのゲート
化テスト入力と出力をインタフェースする直列データリ
ンク、 前記直列チェーンのテスト入力を前記関連モジュールの
モジュール直列入力にインタフェースし、前記直列チェ
ーンのテスト出力を前記関連モジュールのモジュール直
列入力にインタフェースするインタフェース装置、 ｙＪ記各モジュールのモジュール直列入力に接続され、
テストベクトルを受ける共通直列入力線、前記各モジュ
ールのモジュール直列出力に接続され、テスト後結果を
出力する共通直列出力線、外部モジュールアドレスに従
がって前記モジュールの１つを選択し、前記インタフェ
ース装置をｔＩＩＩＩＩｌシて前記選択モジュールに関
連した前記シフトレジスタラッチだけを前記ＩＩＩ連し
たモジュール直列入力および出力にインタフェースする
アドレス装置、および、 前記シフトレジスタを制御して前記直列データリンクを
介して入力テストベクトルを直列的にシフトし、そのテ
ストベクトルを前記ｌＪ１″Ｉｌ論理回路に与え、前記
直列データリンクを介して前記シフトレジスタからの出
力を前記共通直列出力へ出力する装置、 を備えたことを特徴とする前記テスト可能論理回路。

（２６）　　テスト可能論理回路であって、各々が定義
されたテスト境界を有し、また複数個の制御Ｄ／観察位
置を有する複数個のモジュール、前記各制６１１／ＩＡ
察位置に配置され、ゲート化テスト入力、通常動作のた
めに前記関連論理回路にインタフェースされたゲート化
通常動作入力および出力を有する直列シフトレジスタラ
ッチ、前記各モジュールに結合され、テストベタ１−ル
をそこへ入力するテスト入力とそこからテスト結果を出
力するテスト出力をイｉする直列チェーンにおいて前記
シフトレジスタラッチのゲート化テスト入力と出力をイ
ンタフェースする直列データリンク、 前記直列チェーンのテスト入力を前記関連モジュールの
モジュール直列入力にインタフェースし、前記直列チェ
ーンのテスト出力を前記１１］連モジユールの七ジュー
ル直列入力にインタフェースするインタフェース装ｄ１ 前記論理回路の共通直列入力と、残りのモジュールが直
列チェーンに配列されているモジュールの１つの直列モ
ジュール入力の間に接続された入力直列データ線、 前記直列モジュール出力と前記モジュールの鱗接モジュ
ールの各々の直列モジュール入力の間に配列された複数
本の中間直列データ線、前記チェーンにおける前記モジ
ュールの最後のものと論１ｇ＠路の共通直列出力の間に
配列された出力直列データ線、および 直列モジュール入力と直列モジュールの間の接続のため
に各モジュールに結合され、前記Ｉ！ＩＮモジュールが
選択されないで直列入力、出力の前記関連モジュールか
ら直列データを分路することに応答して動作できるシャ
ントゲート回路、を備えたことを特徴とする前記テスト
可能論理回路。

（２７）　　論理回路をテストする方法であって、定義
されたテスト境界を有し、かつ各々がそれにＩ′Ｉｌ連
した複数個の制御／Ｉ！察位前位置するモジュール化さ
れた複数個の論理回路に前記論理を区分する段階、 ゲート化テスト入力および前記ｖＪ造モモジュール化論
理回路インタフェースされたゲート化動作入力と出力を
有するシフトレジスタラッチを各制御ｍ／観察位置に配
置する段階、 各定義テスト境界に結合された直列モジュール入力およ
び直列モジュール出力とインタフェースされた直列チェ
ーンの各定義境界内にシフトレジスタラッチのテスト入
力および出力を配置する段階、 定義テスト境界の１つおよびその中のモジュール化論理
回路をテストのために選択する段階、選択テスト境界の
直列モジュール入力を共通直列入力にインタフェースし
、選択テ″スト境界の直列モジュール出力を共通直列出
力にインタフェースして、直列データが共通直列入力を
介して選択テスト境界のシフトレジスタラッチに入力さ
れ、直列データが共通直列出力を介して選択テスト境界
のシフトレジスタラッチから出力されるようにする段階
、および シフトレジスタラッチのゲート化入力を関連したモジュ
ール化論理回路から分離し、関連したシフトレジスタラ
ッチへのロードのために定義境界のうちの選択境界の直
列モジュール入力へ共通直列入力を介して所定テストパ
ターンに従がって発生したテストベクトルをロードする
ために前記論理回路をυＪＩＩＩシ、テストベクトルを
関連した論理回路に与え、テスト後に選択境界の直列モ
ジュール出力からテストベクトルを出力する段階、を含
むことを特徴とする前記方法。

（２８）　　第（１３）項に記載の方法であって、イン
タフェース段階は、 定義テスト境界の直列モジュール入力の各々を前記共通
直列入力に接続すること、 定義テスト境界の直列モジュール出力の各々を前記共通
直列出力に接続すること、および定＃ｉ境界が選択され
ないとぎはそれのシフトレジスタラッチの直列チェーン
からの結果の出力を抑止して結果が定義境界のうちの選
択境界からだけ出力されるようにすること を含むことを特徴とする前記方法。

（発明の効果） 以上の説明から明らかなように、本発明によれば、各々
が多数の制御ｍ／観察位置（ノード）を有する数個のモ
ジュールに、大規模半導体集積（超ＬＳＩ）回路を分割
してテストベクトルを入力し、かつテスト結果が出力さ
れるようにして該当モジュールが正しく動作しているか
否かを判定するテスト可能な論理回路が提供され、さら
に、その制御／観察位置（ノード）がテスト前のテスト
ベクトルとテスト後のテスト結果の両方をストアできる
能力を有し、しかもモジュールの動作中は、その動作速
度を減少することなくモジュールの一部として動作でき
るように構成されているので、従来技術のしＳＳＤと比
較し、データをｆｌｌ１１１１／ＩＱ察位置（ノード）
に走査するのに要する時間を減少し、超ＬＳＩ回路のテ
ストの高速化が図れる。

【図面の簡単な説明】

第１図は、複数モジュールを有し、テストモードで構成
されたＶＬＳＩチップの概略ブロック図、第２図は、前
記モジュールとインタフェースされた共通スキ’（ｙン
インパスおよび共通スキャンアウトバスを有した、第１
図のモジュールの門型化された概略ブロック図、第３図
はスキャンバスをモジュラ−化する別の方法を示す、第
１図のモジュールの簡単化されたブロック図、第４図は
組合せられた並列、直列走査論理設譜を示す機能ブロッ
ク図、第５図は、各モジュールのスキャンバスを選択す
るゲート回路の概略ブロック図、第６図はＳＲＬの概略
図、第７図はＰＲＬの概略図、第８図は透過ＳＲＬの概
略ブロック図、第９図は透過ＳＲＬの概略図、第１０図
はクロック信号のタイミング図、第１１図は論理モジュ
ールの概略ブロック図、第１２図はＰＲＬをＭａｌｌす
る読取り／書込み制御回路の概°略図、である。 １Ｏ−ＶＬＳ１回路、２６ａ　〜２６ｎ＝Ｉｍ能論理モ
ジュール、１２・・・内部制御バス、１６・・・アドレ
スバス、２０・・・入出力バス、２８・・・共通スキャ
ンデータイン（ＳＤＩ）ＩＩ、３０・・・共通スキャン
データアウト（ＳＤＯ）線、３４〜４ｏ・・・直列レジ
スタラッチ（ＳＲＬ）、５２．５８・・・アドレスデコ
ード／選択回路、７０・・・内部データバス、７２〜８
０・・・並列レジスタラッチ。

Claims (3)

【特許請求の範囲】
1. （１）テスト可能な論理回路であつて、 各モジユールがテスト目的のための境界で区画され、か
   つ内部論理回路を有する複数のモジユールと、 前記内部論理回路内の複数の制御／観察ノードに各モジ
   ユール内で配置され、前記内部論理回路内の前記制御／
   観察ノードの少なくともあるノードにテストベクトルを
   加え、かつ選択された制御／観察ノードに結果をストア
   する制御／観察回路と、 各モジユール内に設けられ、制御／観察回路を利用して
   テストを行うためのテスト回路と、モジユール選択信号
   に応じて前記モジユールの１つを選択するための選択回
   路とを備えていることを特徴とするテスト可能な論理回
   路。
2. （２）特許請求の範囲第１項において、 前記制御／観察回路を直列に接続するための各モジユー
   ル内に設けられた相互接続回路であつて、テスト入力と
   テスト出力を有する相互接続回路と、前記テスト入力を
   テストベクトルを受信するための直列入力端子に接続し
   、かつテスト結果の出力のための直列出力端子に前記テ
   スト出力を選択的に接続するためのインターフエイス回
   路とをさらに備え、 前記選択回路が選択されたモジユールの前記インターフ
   エイス回路を制御して選択されたモジユールに関連した
   前記相互接続回路の前記テスト出力を前記直列出力端子
   に接続することを特徴とする前記テスト可能な論理回路
   。
3. （３）特許請求の範囲第２項において、 １つのモジユールの直列出力端子が他のモジユールの直
   列入力端子に接続されていることを特徴とする前記テス
   ト可能な論理回路。