JP2007003423A - 半導体集積回路およびその制御方法 - Google Patents
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Abstract
【課題】通常入出力信号用の端子とスキャンテスト用の端子とを兼用する場合であっても、スキャンテストによって兼用端子から内部コアへ至るパスを含めた広い範囲を高い故障検出率でテストすることができる半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、所定の処理を行う論理回路網と、論理回路網の内部を貫通する複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用する複数の兼用端子と、通常経路の1つと前記スキャンチェーンに接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数のセレクタとを備え、複数のセレクタのうちの1つのセレクタがテスト経路を選択し、スキャンチェーンの1つをテストしているときには、複数のセレクタのうちの他のセレクタは通常経路を選択し、通常経路を介したテストを並行実施可能に構成されたことを特徴とする。
【選択図】 図1
【解決手段】本発明に係る半導体集積回路は、所定の処理を行う論理回路網と、論理回路網の内部を貫通する複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用する複数の兼用端子と、通常経路の1つと前記スキャンチェーンに接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数のセレクタとを備え、複数のセレクタのうちの1つのセレクタがテスト経路を選択し、スキャンチェーンの1つをテストしているときには、複数のセレクタのうちの他のセレクタは通常経路を選択し、通常経路を介したテストを並行実施可能に構成されたことを特徴とする。
【選択図】 図1
Description
本発明は、半導体集積回路およびその制御方法に係り、特に、テスト用のスキャンチェーンを有する半導体集積回路およびその制御方法に関する。
近年、半導体集積回路の回路規模は益々大規模化の傾向にある。このため、半導体集積回路を効率良くテストするための技術も従来以上に重要視されてきている。
半導体集積回路のテストを効率良く行う手法として、スキャンテストと呼ばれる手法が広く普及している。
スキャンテストを行う半導体集積回路では、半導体集積回路に含まれる総てのフリップフロップを縦続接続し、回路全体としてシフトレジスタになるようにしてスキャンチェーンを構成する。このスキャンチェーンに対して、外部からテスト信号を入力してスキャンチェーンを構成するフリップフロップにテストデータを設定し、半導体集積回路の論理回路を動作させ、動作結果が保持されたフリップフロップのデータを再びスキャンチェーンを用いて外部に読み出すテストをスキャンテストと呼んでいる。スキャンテストによって効率良く半導体集積回路のテストを実施することができる。
ところで、一般に半導体集積回路の規模が大きくなると、内部に含まれるフリップフロップの数も膨大な数となってくる。この結果、スキャンチェーンは入力から出力までが非常に長いチェーンとなり、テストデータの設定やテスト結果の読み出しに時間を要し、結果的にスキャンテストにかかる時間が増加してくる。
また、スキャンテスト時間を短縮するために、複数のスキャンチェーンを構成し、各スキャンチェーンに対して並列にテストを行う形態も考えられているが、スキャンチェーンの数を増やすとスキャンテスト用の入出力端子の数も増加する。このため、半導体集積回路のパッケージのピン数に制約がある場合には、十分な効果を得ることができなくなる。
このような課題に対して従来から種々検討されてきている。例えば、特許文献1には、外部端子数を増やすことなく、半導体テスト回路自体の動作テストと、被テスト回路に対してダイレクトに実施する動作テストとをスキャンチェーンを用いて行う技術が開示されている。
また、特許文献2には、半導体集積回路の形態(ウェハーレベルの形態や、パッケージ化後の形態等)に応じて、スキャンチェーンの構成を直列構成や並列構成に切り替えることができる技術が開示されている。
また、特許文献3には、並列に構成された複数のスキャンチェーンの入力部あるいは出力部を選択的に切り替えるスイッチを設けることでスキャンチェーン専用の外部端子の共通化を可能とし、結果的に半導体集積回路のピン数を削減する技術が開示されている。
特開2004−93433号公報
特開2000−9800号公報
特開2004−37254号公報
半導体集積回路の機能がさらに増してくると、半導体集積回路の本来の機能を達成するための入出力信号(以下、通常入出力信号という)の数も増加し、ついには通常入出力信号の数が半導体集積回路のパッケージピン数の限界に近づいてくる。こうなってくると、スキャンテスト用のテスト入出力信号(以下、スキャン入出力信号という)のピンを専用に持つことが困難となってくる。
この課題を解決するため、通常入出力信号のピンをスキャンテスト時にはスキャン入出力信号に割り振り、同一のピンを通常入出力信号とスキャン入出力信号とで兼用させる手法が考えられている。
同一のピンを通常入出力信号とスキャン入出力信号とで兼用させることによって、パッケージのピン数を増加させること無くスキャンテストを行うことが可能となる。
一般に、スキャンテストを行う半導体集積回路は、本来の機能を達成するための論理回路網と、論理回路網の中を貫く単一或いは複数のスキャンチェーンとから構成されている。
通常入出力信号用のピンとスキャン入出力信号用のピンとをそれぞれ独立に保有できる場合には、通常入出力信号用のピンは論理回路網に接続され、スキャン入出力信号用のピンはスキャンチェーンの入力端或いは出力端に接続されることになる。
他方、同一のピン(以下、兼用端子という)を通常入出力信号とスキャン入出力信号とで兼用させようとした場合には、兼用端子から論理回路網へ至るパスと兼用端子からスキャンチェーンの入力部或いは出力部へ至るパスとをセレクタ等で切り替える必要がある。通常動作時には、兼用端子から論理回路網パスを選択し、スキャンテスト時には、兼用端子からスキャンチェーンの入力部或いは出力部へ至るパスを選択する。
このため、スキャンテストでは、兼用端子から論理回路網へ至るパスの部分はテストできないことになる。兼用端子から論理回路網へ至るパスの部分をテストしようとすると、スキャンテストとは別に機能動作試験を別途実施するしかなく、結果的には試験に要する時間が多くなってしまう。
本発明は、上記事情に鑑みてなされたもので、通常入出力信号用の端子とスキャンテスト用の端子とを兼用する場合であっても、機能動作試験を併用することなく、スキャンテストによって兼用端子から論理回路網へ至るパスを含めた広い範囲を高い故障検出率でテストすることができる半導体集積回路およびその制御方法を提供することを目的とする。
上記課題を解決するため、本発明に係る半導体集積回路は、請求項1に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、前記論理回路網に接続される複数の通常経路の1つと前記スキャンチェーンに接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数のセレクタとを備え、前記複数のセレクタのうちの1つのセレクタが前記テスト経路を選択し、前記スキャンチェーンの1つをテストしているときには、前記複数のセレクタのうちの他のセレクタは前記通常経路を選択し、前記通常経路を介したテストを並行実施可能に構成されたことを特徴とする。
また、上記課題を解決するため、本発明に係る半導体集積回路は、請求項2に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、テスト時の信号を入力する入力端子と、テスト時の信号を出力する出力端子と、前記入力端子から分配される複数の入力経路の1つと前記複数の兼用端子に接続されるテスト経路の1つとを選択的に切り替えて前記スキャンチェーンの1つの入力側に接続する複数の第1のセレクタと、前記論理回路網に接続される複数の通常経路の1つと前記スキャンチェーンの出力側に接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数の第2のセレクタと、前記論理回路網に接続される複数の通常経路の1つおよび前記複数のスキャンチェーンの出力側の複数のテスト経路から、1つを選択し前記出力端子に接続する第3のセレクタとを備え、前記複数の第1のセレクタの1つが前記入力経路の1つを選択しているときには他の第1のセレクタは前記テスト経路を選択し、前記テスト経路を選択している第1のセレクタに接続されるスキャンチェーンの出力側では、前記第2のセレクタはテスト経路を選択して前記兼用端子に接続し、前記入力経路を選択している第1のセレクタに接続されるスキャンチェーンの出力側では、前記第2のセレクタは通常経路を選択して前記兼用端子に接続すると共に前記第3のセレクタはそのスキャンチェーンの出力側のテスト経路を選択して前記出力端子に接続することを特徴とする。
また、上記課題を解決するため、本発明に係る半導体集積回路は、請求項3に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする第1のスキャンチェーン、複数の第2のスキャンチェーン、および第3のスキャンチェーンと、前記第1のスキャンチェーン、および複数の第2のスキャンチェーンの出力側をフィードバックするフィードバック経路と、テスト時の信号を入力し、前記第1のスキャンチェーンの入力側に接続される入力端子と、テスト時の信号を出力し、前記第3のスキャンチェーンの出力側に接続される出力端子と、通常動作時の信号の入出力とテスト時の信号の入出力とを兼用する複数の兼用端子と、前記フィードバック経路と前記兼用端子に接続されるテスト経路とを選択的に切り替えて前記複数の第2のスキャンチェーン、および第3のスキャンチェーンの入力側に接続する複数の第1のセレクタと、前記論理回路網に接続される複数の通常経路の1つと、前記第1のスキャンチェーン、および複数の第2のスキャンチェーンの出力側に接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数の第2のセレクタとを備え、前記第1のセレクタが前記テスト経路を選択して前記複数の第2のスキャンチェーン、および第3のスキャンチェーンの入力側に接続するときは、前記第2のセレクタは対応するスキャンチェーンの出力側に接続されているテスト経路を選択して前記兼用端子および前記出力端子に接続し、前記第1のセレクタが前記フィードバック経路を選択することによって、前記入力端子から前記出力端子へいたる第1、第2、および第3のスキャンチェーンの直列接続経路が形成されるときには、前記第2のセレクタは、前記通常経路を選択して前記兼用端子に接続することを特徴とする。
また、本発明に係る半導体集積回路の制御方法は、請求項4に記載したように、所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子とを具備した半導体集積回路の制御方法において、前記論理回路網に接続される複数の通常経路の1つと前記スキャンチェーンに接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続し、前記テスト経路の1つを選択して前記スキャンチェーンの1つに接続してテストしているときには、他のスキャンチェーンには前記通常経路を選択して接続し、前記通常経路を介したテストを並行して実施することを特徴とする。
本発明に係る半導体集積回路およびその制御方法によれば、通常入出力信号用の端子とスキャンテスト用の端子とを兼用する場合であっても、機能動作試験を併用することなく、スキャンテストによって兼用端子から論理回路網へ至るパスを含めた広い範囲を高い故障検出率でテストすることができる。
本発明に係る半導体集積回路およびその制御方法の実施形態について、添付図面を参照して説明する。
(1)第1の実施形態
図1は、本発明の第1の実施形態に係る半導体集積回路1の構成例について示した図である。
図1は、本発明の第1の実施形態に係る半導体集積回路1の構成例について示した図である。
半導体集積回路1は、所定の処理を行う論理回路網2と、論理回路網2の内部を貫通する複数のスキャンチェーンを備えて構成されている。スキャンチェーンの数は特に限定するものではないが、図1に示した例では、スキャンチェーンSC1とスキャンチェーンSC2の2つのスキャンチェーンを具備している。
論理回路網2で行う所定の処理は、特に限定するものではなく、例えば、DVD(Digital Versatile Disk)制御用の処理であってもよいし、所定の画像処理であってもよい。
スキャンチェーンSC1、SC2は、論理回路網2をスキャンテストと呼ばれる手法でテストするために設けられているものである。
一般にスキャンチェーンは、論理回路網2に含まれる総てのフリップフロップを縦続接続し、回路全体としてシフトレジスタになるようにしてスキャンチェーンを構成する。このスキャンチェーンに対して、外部からテスト信号を入力してスキャンチェーンを構成するフリップフロップにテストデータを設定し論理回路網2をテストする手法をスキャンテストという。
論理回路網2に含まれる総てのフリップフロップを一本のスキャンチェーンで縦続接続した場合、スキャンチェーンが非常に長くなり、スキャンテストに要する時間が長くなる。そこで、スキャンチェーンを複数並列に設けることによってスキャンテストの時間を短縮している。図1に示した例では、2本のスキャンチェーンを並列に設ける形態としている。
論理回路網2の内部には多数のフリップフロップが存在し、それらをスキャンチェーンSC1、SC2が順次数珠つなぎのように接続しているが、図1では論理回路網2の内部のフリップフロップは省略し、スキャンチェーンSC1、SC2の両端部に設けられているフリップフロップのみを図示している。具体的には、スキャンチェーンSC1の入力側に設けられているフリップフロップFF(SC1I)、出力側に設けられているフリップフロップFF(SC1O)、スキャンチェーンSC2の入力側に設けられているフリップフロップFF(SC2I)、および出力側に設けられているフリップフロップFF(SC2O)を図示している。
論理回路網2およびスキャンチェーンSC1、SC2に対しては、半導体集積回路1に設けられている多数の入出力端子から信号が入出力される。入出力端子には、入力用端子、出力用端子の他、双方向(Bi-Directional)の端子もある。
図1の例では、IN2、IN5が入力用端子、OUT4、OUT6、OUT7が出力用端子、BD1、BD3が双方向端子を表している。
また、従来、半導体集積回路のピン数に比較的余裕がある場合等では、論理回路網2へ直接入出力する端子と、スキャンチェーンへの入出力する端子とは別個に設けられていた。しかしながら、論理回路網2の機能の複雑化・多様化に伴って入出力信号数が増加してくると、半導体集積回路1のパッケージピン数の制約から、論理回路網2へ直接入出力する端子と、スキャンチェーンへの入出力する端子とを兼用せざるを得なくなってきている。
図1に示した例では、端子IN5と端子IN2はそれぞれスキャンチェーンSC1およびスキャンチェーンSC2の入力用に割り振られているものの、それ以外の端子BD1、BD3、OUT4、OUT6、OUT7は、総て論理回路網2への入出力とスキャンチェーンへの入出力を兼用する兼用端子となっている。
半導体集積回路1の入出力端子を兼用端子とした場合、スキャンチェーンSC1、SC2への入出力経路(以下、テスト経路という)と、論理回路網2への入出力経路(以下、通常経路という)とをスキャンテスト時と通常動作時とで切り換える必要が出てくる。
この切り換えを行うため、本実施形態では、図1に示したように、5つのセレクタSL1a、SL1b、SL2a、SL2b、およびSL2cを設けている。これらの各セレクタの切換制御信号は、半導体集積回路1に設けられるスキャンモード(1)(scan_mode1)端子SM1T、およびスキャンモード(2)(scan_mode2)端子SM2Tから与えられる。
上記のように構成された半導体集積回路1の動作について、図1の構成図および図2の動作モード表を用いて説明する。
第1の実施形態に係る半導体集積回路1では、2つのスキャンチェーンSC1、SC2に対して、2つのスキャンモード(1)および(2)を用いてスキャンテストを行う態様としている。
動作モード表(図2)の1行目から4行目には、各スキャンモード(1)、(2)においてスキャンチェーンの入出力に割り振られる端子を示している。
具体的には、スキャンモード(1)の時には、スキャンチェーンSC1の入力端子としてBD1、出力端子としてBD3が割り振られる。また、スキャンチェーンSC2の入力端子としてIN2、出力端子としてOUT4が割り振られる。
一方、スキャンモード(2)の時には、スキャンチェーンSC1の入力端子としてIN5、出力端子としてOUT6が割り振られる。また、スキャンチェーンSC2の入力端子としてIN2、出力端子としてOUT7が割り振られる。
各スキャンモード(1)、(2)に対する端子の割り振りは、セレクタSL1a、SL1b、SL2a、SL2b、およびSL2cの切換によって実現している。
スキャンモード(1)では、セレクタSL1a、SL1bを「1」側に切り換えると共にセレクタSL2a、SL2b、およびSL2cを「0」側に切り換える。
この結果、スキャンモード(1)における各端子と論理回路網2およびスキャンチェーンSC1、SC2との接続関係は以下のように設定される。
入力端子IN5は、セレクタSL2cが「0」側が選択されるため、非接続の状態となる。このとき兼用端子BD1はテスト経路TP(BD1)が選択されてスキャンチェーンSC1の入力側に接続される。
入力端子IN2は、テスト経路TP(IN2)を介してスキャンチェーンSC2の入力側に接続される。
兼用端子BD3、OUT4は、セレクタSL1a、SL1bの「1」側が選択されるため、各々テスト経路TP(BD3)、テスト経路TP(OUT4)に接続される。
この結果、スキャンチェーンSC1の入力側は兼用端子BD1に、出力側は兼用端子BD3に接続され、スキャンチェーンSC2の入力側は入力端子IN2に、出力側は兼用端子OUT4に接続されることになる。
また、スキャンモード(1)では、セレクタSL2a、SL2bの「0」側が選択されるため、兼用端子OUT6およびOUT7は各々通常経路NP(OUT6)および通常経路NP(OUT7)を介して論理回路網2に接続される。
上記の接続関係でスキャンモード(1)のスキャンテストを実施する。
スキャンモード(1)によるスキャンテストでは、兼用端子BD1、BD3、およびOUT4に接続されているテスト経路TP(BD1)、TP(BD3)、およびTP(OUT4)は当然テストされる。
しかしながら、兼用端子BD1、BD3、およびOUT4と論理回路網2との間の通常経路についてはセレクタで遮断されているため、観測できずスキャンモード(1)によるスキャンテストではテストできない部分として残存することになる。
なお、兼用端子OUT6およびOUT7についてはセレクタSL2a、SL2bを介して論理回路網2に接続されており、スキャンモード(1)によるスキャンテスト期間であっても通常経路を観測可能である。
図2の動作モード表の5行目から11行目は、スキャンテスト期間中における通常経路の観測可否について、兼用端子毎にまとめたものである。観測不可の場合には「−」とし、観測可能な場合は「○」で示している。
スキャンモード(1)によるスキャンテストが終了すると、スキャンモード(2)によるスキャンテストを実施する。
スキャンモード(2)では、セレクタSL1a、SL1bを「0」側に切り換えと共にセレクタSL2a、SL2b、およびSL2cを「1」側に切り換える。
この結果、スキャンモード(2)における各端子と論理回路網2およびスキャンチェーンSC1、SC2との接続関係は以下のように変更される。
入力端子IN5は、セレクタSL2cが「1」側が選択されるため、スキャンチェーンSC1の入力側に接続される。このとき兼用端子BD1の入出力は通常経路NP(BD1O)およびNP(BD1I)を介して論理回路網2に接続される。
入力端子IN2は、スキャンモード(1)と変わらずテスト経路TP(IN2)を介してスキャンチェーンSC2の入力側に接続される。
兼用端子BD3、OUT4は、セレクタSL1a、SL1bの「0」側が選択されるため、兼用端子BD3の入出力は通常経路NP(BD3O)およびNP(BD3I)を介して、また、兼用端子OUT4の出力は通常経路NP(OUT4)を介してそれぞれ論理回路網2に接続される。
一方、スキャンモード(2)では、セレクタSL2a、SL2bの「1」側が選択されるため、兼用端子OUT6およびOUT7は各々テスト経路TP(OUT6)およびテスト経路TP(OUT7)を介してスキャンチェーンSC1、SC2の出力側に接続される。
この結果、スキャンチェーンSC1の入力側は入力端子IN5に、出力側は兼用端子OUT6に接続され、スキャンチェーンSC2の入力側は入力端子IN2に、出力側は兼用端子OUT7に接続されることになる。
上記の接続関係でスキャンモード(2)のスキャンテストを実施する。
スキャンモード(2)においては、上述したように、各セレクタにおけるテスト経路と通常経路の選択がスキャンモード(1)に対して相補的に行われている。
この結果、スキャンモード(2)によるスキャンテストでは、兼用端子OUT6およびOUT7はテスト経路を介してスキャンチェーンSC1、SC2に接続されスキャンテストに供される。
他方、兼用端子BD1、BD3の入出力、およびOUT4の出力については、それぞれ通常経路を介して論理回路網2に接続され、スキャンモード(2)によるスキャンテスト期間中も観測可能となる。
図7は、第1の実施形態に対する比較例として、スキャンモードが1つの従来の半導体集積回路100の構成例を示したものである。
スキャンモード時には、セレクタSL1、SL2はそれぞれ「1」側が選択される。スキャンチェーンSC1の入力側には兼用端子BD1が、また出力側には兼用端子BD3が接続される。同様に、スキャンチェーンSC2の入力側には入力端子IN2が、また出力側には兼用端子OUT4が接続される。
この形態でスキャンテストを行った場合、各兼用端子BD1、BD3、およびOUT4と論理回路網2との間の通常経路は観測することができず、スキャンテストにおいて未検証部分が残存することになる。
これに対して、第1の実施形態に係る半導体集積回路1では、複数のスキャンモードによって(図1、図2の例では2つのスキャンモード)スキャンテストを行う態様とし、1つのスキャンモードでテスト経路をテストしたときには他のスキャンモードでは通常経路をテストする形態とすることによって、兼用端子が論理回路網2へ接続される通常経路とスキャンチェーンに接続されるテスト経路の2つの経路を有する場合であっても、各経路を漏れなく網羅的にテストすることができる。
この結果、スキャンテストによる故障検出率を向上させることができる。
(2)第2の実施形態
図3は、第2の実施形態に係る半導体集積回路1aの構成例を示した図である。
図3は、第2の実施形態に係る半導体集積回路1aの構成例を示した図である。
第1の実施形態との主な相違点は、スキャンチェーンへテスト信号を入力する入力端子IN_Tを設け、入力端子IN_Tに接続される入力経路TP(IN)を複数に分配し、各スキャンチェーンの入力側に接続されているセレクタ(第1のセレクタ)を介して入力している点である。
さらに、第2の実施形態では、各スキャンチェーンの出力側に接続される各テスト経路から1つのテスト経路を選択するセレクタSLM(第3のセレクタ)と、このセレクタSLMに接続される出力端子OUT_Tを備えている。
また、各スキャンチェーンの出力側には、テスト経路と通常経路を選択的に切り換えるセレクタ(第2のセレクタ)がそれぞれ設けられている。
上記構成により、より多数のスキャンチェーンと多数のスキャンモードに対応可能となるため、図3の例示では、4つのスキャンチェーンSC1、SC2、SC3、SC4を備えた構成としている。
なお、図3の例示では、入力端子IN_Tと出力端子OUT_T以外の入出力端子は総て双方向の兼用端子BDとしているが、単方向の端子が混在する形態であってもよい。
上記のように構成された半導体集積回路1aの動作について、図3および図4を用いて説明する。
第2の実施形態に係る半導体集積回路1aでは、スキャンチェーンの数よりも多いスキャンモードを有することが可能である。本例では、図4に示したように、4つのスキャンチェーンに対して5つのスキャンモードを用いてスキャンテストを行う形態としている。
スキャンモード(1)では、4つの第1のセレクタSLI1、SLI2、SLI3、およびSLI4は、いずれも「0」側が選択される。この結果、スキャンチェーンSC1、SC2、SC3、およびSC4の各入力側には、兼用端子BD1、BD2、BD3、およびBD4が接続される。
一方、4つの第2のセレクタSLO1、SLO2、SLO3、およびSLO4は、いずれも「1」側が選択される。この結果、スキャンチェーンSC1、SC2、SC3、およびSC4の各出力側には、兼用端子BD5、BD6、BD7、およびBD8が接続される。
また、第3のセレクタSLMは、論理回路網2に接続される通常経路NP(OUT)が選択されて出力端子OUT_Tに接続される。
この接続関係でスキャンモード(1)によるスキャンテストが実施される。
8つの兼用端子BD1、BD2、BD3、BD4、BD5、BD6、BD7、およびBD8は、各テスト経路TPを介して4つのスキャンチェーンに接続されており、各テスト経路TPはスキャンテストの中でテストされる。
しかしながら、8つの兼用端子と論理回路網2との間にある通常経路NP(BD1O)、NP(BD1I)、NP(BD2O)、NP(BD2I)、NP(BD3O)、NP(BD3I)、NP(BD4O)、NP(BD4I)、NP(BD5O)、NP(BD5I)、NP(BD6O)、NP(BD6I)、NP(BD7O)、NP(BD7I)、NP(BD8O)、およびNP(BD8I)については、スキャンモード(1)によるスキャンテストでは観測できない。
スキャンモード(1)によるスキャンテストが終了すると、スキャンモード(2)によるスキャンテストが行われる。
スキャンモード(2)では、スキャンチェーンSC1の入力側のセレクタSLI1が「0」から「1」側の選択に変更され、出力側のセレクタSLO1が「1」から「0」側の選択に変更される。また、第3のセレクタSLMは、スキャンチェーンSC1の出力側のテスト経路TP(BD5)を選択する。その他のセレクタ(スキャンチェーンSC2、SC3、およびSC4の入出力側のセレクタ)はスキャンモード(1)と同じ状態である。
この結果、スキャンモード(2)では、スキャンチェーンSC1の入力側に入力端子IN_Tが接続され、出力側に出力端子OUT_Tが接続される。
また、兼用端子BD1は、通常経路NP(BD1O)およびNP(BD1I)を介して論理回路網2に接続され、兼用端子BD5は、通常経路NP(BD5O)およびNP(BD5I)を介して論理回路網2に接続される。
したがって、スキャンモード(2)によるスキャンテストでは、スキャンモード(1)で観測することができなかった通常経路NP(BD1O)、NP(BD1I)、NP(BD5O)、およびNP(BD5I)を観測することが可能となる。
このように、スキャンチェーンの入出力側に接続されている兼用端子の対を入力端子IN_Tと出力端子OUT_Tの対に置き換えていくことによって、置き換えられた兼用端子に接続される通常経路を観測することができる。
図4に示したように、スキャンモード(3)乃至(5)においても同様の経路切換を行っていくことにより、スキャンモード(1)では観測することができなかった兼用端子の通常経路を総て観測することが可能となる。
第2の実施形態に係る半導体集積回路1aは、第1の実施形態と同様に、兼用端子に接続されるテスト経路と通常経路の双方をスキャンテスト期間中にテストすることができる他、多数のスキャンチェーンを有する場合であっても、複雑な制御をすることなく単純なスキャンモードを繰り返していくことで通常経路の総てをカバーすることができる。
(3)第3の実施形態
図5は、第3の実施形態に係る半導体集積回路1bの構成例を示す図である。
図5は、第3の実施形態に係る半導体集積回路1bの構成例を示す図である。
第3の実施形態に係る半導体集積回路1bは、第1、第2、および第3のスキャンチェーンの3種類のスキャンチェーンを有している。
第1のスキャンチェーンSC1は、入力側がセレクタを介さず直接入力端子IN_Tに接続され、出力側がフィードバック経路LPに接続される形態のものである。
第2のスキャンチェーンSC2およびSC3は、入力側が第1のセレクタに接続され、出力側がフィードバック経路LPに接続される形態のものである。
第3のスキャンチェーンSC4は、入力側が第1のセレクタに接続され、出力側はセレクタを介さずに直接出力端子OUT_Tに接続される形態のものである。
第1のセレクタは、フィードバック経路LPと兼用端子に接続されるテスト経路TPとを選択的に切り換えて第2、第3のスキャンチェーンの入力側に接続している。
また、第1、第2のスキャンチェーンの出力側に接続される第2のセレクタは、各スキャンチェーンの出力側のテスト経路TPと論理回路網2に接続される通常経路NPとを切り換えて兼用端子に接続している。
上記のように構成された半導体集積回路1bの動作について図5および図6を用いて説明する。
図6に示したように、半導体集積回路1bでは、2つのスキャンモード(1)、(2)を備えている。
スキャンモード(1)では、第1のセレクタSLI1、SLI2、およびSLI3は、「0」側を選択する。また、第2のセレクタSLO1、SLO2、およびSLO3は、「1」側を選択する。この結果、各スキャンチェーンは、図5において、左から右に流れる4つの並行なパスを形成する。
スキャンモード(1)では、兼用端子BD1、BD2、BD3、BD4、BD5、BD6、およびBD7は総てスキャンチェーンの入出力端子として用いられる。このため、各テスト経路TP(BD1)、TP(BD2)、TP(BD3)、TP(BD4)、TP(BD5)、TP(BD6)、およびTP(BD7)はスキャンテストで検証できる。
他方、各兼用端子と論理回路網2との間の通常経路NP(BD1O)、NP(BD1I)、NP(BD2O)、NP(BD2I)、NP(BD3O)、NP(BD3I)、NP(BD4O)、NP(BD4I)、NP(BD5O)、NP(BD5I)、NP(BD6O)、NP(BD6I)、NP(BD7O)、およびNP(BD7I)についてはスキャンモード(1)のスキャンテスト期間中には観測できない。
スキャンモード(1)の終了後スキャンモード(2)へ移行する。
スキャンモード(2)では、第1のセレクタSLI1、SLI2、およびSLI3は、「1」側を選択する。また、第2のセレクタSLO1、SLO2、およびSLO3は、「0」側を選択する。この結果、各スキャンチェーンは、フィードバック経路LP1、LP2、およびLP3を介して総て直列に接続され、入力端子IN_Tを入力端とし、出力端子OUT_Tを出力端とする1本の長いスキャンチェーンを形成することになる。
この長いスキャンチェーンへの入出力には兼用端子は介在しない。従って、スキャンモード(2)では、各兼用端子と論理回路網2とを通常経路を介して接続することが可能となり、図6に示したように、兼用端子の総ての通常経路をスキャンモード(2)のスキャンテスト期間中に観測することができる。
第3の実施形態によれば、複数のスキャンチェーンが存在する場合であっても、それらを個別に並列にテストするモード(スキャンモード(1))と、複数のスキャンチェーンを総て数珠繋ぎに接続してテストするモード(スキャンモード(2))との2つのモードで通常経路を含めた総ての経路をテストすることが可能となる。このため、何らかの制約で多くのスキャンモードを持たせることができないような場合に有効である。
なお、本発明は上記の各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
1、1a、1b 半導体集積回路
2 論理回路網
SC1 スキャンチェーン(第1のスキャンチェーン)
SC2、SC3 スキャンチェーン(第2のスキャンチェーン)
SC4 スキャンチェーン(第3のスキャンチェーン)
SL セレクタSL
SLI 第1のセレクタ
SLO 第2のセレクタ
SLM 第3のセレクタ
BD 兼用端子(双方向)
IN_T 入力端子
OUT_T 出力端子
TP テスト経路
NP 通常経路
2 論理回路網
SC1 スキャンチェーン(第1のスキャンチェーン)
SC2、SC3 スキャンチェーン(第2のスキャンチェーン)
SC4 スキャンチェーン(第3のスキャンチェーン)
SL セレクタSL
SLI 第1のセレクタ
SLO 第2のセレクタ
SLM 第3のセレクタ
BD 兼用端子(双方向)
IN_T 入力端子
OUT_T 出力端子
TP テスト経路
NP 通常経路
Claims (6)
- 所定の処理を行う論理回路網と、
前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、
通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、
前記論理回路網に接続される複数の通常経路の1つと前記スキャンチェーンに接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数のセレクタとを備え、
前記複数のセレクタのうちの1つのセレクタが前記テスト経路を選択し、前記スキャンチェーンの1つをテストしているときには、前記複数のセレクタのうちの他のセレクタは前記通常経路を選択し、前記通常経路を介したテストを並行実施可能に構成されたことを特徴とする半導体集積回路。 - 所定の処理を行う論理回路網と、
前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、
通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、
テスト時の信号を入力する入力端子と、
テスト時の信号を出力する出力端子と、
前記入力端子から分配される複数の入力経路の1つと前記複数の兼用端子に接続されるテスト経路の1つとを選択的に切り替えて前記スキャンチェーンの1つの入力側に接続する複数の第1のセレクタと、
前記論理回路網に接続される複数の通常経路の1つと前記スキャンチェーンの出力側に接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数の第2のセレクタと、
前記論理回路網に接続される複数の通常経路の1つおよび前記複数のスキャンチェーンの出力側の複数のテスト経路から、1つを選択し前記出力端子に接続する第3のセレクタとを備え、
前記複数の第1のセレクタの1つが前記入力経路の1つを選択しているときには他の第1のセレクタは前記テスト経路を選択し、
前記テスト経路を選択している第1のセレクタに接続されるスキャンチェーンの出力側では、前記第2のセレクタはテスト経路を選択して前記兼用端子に接続し、
前記入力経路を選択している第1のセレクタに接続されるスキャンチェーンの出力側では、前記第2のセレクタは通常経路を選択して前記兼用端子に接続すると共に前記第3のセレクタはそのスキャンチェーンの出力側のテスト経路を選択して前記出力端子に接続する、
ことを特徴とする半導体集積回路。 - 所定の処理を行う論理回路網と、
前記論理回路網の内部を貫通し前記論理回路網をテストする第1のスキャンチェーン、複数の第2のスキャンチェーン、および第3のスキャンチェーンと、
前記第1のスキャンチェーン、および複数の第2のスキャンチェーンの出力側をフィードバックするフィードバック経路と、
テスト時の信号を入力し、前記第1のスキャンチェーンの入力側に接続される入力端子と、
テスト時の信号を出力し、前記第3のスキャンチェーンの出力側に接続される出力端子と、
通常動作時の信号の入出力とテスト時の信号の入出力とを兼用する複数の兼用端子と、
前記フィードバック経路と前記兼用端子に接続されるテスト経路とを選択的に切り替えて前記複数の第2のスキャンチェーン、および第3のスキャンチェーンの入力側に接続する複数の第1のセレクタと、
前記論理回路網に接続される複数の通常経路の1つと、前記第1のスキャンチェーン、および複数の第2のスキャンチェーンの出力側に接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数の第2のセレクタと、を備え、
前記第1のセレクタが前記テスト経路を選択して前記複数の第2のスキャンチェーン、および第3のスキャンチェーンの入力側に接続するときは、前記第2のセレクタは対応するスキャンチェーンの出力側に接続されているテスト経路を選択して前記兼用端子および前記出力端子に接続し、
前記第1のセレクタが前記フィードバック経路を選択することによって、前記入力端子から前記出力端子へいたる第1、第2、および第3のスキャンチェーンの直列接続経路が形成されるときには、前記第2のセレクタは、前記通常経路を選択して前記兼用端子に接続する、
ことを特徴とする半導体集積回路。 - 所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子とを具備した半導体集積回路の制御方法において、
前記論理回路網に接続される複数の通常経路の1つと前記スキャンチェーンに接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続し、
前記テスト経路の1つを選択して前記スキャンチェーンの1つに接続してテストしているときには、他のスキャンチェーンには前記通常経路を選択して接続し、前記通常経路を介したテストを並行して実施することを特徴とする制御方法。 - 所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする複数のスキャンチェーンと、通常動作時の信号とテスト時の信号とを兼用して入出力する複数の兼用端子と、テスト時の信号を入力する入力端子と、テスト時の信号を出力する出力端子と、前記入力端子から分配される複数の入力経路の1つと前記複数の兼用端子に接続されるテスト経路の1つとを選択的に切り替えて前記スキャンチェーンの1つの入力側に接続する複数の第1のセレクタと、前記論理回路網に接続される複数の通常経路の1つと前記スキャンチェーンの出力側に接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数の第2のセレクタと、前記論理回路網に接続される複数の通常経路の1つおよび前記複数のスキャンチェーンの出力側の複数のテスト経路から1つを選択し前記出力端子に接続する第3のセレクタとを備えた半導体集積回路の制御方法において、
前記複数の第1のセレクタの1つが前記入力経路の1つを選択しているときには他の第1のセレクタは前記テスト経路を選択し、
前記テスト経路を選択している第1のセレクタに接続されるスキャンチェーンの出力側では、前記第2のセレクタはテスト経路を選択して前記兼用端子に接続し、
前記入力経路を選択している第1のセレクタに接続されるスキャンチェーンの出力側では、前記第2のセレクタは通常経路を選択して前記兼用端子に接続すると共に前記第3のセレクタはそのスキャンチェーンの出力側のテスト経路を選択して前記出力端子に接続する、
ことを特徴とする制御方法。 - 所定の処理を行う論理回路網と、前記論理回路網の内部を貫通し前記論理回路網をテストする第1のスキャンチェーン、複数の第2のスキャンチェーン、および第3のスキャンチェーンと、前記第1のスキャンチェーン、および複数の第2のスキャンチェーンの出力側をフィードバックするフィードバック経路と、テスト時の信号を入力し、前記第1のスキャンチェーンの入力側に接続される入力端子と、テスト時の信号を出力し、前記第3のスキャンチェーンの出力側に接続される出力端子と、通常動作時の信号の入出力とテスト時の信号の入出力とを兼用する複数の兼用端子と、前記フィードバック経路と前記兼用端子に接続されるテスト経路とを選択的に切り替えて前記複数の第2のスキャンチェーン、および第3のスキャンチェーンの入力側に接続する複数の第1のセレクタと、前記論理回路網に接続される複数の通常経路の1つと、前記第1のスキャンチェーン、および複数の第2のスキャンチェーンの出力側に接続されるテスト経路の1つとを選択的に切り替えて前記兼用端子の1つに接続する複数の第2のセレクタとを備えた半導体制御装置の制御方法において、
前記第1のセレクタが前記テスト経路を選択して前記複数の第2のスキャンチェーン、および第3のスキャンチェーンの入力側に接続するときは、前記第2のセレクタは対応するスキャンチェーンの出力側に接続されているテスト経路を選択して前記兼用端子および前記出力端子に接続し、
前記第1のセレクタが前記フィードバック経路を選択することによって、前記入力端子から前記出力端子へいたる第1、第2、および第3のスキャンチェーンの直列接続経路が形成されるときには、前記第2のセレクタは、前記通常経路を選択して前記兼用端子に接続する、
ことを特徴とする制御方法。
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- 2006-06-21 US US11/425,601 patent/US20070011525A1/en not_active Abandoned
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