JPH04181185A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、さらに具体的には
半導体集積回路装置及び半導体集積回路装置を組み込ん
だ電子機器のテスト回路に関するものである。

〔従来の技術〕

第５図は例えば日経エレクトロニクス（１９８９，３゜
２０号）に示された従来の半導体集積回路装置を示す回
路図であり、図において、（１ａ）〜（１ｄ）は通常動
作時の半導体集積回路ｇ置への入力端子、（２ａ）〜（
２ｄ）は通常動作時の出力端子、（３）はテスト用スキ
ャンデータ入力端子、（４）はテスト用スキャンデーク
出力端子、（５）はテスト用スキャンクロック入力端子
、（６）は通常動作時とテスト動作時の選択入力端子、
（７ａ）〜（７ｈ）はスキャンレジスタ、（８）は通常
動作回路（内部論理）である。

一方、第６図は第５図に示した半導体集積回路装置を複
数有する電子機器を示したものであり、図において（１
３ａ）〜（１３ｄ）　は当該半導体集積回路装置、０優
は各回路間のテスト用スキャンデータの出力端子（４）
と入力端子をつなくスキャンパス、０蜀は通常動作時の
信号線である。

次に動作について第５図により説明する。通常動作時に
おいては、選択入力端子（６）を通常動作モードに設定
する。通常動作モードでは、スキャンレジスタ（７ａ）
〜（７ｄ）は、ＤＮ端子からＱＮ端子に向かって信号が
伝搬する。従って通常動作時の入力端子（１ａ）〜（１
ｄ）に与えられた信号はスキャンレジスタ（７ａ）〜（
７ｄ）を経て通常動作回路（８）に入力され、その応答
はスキャンレジスタ（７ｅ）〜（７ｈンを通して通常動
作時の出力信号（２ａ）〜（２ｄ）に出力される。

また、テスト時においては、選択入力端子（６）をナス
１−モードに設定する。テストモードにすることにより
、スキャンレジスタ（７ａ）〜（７ｈ）は、ＳＤ端子か
らＳＱ端子に向かって信号が伝搬する。従って、テスト
用スキャンデータ入力端子に与えられた信号は、テスト
用スキャンクロック入力端子（５）から印可されるクロ
ックに応じてスキャンレジスタ（７ａ）からスキャンレ
ジスタ（７ｈ）に順次、１クロツクにつきルジスタの割
合で直列に転送されることにより、テスト信号の直列伝
送路が形成され、テスト用スキャンデータ出力端子（４
）より出力される。

半導体集積回路装置のテストは、テストモードにて通常
動作回路（８）の入力側スキャンレジスタ（７ａ）〜（
７ｄ）に値を設定する。次に通常モードに設定し、通常
動作回路（８）の出力応答信号を出力側スキャンレジス
タ（７ｅ）〜（７ｈ）に格納する。さらに再度、テスト
モードに戻して出力側スキャンレジスタ（７ｅ）〜（７
ｆ）に格納されている値をテスト用スキャンデータ出力
端子（４）より読み出す。この一連の手順を行うことに
より通常動作回路をテストする。

次に第６図に示すように複数の半導体集積回路装置から
成る電子機器において、例えば、半導体集積回路（１３
ｂ）のみテストする場合、他の半導体集積回路（１３ａ
）　（１３ｃ）　（１３ｄ）は、テスト時において全て
のスキャンレジスタ（７ａ）〜（７ｈ）は直列伝送路と
して動作し、スキャンデータをスキャン入力端子（３）
からスキャン出力端子（４）に単に転送するだけの動作
を行う。

〔発明が解決しようとする課題〕

従来の半導体集積回路装置は以上のように構成されてい
るので、半導体集積回路装置内にテスト対象とならない
部分があり、使用しない入力端子があった場合にも全て
のスキャンレジスタが直列伝送路を形成するため全入力
端子数分だけのスキャンクロックが必要となり、結果と
してテスト時間が長くなるという問題点があった。

本発明は、上記のような問題点を解決するためになされ
たものでテスト時間の短い半導体集積回路装置を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路装置は、各スキャンレジ
スタを直列伝送路に含めるか否かを選択する選択回路を
設けたものである。

〔作用〕

この発明において、選択回路は、各スキャンレジスタを
直列伝送路に含めるか否かを選択し、直列伝送路から不
必要なレジスタを除外する。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１ａ）〜（１ｃ）は通常動作時の入力端
子、（２ａ）〜（２ｃ）は通常動作時の出力端子、（３
）はテスト用スキャンデータ入力端子、（４）はテスト
用スキャンデータ出力端子、（５）はテスト用スキャン
クロック入力端子、（６）は通常動作時とテスト時の選
択入力端子、（７ａ）〜（７ｆ）はスキャンレジスタ、
（８）は通常動作回路（内部論理）　、（９ａ）〜（９
ｅ）は３　ｔｏ　１セレクタ回路、（１０ａ）−（１０
ｆ＞はスキャンレジスタ（７ａ）〜（７ｆ）を直列伝送
路の構成とするか除外するかを設定するレジスタ、（ｌ
ｌａ）及び（Ｉｌｂ）　は２　ｔｏ　１セレクタ回路、
（２）は直列伝送路設定レジスタ（１０ａ）〜（１０ｆ
）にデータを設定させるかどうかのモードを選択する入
力端子である。

次に動作について説明する。通常動作時においては、通
常動作／テスト動作選択入力端子（６）を通常動作モー
ドに設定することにより、２　ｔｏ　１セレクタ（ｌｌ
ａ）　　はＢからＹに、３Ｌｏｌセレクク（９ａ）　〜
（９ｅ）はＣからＹに信号が伝搬する。従って、通常動
作出力端子（１ａ）〜（１ｃ）に与えられた信号２ｔ。

１セレクタ（ｌｌａ）又は３ｔ０１セレクタ（９ａ）〜
（９ｅ）を通り、スキャンレジスタ（７ａ）〜（７ｃ）
を経て、通常動作回路（内部論理）に印可される。その
応答出力は３　ｔｏ　１セレクタ（９ｃ）〜（９ｅ）及
びスキャンレジスタ（７ｄ）〜（７ｆ）を経由して通常
動作出力端子（２ａ）〜（２ｃ）に出力される。

また、テスト動作時においては、まず、通常動作／テス
ト動作選択入力端子（６）をテストモードに、直列伝送
路設定モード入力端子叩を設定モードにすることにより
、２　ｔｏ　１セレクタ（ｌｌａ）　　は八からＹに信
号が伝搬し、スキャンデータ入力端子（３）から与えら
れた直列伝送路設定データは直列伝送路設定レジスタ（
１０ａ）　〜（１０ｆ）　に順次転送される。

ここで３　ｔｏ　１セレクタ（９ａ）〜（９ｅ）は、こ
のレジスタ（ＩＱａ）〜（１０ｆ＞に格納されている値
がＯｎのときＡからＹに、ｏｆｆのときＢからＹに信号
が伝搬する。次に直列伝送路設定モード入力端子−をス
キャンモードにすると設定レジスタ（１０ａ）　　〜（
１０ｆ）がｏｎの場合、対応するスキャンレジスタ（７
ａ）〜（７ｆ）のＱ出力がスキャンクロツタに応して次
段に伝搬され、スキャンバスを構成するようになる。

ｏｆｆ　の場合、対応するスキャンレジスタ（７ａ）〜
（７ｆ）のＤ入力がスキャンクロックに応して次段に伝
搬され、結果として直列伝送路から除外されるようにな
る。従って、設定レジスタ（１０ａ）〜（］Ｏｆ）への
設定完了後、設定モード入力端子叫をスキャンモードに
すればスキャンレジスタ（７ａ）〜（７ｆ）の中から直
列伝送路を構成するレジスタだりで従来方法と同様の手
順でテストが可能となる。それ故、直列伝送路を構成し
ないスキャンレジスタが生りるため、係る直列伝送路は
短くなり、それら除外されるスキャンレジスタの数だけ
スキャンクロックが不要となり、結果としてテスト時間
が短くなる。また、このことにより、テストパターンの
作成も容易になるという効果も生しる。一方、この回路
構成ではスキャンバス設定データの入出力をスキャン入
出力端子と共用できるのでテス）Ｅ子の増加はスキャン
バス設定モード入力端子１本だけで済む。

なお、上記実施例ではスキャンレジスタ（７ａ）〜（７
ｆ）と設定レジスタ（］Ｏａ）　　〜（１０ｆ）　　左
もにクロ。

り入力としてＴ　ＣＫ　（５１が印可され、設定レジス
タ（１０ａ）　〜（１０ｆ）をシフトレジスタとして構
成しているものを示したが、第２図に示すような回路構
成のようにＴ　ＣＫ　（５１の出力ファンアウトを減少
させ、かつ、第３図のような例えばスルーラッチ００と
Ｎ０Ｒ１１８ｉ］路０１から成る設定レジスタ（１０ａ
）〜（１０ｆ）を採用することにより回路量を減少させ
たものでもよく、上記実施例と同様の効果を奏する。

さらに第４図に通常動作回路が機能的に複数機能に分か
れている様な場合の一例として通常動作回路（８ａ）と
通常動作回路（８ｂ）の２機能に分かれている場合を示
す。この場合、機能数分だけの設定レジスタ（１０ａ）
及び（１０ｂ）を配置し、通常動作回路（８ｂ）側の機
能を半導体集積回路装置で全く使用しない場合、設定レ
ジスタ（１０ｂ）　をｏｆｆに設定レジスタ（１０ａ）
をｏｒＬこするだけで通常動作回路（８ｂ）部のみのス
キャンレジスタ（７ａ）　、　（７ｂ）　、　（７ｃ）
　、　（７ｉ）。

（７ｊ）の直列伝送路を構成する。この回路構成を採用
することにより、第１図に示した実施例と同様の効果を
奏するとともに設定レジスタにより設定信号を伝送する
直列伝送路を短くすることができる効果をも奏する。

〔発明の効果〕

以上のように、この発明によれば直列伝送路を構成する
スキャンレジスタを任意に設定できるようにしたので半
導体集積回路装置のテスト時間を短くすることができる
という効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の回路図、第２図はこの発明の他の実施例を示す回路図
、第３図は第２図で用いられる直列伝送路設定レジスタ
を示す回路図、第４図はこの発明の他の実施例を示す図
、第５図は従来の半導体集積回路装置を示す回路図、第
６図は従来の半導体集積回路装置を複数有する電子機器
を示したものである。 図において（１１は通常動作時の入力端子、（２）は通
常動作時の出力端子、（３）はスキャンデータ入力端子
、（４）はスキャンデータ出力端子、（５）はテスト用
クロック入力端子、（６）は通常動作／テスト動作選択
入力端子、（７）はスキャンレジスタ、（８）は通常動
作回路、（９）は３　ｔｏ　ｌセレクタ回路、ａＯ＋は
直列伝送路設定レジスタ、αＤは２　ｔｏ　１セレクタ
回路、（ロ）は直列伝送路設定モード入力端子、０３１
は半導体集積回路装置、ａ船はスキャンバス、ＱＳｌは
通常動作時の信号線、ＯＦＡはスルーラッチ、０７）は
ＮＯＲ回路を示ず。 なお、各図中同一符号は同−又は相当部分を示す。 代理人　　　　大　　岩　　増　　雄 ２　　　　　　　　５　　　　　　ミ２　質こミｌ−Ｉ
″Ｉ−ＩＩ−ｋ）−的 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 　各入力端子にテスト用スキャンレジスタをそれぞれ設
   け、これらのテスト用スキャンレジスタ間にテスト信号
   が直列に伝送されるようにして直列伝送路を構成した半
   導体集積回路装置において、各テスト用スキャンレジス
   タを前記直列伝送路に含めるか又は除外するかを選択す
   る選択回路を備えたことを特徴とする半導体集積回路装
   置。