JPH06509643A - 少なくとも１つの論理回路を有する集積回路の検査方法および検査可能な集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 少なくとも１つの論理回路を有する集積回路の検査方法および検査可能な集積回 路 本発明は、請求の範囲第１項の上位概念に記載の集積回路の検査方法および請求 の範囲第８項の上位概念に記載の検査可能な集積回路に関する。

集積回路および論理回路の装備された構成ユニットを検査するために、境界走査 法が使用される。この検査法により検査可能な論理回路は、その信号入力側およ び信号出力側に検査段（境界走査セル）を有し、この検査段はそれぞれスイッチ および少な（とも１つのメモリ段を含む、入力側検査段と出力側検査段はシフト レジスタカスケードとして接続することができる。

１つの構成ユニットに配置された複数の論理回路のすべてのシフトレジスタカス ケードを直列に接続することもできる。境界走査法は、刊行物“ｅｌｅｃｔｒ。

ｎｉｃ”の連続シリーズ１２（５２から５７頁）／１３　（１０２から１０８頁 ）／１５（６９から７４頁）および１７（６２から６８頁）、１９８９年に記載 されている。境界走査法によって、構成ユニットの差し込みコネクタから集積回 路素子の（入力側および出力側）端子までの接続線路および集積回路素子間の接 続線路および端子への接続路を検査することができる。

さらに同じように、集積回路素子の論理回路の機能を検査することができる。そ のためにシフトレジスタに検査コンビネーションがシリアルで書き込まれる。論 理回路の出力コンビネーションが出力側検査段に転送され、読出され、検査され る。これは相応の大規模な検査プログラムでも、完全な回路構成ユニットでも行 うことができる。これまでのこのような検査を行おうとすれば、組み込まれた論 理回路の静的検査だけが実行されていた。

信号線路に接続された検査マルチプレクサを使用することによって、論理回路の リアルタイム検査が可能になった。しかしこの検査゛は付加的な接続点と複雑な 配線による高いコストを必要とする。

本発明の課題は、僅かな付加的回路コストしか必要としない、論理回路のリアル タイム検査方法を提供することである。さらに本発明の方法を実施するのに適し た論理回路を提供することである。

この課題は請求の範囲第１項に記載された方法により、解決される。

独立請求項には適する回路が記載されている。

本発明の有利な実施例は従属請求項に記載されている。

本発明の方法により、リアルタイム検査が可能である。付加的回路コストはほぼ 境界走査法と同じである。

僅かな付加的接続点が必要なだけである。純粋なゲート回路は複数の検査サイク ルでシステム検査信号の２重パルスにより既に検査することができる。論理回路 がクロック制御されるメモリ素子を含んでいれば、各検査サイクル当たりのシス テム検査パルスの数は問題なしに多くすることができる。カスケード接続された 複数の回路（ＩＣ，ＡＳ　ｒｃ）を有する構成ユニットでさえ検査することがで きる。

検査コンビネーションをシリアルに入力側および出力側フリップフロップに書き 込むと有利である。入力側および出力側フリップフロップから構成されたシフト レジスタの直列回路により、検査コンビネーションのシリアル書き込みが構成ユ ニットのただ１つの接続点を介して行われる。機能を検査コンビネーションのす べての関連シーケンスにより検査することが必要である。その際、実際の論理回 路の入力側に交互に１−０およびＯ−１の移行パルスを印加しなければならない 。

検査装置の入力側にそれぞれ２つの２値状態からなるシーケンスではなく、３つ またはそれ以上のシーケンス、例えば００１．０１Ｏ１１０１等を入力すること ができると有利である。論理回路の出力側フリップフロップおよび検査装置の入 力側検査段に、所属の出力コンビネーションをパラレルで書き込むと有利である 。これにより検査時間が格段に短縮される。検査装置の各々別の出力側検査レジ スタおよび入力側検査しジスタにより、それぞれ別のコンビネーションをダイナ ミックに検査することができ、出力コンビネーションをパラレルに検査装置に転 送することができる。複数の論理回路がカスケードに接続されていれば、すべて の出力コンビネーションを所定の検査コンビネーションで検査すべき場合でもそ れぞれ２つの出力コンビネーションを検査するだけでよい。同様に２つの検査コ ンビネーションだけを後置接続された論理回路の入力側に印加し、その出力コン ビネーションを検査することができる。この場合検査サイクルは、２つの検査コ ンビネーションと２つのシステム検査パルスを含む。

外部ゲート回路をフリップフロップとしても有する論理回路では、各検査サイク ル当たりのシステム検査パルスの数をもちろん増やすことができる。

検査段が境界走査検査段と同じように構成されていると有利である。この場合、 入力側記憶クロックと出力側記憶クロックを別にすることができ、これによりそ れぞれ相応の検査プログラムによっても動作することができる。公知の検査方法 とは異なり、検査段の入力側フリップフロップと出力側フリップフロップは選択 的に検査クロック信号またはシステムクロック信号によりトリガすることができ る。

この場合、クロック切換器による付加的な伝搬時間を回避するためフリップフロ ップに２つのクロック入力側を設けると有利である。クロック入力側をデータ入 力側と接続することにより、入力側検査段および出力側検査段の切換器（マルチ プレクサ）も省略することができる。有利にはエツジトリガ型フリップフロップ を使用する。

本発明の実施例を図面に基づき詳細に説明する。

図１は、検査可能な論理回路の基本回路図、図２は、ダイナミック検査のための 基本回路図、図３は、複数の論理回路および接続された検査装置を有する構成ユ ニットの基本回路図、 図４は、入力側フリップフロップおよび出力側フリップフロップの変形実施例の 基本回路図、図５は、検査クロック信号とシステム検査信号の時間線図である。

図１に示された基本回路図は、集積回路■ｃ１の論理回路ＬＳＩを示す。論理回 路の入力端線路にはそれぞれ入力側マルチプレクサＥＭＩと入力側フリップフロ ップＥＫＩの直列回路、ＥＭ２とＥＫ２の直列回路およびＥＭ３とＥＫ３の直列 回路が接続されている。

マルチプレクサを介して集積回路■Ｃ１の入力側（接続点）Ｅｌ−Ｅ３には論理 ネットワークＬＮＩの入力側ＥＬＬ−ＥＬ３を接続することができる。この状態 、すなわち動作モードでは、論理回路がその固有の機能を果たす。しかしマルチ プレクサＥＭ　１−ＥＭ３により（信号Ｓ／Ｐにより制御され）検査のため、図 １に示すように、入力側フリップフロップＥＫＩ〜ＥＫ３を１つのシフトレジス タ（シリアルモード）に統合接続することもできる。相応にして論理ネットワー クＬＮ１の出力ＯＩ！ＡＬＩ〜ＡＬ３は、出力側マルチプレクサＡＭＩ〜ＡＭ３ を介して出力側フリップフロップＡＫ１〜ＡＫ３に接続される。出力側マルチプ レクサを介して出力側フリップフロップも同様に直列に接続することができる。

これにより出力側フリップフロップは１つのシフトレジスタを形成し、このシフ トレジスタは入力側シフトレジスタの最終段フリップフロップＥＫ３の出力側に 接続される。シフトレジスタにはこのシリアルモードで検査コンビネーションを シリアルに書き込むことができる。゛ 両方のシフトレジスタへのデータ流は任意の方向とすることができる。入力側フ リップフロップと出力側フリップフロップにはそれぞれ検査のため、検査クロッ ク信号ＴＴとシステムクロック信号ＳＴ（図５）の２つの異なるクロック信号の うちの一方のパルスＴＩまたは他方のパルスＳＩが供給される。択一的な回路構 成では、１つのクロック入力側だけを有するフリップフロップを選択することが できる。この場合は２つのクロック信号を切り替えなければならない。

論理回路ＬＳＩには別の論理回路ＬＳＯを前置接続することができ、別の論理回 路ＬＳ２を後置接続することができる。第１の論理回路ＬＳＩの入力側Ｅｌ〜Ｅ ３は図１では検査装置ＴＥの出力側と接続されておす、最後の論理回路の出力側 Ａ１〜Ａ３は検査装置の入力側に接続されている。図１では見やすくするため、 １つの論理回路だけが図示されており、場合により前置および後置接続された論 理回路の符号が括弧内に示されている。前置接続された検査装置の出力側フリッ プフロップまたは論理回路はＡＰＩ−ＡＰ３により示されている。論理回路でも 出力側フリップフロップはマルチプレクサを介して１つのシフトレジスタに直列 接続することができが、検査装置ではこのことは通常必要ない。

論理回路の出力側Ａｌ−Ａ３には検査装置ＴＥまたは後置接続された論理口ｍＬ ｓ２の入力側が、入力側マルチプレクサＥＭ２１〜ＥＭ２３を介して接続されて いる。論理回路ＬＳＩの出力側フリップフロップＡＫｌ〜ＡＫ３の情報は、マル チプレクサＥＭ２１〜ＥＭ２３を介してパラレルでフリップフロップＥＰＩ〜Ｅ Ｐ３に転送することができる。このフリップフロップＥＰＩ〜ＥＰ３は検査装置 で入力側検査段として用いられる。しばしば複数の論理回路ＬＳＯ，ＬＳＩ。

ＬＳ２．、、が直列に接続される。これは１つの集積回路に配置するか、または 複数の回路に配属することができる。直列に１つの多段ネットワークに接続され た論理回路に対しては、検査コンビネーションのシリアル書き込みが絶対必要で ある。

検査装置ではマルチプレクサＥＭ２１−ＥＭ２３は必ずしも必要ではない。しか しこれらのマルチプレクサＥＭ２１〜ＥＭ２３により、出力側フリップフロップ ＡＫＩ−ＡＫ３から出力された２進出力コンビネーシヨンと、入力側フリップフ ロップＥＫＩ〜ＥＫ３に記憶された論理状態のシリアル書き込みができる。１つ の検査区間で複数の出力コンビネーションを検査すべきで、複数の検査区間で１ つの論理回路の出力コンビネーションをそれぞれ検査すべきでない場合は、入力 側検査段ＥＰの数をもちろん拡大しなければならない０図１に示すように論理回 路が１つだけの場合、検査コンビネーションはもちろんパラレルで入力側Ｅ１〜 Ｅ３を介して転送することができる。

しかし検査方法をよりよ（理解するため、まず論理回路に限って説明する。この 論理回路が構成ユニットに組み込まれていれば、動作時および検査のために信号 を構成ユニットＥＢＩ−ＥＢ３の入力側を介して供給することができる。論理回 路の入力側フリップフロップは境界レジスタＢＲ１２に、出力側検査段は出力側 検査レジスタＡＲＩに、入力側検査段は入力側検査レジスタＥＲＩにそれぞれ統 合されている。

構成ユニットＢＧの入力側ＥＢＩ〜ＥＢ３にパラレルに印加される検査コンビネ ーションにより入力側線路とろう付箇所の検査を行うことができる。出力側フリ ップフロップにシリアルに書き込まれる検査コンビネーションによりろう付箇所 と出力側線路ないし構成ユニット間の接続線路の検査を行うことができる。

ダイナミックな検査はもちろん構成ユニットでも、検査装置の相応のアダプタに 差し込まれた個々の集積回路でも実施することができる。しかし本発明の重点は 個別のまたは複数の集積回路を有する構成ユニットの検査である。

論理回路ＬＳＩのスタティックな検査は従来の境界走査法の場合と同じように実 施することができる。すなわち、関連するすべての検査コンビネーションを入力 側フリップフロップＥＫＩ〜ＥＫ３に書き込み、論理回路ＬＳＩ（ないし論理ネ ットワークＬＮＩ）により形成された出力コンビネーションＡＴＩを出方側フリ ップフロップＡＫ　１−ＡＫ　３に転送し、検査装置ＴＥで検査するためのこれ らのフリップフロップから読出すのである。

ダイナミックな検査のためには、検査クロック信号ＴＴのクロックパルスＴＩ（ 図５）により検査コンビネーションＴＫＩ、ＴＫ２、すなわち検査二重コンビネ ーションを入力側フリップフロップＥＫＩ−ＥＫ３および出力側検査段ＡＰＩ〜 ＡＰ３に書き込むのである。出力側線路のスタティックな検査のために前もって さらに検査コンビネーションＴＫＯが出力側フリップフロップＡＫＩ〜ＡＫ３に シリアルに書き込まれた。

このため同じ検査クロックパルスをフリップフロップＥＫＩ−ＥＫ３およびＡＫ Ｉ−ＡＫ３の２つの群に供給する場合、検査コンビネーションんＴＫＩもシリア ルに入力側フリップフロップに書き込まなければならないこととなる。

引き続き図２に示すようにマルチプレクサがシリアルモードから動作モードに切 り替えられ、検査クロック信号ＴＴのクロックパルスＴＩの代わりに、システム 検査信号ＳＴのシステム検査パルスＳｌ（図５）がフリップフロップおよび場合 により論理ネットワークＬ　Ｎ　１にも供給される。システム検査信号は検査す べき装置のクロック発生器により形成することができ、このクロック発生器から 検査装置を介して供給される。

同様に検査装置の調整筒能な発生器により送出することができる。検査装置には 制御装置（計数装置）が設けられており、この制御装置により任意の数のクロッ クパルスＴＩとシステム検査パルスＳ工を検査サイクル内で呼び出すことができ る。この検査サイクルはシリアル書き込みないし読出しのための検査パルスＴＩ とダイナミック検査のためのシステム検査パルスを含む。

わかりやすくするため図２では、出力側フリップフロップＡＰＩ〜ＡＰ３が出力 側検査レジスタＡＲＩに、入力側フリップフロップＥＰＩ−ＥＰ３が入力側検査 レジスタＥＲＩに、論理回路の入力側および出力側フリップフロップが境界レジ スタに統合されている。

′Ｎ１のシステム検査パルスＳ■により、新たな検査コンビネーションＴＫ２が 出力側検査段ＡＰＩ〜ＡＰ３から論理回路ＬＳＩの入力側フリップフロップＥＫ １〜ＥＫ３に転送される。同じパルスでスタティック検査のために、既に第１の 検査コンビネーションＴＫｌの関数として論理ネットワークＬＮＩの出力側に出 力されている出力コンビネーションＡＴＩが出力側フリップフロップＡＫＩ〜Ａ Ｋ３に転送される。検査コンビネーションＴＫＯは同時にパラレルに検査装置の 入力側検査段ＥＰＩ〜ＥＰ３に接続線路を検査するため書き込まれる。図２に示 された検査コンビネーションおよび出力コンビネーションはこのフェーズにも当 てはまる。

第２のシステム検査パルスにより、論理回路ＬＳＩのダイナミック機能が検査さ れる。この検査は、新たな検査コンビネーションＴＫ２に相応する論理回路の出 力コンビネーションＡＴ２が既に出力側フリップフロップＡＫＩ〜ＡＫ３に転送 されたか否か、または伝搬時間が過度に長いためエラーが発生したか否かを検出 することにより行われる。

基本的に第２の出力コンビネーションＡＴ２をシリアルに検査装置ＴＥに転送す ることができる。パラレル転送の方が時間は節約できるが、検査すべき論理回路 が１つの場合（または複数の論理回路が直列に接続された場合の最後の出力コン ビネーションにおいて）でだけ可能である。そのために第３のシステム検査バル スが必要である。先行する出力コンビネーションτに１をさらに検査すべき場合 は、検査装置に別の検査レジスタが必要である。

入力側フリップフロップの入力状態が変化しない場合、第２のシステム検査パル スによって論理ネットワークＬＮＩの入力側における検査コンビネーションが変 化することはない。従って入力側フリップフロップＥＫＩ−ＥＫ３をクロック制 御するためには′！Ｊ１のシステム検査パルスで十分である。第２の（および別 の）システム検査パルスの抑圧は回路コストを上昇させることとなるので、この パルスは入力側フリップフロップにさらに供給され名、相応してダイナミック検 査のために第２の検査パルスだけが出力側フリップフロップに対して必要である 。特別の場合は、第３の検査コンビネーションを第２のシステム検査パルスと共 に検査のため供給することも有利である。

基本的には第２の検査コンビネーションと第２のシステム検査パルスを有する検 査サイクルを使用することで十分であり、これらに従ってそれぞれ出力コンビネ ーションが評価される。

図３には、集積回路■Ｃ１とＩＣ２の複数の論理回路ＬＳＩ、ＬＳ２が直列に接 続された構成ユニットＢＧが示されている。入力側フリップフロップと出力側フ リップフロップは境界レジスタＢＲＩＩ〜ＢＲ２２に統合されて示されている。

検査コンビネーションは検査装置ＴＥからシリアルに入力側ＥＢＩを介して、論 理回路■、ＳｌとＬＳ２の入力側および出力側フリップフロップに書き込まれる 。２つのシステム検査パルスＳＩ後に、第２の論理回路ＬＳ２の境界レジスタＢ Ｒ１２の入力側フリップフロップおよび検査装置ＴＥの検査レジスタＰＲＩの入 力側フリップフロップ論理回路におけるスタティック検査の結果を含む。出力側 クリップフロップ（レジスタＢＲ１２，ＢＲ２２）ダイナミック検査の出力コン ビネーションを含む。この方法により、所定の（前置接続された回路に依存しな い）検査コンビネーションによる検査が可能である。

出力コンビネーションの読ゼしおよび検査は複数の区間で行うことができる。出 力コンビネーションのシリアル読出しおよび検査の間に、既に新たな検査コンビ ネーションを書き込み、次のダイナミック検査を行うことができる。

論理回路のスタティック検査は既に従来の境界走査検査法でも行うことができる 。

この検査法により、３つのシステム検査パルスを含む検査サイクルによっても処 理することができる。この検査サイクルでは、第１の論理回路ＬＳＩの第１の（ スタティック）出力コンビネーションがまず境界レジスタＢＲＲ２１に記憶され 、次の論理回路ＬＳ２の境界レジスタＢＲ２１に転送され、引き続きｊｌｌの“ ダイナミック”出力コンビネーションＡＴ２によす上書きされる。検査装置はも ちろん相応する数の入力側検査レジスタＰＲ１，ＰＲ２，、、を有しなければな らない。これらレジスタの内容はパラレルにまたは時間的にずらして、新たな検 査コンビネーションを書き込む間に評価回路ＡＷで検査される。検査装置が同様 に複数の出力側検査レジスタＡＲＩ、ＡＲ２，、。

を有していれば、それらのうちの出力側検査レジスタＡＲＩとＡＲ２が図３に示 されている（または検査コンビネーションはシステム検査信号に相応して高速に 送信することがでとる）。従って複数の順次連続する検査コンビネーションによ り検査を行うことができる。

これにより検査時間が短縮される。回路が直列に接続されている場合各検査サイ クルで、前置接続された論理回路（ここでは論理回路ＬＳ　１）の複数の出力コ ンビネーションが上書きされる。′すべてに優る”検査が実施される。この検査 は、エラーの発生時にそれぞれ２つのシステム検査パルスを有する検査サイクル によりエラーの位置決めのため補充されなければならない。

１つの集積回路にも、相互に直列に接続することのできる複数の論理回路を実現 することができる。同様に１つの構成ユニット（またはＡＳＩＣ）はしばしば２ つ以上の集積回路を有する。さらに接続線路も１つの論理回路の出力側から複数 に分岐できる。検査情報をシリアル書き込みまたは読出しするために、ここでも 全入力側フリップフロップおよび全出力側フリップフロップが直列にシフトレジ スタとして接続され、ダイナミック検査のために動作モードに切り替えられる論 理回路は、動作時にシステム検査信号によりクロック制卸される記憶素子を宵す ることもできる。この記憶素子の機能もまた次のようにして検査することができ る。すなわち、記憶素子に起因する出力コンビネーションの変化が発生するまで システム検査パルスＳ■の数を増加するのである。

論理回路は、各任意の検査コンビネーションにそれぞれ残りの検査＝ンビネー゛ ジョン全体が続くようにして完全に検査することができる。しかし入力側コンビ ネーションの実際に発生するシーケンスを検査するだけで十分である。検査プロ グラムの作成は通常、計算器で行われる。検査プログラムにより、シリアル書き 込みおよび読出し並びに評価が制御される。

図４には、マルチプレクサが２つのクロック入力側ＴＥＩとＴ２を有する特別の フリップフロップを使用することにより置換された変形実施例が示されている。

各クロック入力側にはデータ入力側ＤＥＩないしＤＥ２が配属されている。デー タ入力側およびクロック入力側は論理的にそれぞれＯＲげ−と介してまとめられ ている。

検査クロック信号ＴＴのパルスＴＩにより自動的に、先行するフリップフロップ ＥＫ２の論理出力信号が後ＦＩＧ４ 補正書の翻訳文提出書（特許法第１８４条の８）ＩＧ５ ：　０：　１ 丁に１　丁に２ 丁にＯＡＴｌ　Ａ丁２ １ｉ１１ ＴＫＯ、Ｌ丁’＋　Ａｒ１ さらに同じように、集積回路素子の論理回路の機能を

Claims (9)

【特許請求の範囲】
1. １．少なくとも１つの論理回路（ＬＳ１）を有する集積回路（ＩＣ）の検査方法 であって、該該理回路では動作モードで、論理ネットワーク（ＬＮ１）の入力側 （ＥＬ１，ＥＬ２，．．）と論理回路（ＬＳ１）の入力側接続点（Ｅ１，Ｅ２， ．．）との間の信号線路にそれぞれ１つの入力側フリップフロップ（ＥＫ１，Ｅ Ｋ２，．．）が配置されており、論理ネットワーク（ＬＮ１）の出力側（ＡＬ１ ，ＡＬ２，．．）と出力側接続点（Ａ１，Ａ２，．．）との間にそれぞれ１つの 出力側フリップフロップ（ＡＫ１，ＡＫ２，．．）が配置されており、入力側フ リップフロップ（ＥＫ１，ＥＫ２，．．）と、情報をシリアルに書き込みおよび 読出しするための出力側フリップフロップ（ＡＫ１，ＡＫ２．．．）とはシフト レジスタとして直列に接続可能である検査方法において、 入力側フリップフロップ（ＥＫ１，ＥＫ２，．．）および／または出力側フリッ プフロップ（ＡＫ１，ＡＫ２．．．）に検査コンビネーシヨン（ＴＫ１．ＴＫ２ ．．．）を書き込むステップと、 少なくともそれぞれ１つの第２の検査コンビネーション（ＴＫ２）を、検査装置 （ＴＥ）または前置接続された論理回路（ＬＳＯ）のパラレル出力側から入力側 フリップフロップ（ＥＫ１，ＥＫ２，．，）の入力側接続点（Ｅ１，Ｅ２，．， ）に供給するステップとダイナミック検査のため、入力側フリップフロップ（Ｅ Ｋ１，ＥＫ２，．．）および出力側フリップフロップ（ＡＫ１，ＡＫ２，．．） を動作モードに切り替えるステップと、 少なくとも１つのシステム検査パルス（ＳＩ）により、それぞれ少なくとも１つ の第２の検査コンビネーション（ＴＫ２）をパラレルで入力側フリップフロップ （ＥＫ１，ＥＫ２，．．）に転送するステップと、少なくとも１つの次のシステ ム検査パルス（ＳＩ）により、論理回路（ＬＳ１）のそれぞれ１つの出力コンビ ネーションを出力側フリップフロップ（ＡＫ１，ＡＫ２，．．）に配憶するステ ップと、出力コンビネーション（ＡＴ１，．．）を検査装置（ＴＥ）で検査する ステップとからなることを特徴とする検査方法。
2. ２．入力側フリップフロップ（ＥＫ１，ＥＫ２，．．）と出力側フリップフロッ プ（ＡＫ１，ＡＫ２．．．）とをそれぞれ少なくとも２つの須次連続する、同じ システム検査パルス（ＳＩ）により制御する請求の範囲箪１項記載の方法．
3. ３．検査コンビネーション（ＴＫ１，．，）を、境界レジスタ（ＢＲ１１，ＢＲ １２，．．）を形成する入力側フリップフロップ（ＥＫ１，ＥＫ２，．．）、お よび直列に接続された論理回路（ＬＳ１，ＬＳ２）の出力側フリップフロップ（ ＡＫ１，ＡＫ２，．．）に書き込む請求の範囲第１項または第２項記載の方法。
4. ４．境界レジスタ（ＢＲ１１，ＢＲ１２，．．）に記憶された出力コンビネーシ ョン（ＡＴ１，ＡＴ２，．）をシリアルに読出す請求の範囲第３項記載の方法。
5. ５．最後の論理回路（ＬＳ２）の出力コンビネーション（ＬＳ２）を検査装置（ ＴＥ）に転送する請求の範囲第１項から第４項までのいずれか１項記載の方法。
6. ６．検査コンビネーション（ＴＫ１，ＴＫ２，ＴＫ３，．．）の関連するすべて のシーケンスを、論理回路（ＬＳ１，ＬＳ２）の検査のため順次検査する請求の 範囲第１項から第５項までのいずれか１項記載の方法。
7. ７．論理ネットワーク（ＬＮ１）にクロック制御される記憶素子が存在する場合 、システム検査クロックの数を、記憶素子に起因する出力コンビネーションの変 化が発生するまで増加する請求の範囲第１項から第６項までのいずれか１項記載 の方法。
8. ８．少なくとも１つの論理回路（ＬＳ１．ＬＳ２）を有する検査可能な集積回路 （ＩＣ）であって、該論理回路では動作モードで、論理ネットワーク（ＬＮ１） の入力側（ＥＬ１，ＥＬ２，．．）と論理回路（ＬＳ１）の入力側接続点（Ｅ１ ，Ｅ２，．．）との間の信号線路にそれぞれ１つの入力側フリップフロップ（Ｅ Ｋ１，ＥＫ２．．．）が配置されており、論理ネットワーク（ＬＮ１）の出力側 （ＡＬ１，ＡＬ２，．．）と出力側接続点（Ａ１，Ａ２，．．）との間にそれぞ れ１つの出力側フリップフロップ（ＡＫ１，ＡＫ２，．．）が配置されており、 入力側フリップフロップ（ＥＫ１，ＥＫ２，．．）と、情報をシリアルに書き込 みおよび読出しするための出力側フリップフロップ（ＡＫ１，ＡＫ２．．．）と はシフトレジスタとして直列に接続可能である集積回路において、 入力側フリップフロップ（ＥＫ１，ＥＫ２，．．）と出力側フリップフロップ（ ＡＫ１，ＡＫ２，．．）とはそれぞれ２つのクロック入力側を有することを特徴 とする検査可能な集積回路。
9. ９．入力側フリップフロップ（ＥＫ１，ＥＫ２，．．）の入力側と出力側フリッ プフロップ（ＡＫ１，ＡＫ２，．．）の入力側にはマルチプレクサが前置接続さ れており、 該マルチプレクサにより入力側フリップフロップと出力側フリップフロップとは 選択的に信号線路に接続されるか、またはシフトレジスタとして接続される請求 の範囲第８項記載の検査可能な集積回路．１０．入力側フリップフロップ（ＥＫ １，ＥＫ２，．．）と出力側フリップフロップ（ＡＫ１，ＡＫ２，．．）とは、 それぞれ所属のデータ入力側（Ｄ１，Ｄ２）を備えたそれぞれ２つのクロック入 力側を有し、それぞれ一方のデータ入力側（Ｄ１）により信号線路に接続され、 他方のデータ入力側（Ｄ２）により、シフトレジスタとして先行するフリップフ ロップに接続されている請求項８記載の検査可能な集積回路。