EP0597926A1 - Verfahren zur prüfung von integrierten schaltkreisen mit mindestens einer logikschaltung und prüfbarer integrierter schaltkreis - Google Patents

Verfahren zur prüfung von integrierten schaltkreisen mit mindestens einer logikschaltung und prüfbarer integrierter schaltkreis

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EP0597926A1
EP0597926A1 EP92916321A EP92916321A EP0597926A1 EP 0597926 A1 EP0597926 A1 EP 0597926A1 EP 92916321 A EP92916321 A EP 92916321A EP 92916321 A EP92916321 A EP 92916321A EP 0597926 A1 EP0597926 A1 EP 0597926A1
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EP
European Patent Office
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flops
flip
test
output
input
Prior art date
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Withdrawn
Application number
EP92916321A
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English (en)
French (fr)
Inventor
Claus-Peter Zepp
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
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Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0597926A1 publication Critical patent/EP0597926A1/de
Withdrawn legal-status Critical Current

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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
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    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
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    • G01R31/318552—Clock circuits details
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/805—Real-time

Definitions

  • the invention relates to a method for testing integrated circuits according to the preamble of patent claim 1 and to a testable integrated circuit according to the preamble of patent claim 8.
  • Boundary scan is used for assemblies with logic circuits.
  • the logic circuits which can be tested with this method have test stages (boundary scan cells) at their signal inputs and their signal outputs, each of which contain a changeover switch and at least one memory stage.
  • the input test stages and the output test stages can be switched as a shift register chain. All shift register chains can also be connected in series by several logic circuits arranged on one module.
  • the boundary scan method is in the
  • test multiplexers which are connected to the signal lines also enables real-time testing of the logic circuits, but they require a great deal of effort due to additional connection points and complicated wiring.
  • the object of the invention is to provide a method for real-time testing of logic circuits which only requires a small amount of additional circuitry.
  • the logic circuits suitable for carrying out the method must be specified.
  • the method according to the invention enables real-time testing.
  • the additional circuitry corresponds approximately to that of the boundary scan method. Only a few additional connection points are required. Pure gate circuits can already be tested in several test cycles by double pulses of the system test signal. If the logic circuit contains clocked memory elements, the number of system test impulses per test cycle can be easily increased. It is also possible to test assemblies which have a plurality of integrated circuits (ICs, ASICs) connected in a chain.
  • ICs, ASICs integrated circuits
  • test combination is written serially into the input and output flip-flops.
  • the test combinations are written in series via a single connection point of the module. It is necessary to check the function with all relevant sequences of test combinations, one-zero and zero-one transitions having to be applied alternately at the inputs of the actual logic circuit.
  • a further combination can be dynamically tested and the output combinations can be transferred in parallel to the test device. If several logic circuits are connected in a chain, then only two output combinations can be tested in each case if all output combinations are to be checked with defined test combinations. Likewise, only two test combinations can be applied to the inputs of the downstream logic circuit and their output combinations be checked. A test cycle then comprises two test combinations and two system test pulses. In the case of logic circuits which, in addition to gate circuits, also contain flip-flops, the number of system test pulses per test cycle can of course be increased.
  • the input-side and output-side memory clock cycles can also be separated, as a result of which it is then also possible to work with the corresponding test programs.
  • the input and output trigger stages of the test stages can be triggered either by a test clock signal or a system clock signal.
  • flip-flops with two clock inputs in order to avoid additional running times by means of clock switches.
  • change-over switches multiplexers
  • Edge-triggered flip-flops are preferably used.
  • FIG. 5 shows a time diagram with test clock signals and system test signals.
  • FIG. 1 shows a logic circuit LSI of an integrated circuit IC1, in the input lines of which the series circuit of an input multiplexer EMI and an input flip-flop EK1; EM2 and EK2; EM3 and EK3 is switched on.
  • the inputs (connection points) E1 to E3 of the integrated circuit IC1 can be connected to the inputs ELI to EL3 of a logic network LN1 via the multiplexers.
  • the logic circuit fulfills its actual function.
  • the multiplexers EMI to EM3 - controlled by a signal S / P - also enable interconnection of the input flip-flops EK1 to EK3 to form a shift register (serial mode), as shown in FIG. 1, for test purposes.
  • the outputs ALI to AL3 of the logic network LN1 are connected to output trigger circuits AK1 to AK3 via output multiplexers AMI to AM3.
  • the output flip-flops can also be connected in series via the output multiplexers, so that they also form a shift register which is connected to the output of the last flip-flop EK3 of the input-side shift register. In this serial mode, test combinations can be written into the shift registers serially.
  • the input flip-flops and the output flip-flops are each supplied with individual pulses TI or SI of two different clock signals, a test clock signal TT and a system Clock signal ST (Fig. 5).
  • a test clock signal TT and a system Clock signal ST (Fig. 5).
  • flip-flops with only one clock input can also be selected, it then being necessary to switch between the two clock signals.
  • Another logic circuit LSO can be connected upstream of the logic circuit LSI and a further logic circuit LS2 can be connected downstream.
  • the inputs E1 to E3 of the first logic circuit LSI are connected in FIG. 1 to the outputs of a test device TE and the outputs AI to A3 of the last logic circuit are connected to the inputs of the test device.
  • the output flip-flops of the upstream test device or logic circuit are labeled API to AP3. In the case of a logic circuit, they can in turn be connected in a chain to form a shift register by means of multiplexers; as a rule, this is not necessary for a test facility.
  • the inputs of the test device TE or the downstream logic circuit LS2 are connected to the outputs AI to A3 of the logic circuit via input multiplexers EM21 to EM23.
  • the information of the output flip-flops AK1 to AK3 of the logic circuit LSI can be taken over in parallel via the multiplexers EM21 to EM23 in flip-flops EP1 to EP3, which serve as input test stages in the test device.
  • Often several logic circuits LSO, LSI, LS2, ... will be connected in a chain. These can be arranged in an integrated circuit or can also belong to several circuits. For logic circuits connected in a chain to a multi-level network, serial writing of the test combinations is absolutely necessary.
  • the multiplexers EM21 to EM23 are not absolutely necessary in the test facility; however, they permit the serial writing of the binary output combination output by the output flip-flops AK1 to AK3 and the logic states stored in the input flip-flops EK1 to EK3.
  • the number of input test stages EP must of course be increased if more output combinations are to be checked in one test section and the output combination of a logic circuit is not checked in each of several test sections. With only one logic circuit, as shown in FIG. 1, the test combination can of course also be adopted in parallel via the inputs E1 to E3. For a better understanding of the function of the test method, however, the restriction to a logic circuit should first be retained.
  • the signals are fed via inputs of the modules EB1 to EB3 for testing purposes during operation and.
  • the input flip-flops of the logic circuit are combined to a boundary register BR11, the output flip-flops to a boundary register BR12 and the output and input test stages to an output test register AR1 or input test register ER1.
  • Test combinations applied in parallel to the inputs EB1 to EB3 of the module BG allow the input lines and the solder joints to be checked; Test combinations inscribed serially in the output tipping stages enable the solder joints and the output lines or the connecting lines between the components to be checked.
  • the dynamic test can, of course, be carried out both on assemblies and on individual integrated circuits which are fitted into corresponding adapters Test facility can be used.
  • the static test of the logic circuit LSI can be carried out as in the previous boundary-scan method by writing all relevant test combinations in the input flip-flops EK1 to EK3 and the output combination ATI generated by the logic circuit LSI (or the logic network LN1) in the Output flip-flops AK1 to AK3 are taken over and read from these flip-flops in order to be checked in the test device TE.
  • test combinations TK1, TK2 are written into the input flip-flops EK1 to EK3 and the output test stages API to AP3 - ie a test double combination - with clock pulses TI (FIG. 5) of the test clock signal TT.
  • test combination TKO was previously written into the output flip-flops AK1 to AK3 in series.
  • test combination TK1 also had to be written into the input flip-flops serially if the same test clock pulses are supplied to both groups of flip-flops EK1 to EK3 and AK1 to AK3.
  • the multiplexers are switched from the serial mode to the operating mode, as shown in Fig. 2, and instead of clock pulses TI of the test clock signal TT, system test pulses SI of the system clock signal ST (Fig. 5) the flip-flops and optionally also supplied to the logic network LN1.
  • the system clock signal can be generated by a clock generator of the system to be tested and can be supplied by it via the test device. It can also be done by an adjustable generator the test facility. Control devices (counter devices) are provided in the test device, which make it possible to call up any number of clock pulses TI and system test pulses SI within a test cycle, the clock pulses TI for serial writing or reading and system test pulses for dy ⁇ Named testing includes.
  • the output flip-flops API to AP3 to an output test register AR1 the input flip-flops EP1 to EP3 to an input test register ER1 and the input and output flip-flops of the logic circuit are combined into boundary registers in FIG. 2.
  • the new test combination TK2 is taken over from the output test stages API to AP3 into the input trigger stages EK1 to EK3 of the logic circuit LSI.
  • the output combination ATI already present as a function of the first test combination TK1 at the outputs of the logic network LN1 is taken over into the output tilting stages AK1 to AK3.
  • the test combination TKO is simultaneously written in parallel in the input test stages EP1 to EP3 as the test device for checking the connecting lines.
  • the test and output combinations shown in Fig. 2 apply to this phase.
  • the dynamic function of the logic circuit LSI is checked by determining whether the output combination AT2 of the logic circuit corresponding to the new test combination TK2 is already being adopted in the output flip-flops AK1 to AK3 or whether due to excessively long runtimes Errors occur.
  • a parallel transfer is time-saving, but only possible with one logic circuit to be tested (or with the last output combination if several logic circuits are connected in a chain). This requires a third system test pulse. A further test register is required in the test device, even if the previous output combination TK1 is also to be checked.
  • test combination at the input of the logic network LN1 does not change with the second system test pulse, even if the input states of the input flip-flops remain unchanged.
  • a first system test pulse would therefore be sufficient to clock the input flip-flops EK1 to EK3. Since the suppression of the second (and a further) system test pulse would increase the circuit complexity, it is still fed to the input flip-flops. Accordingly, only the second test pulse for the output flip-flops is required for dynamic testing.
  • the creation of a third test combination with the second system test pulse can also be expedient for the test.
  • FIG. 3 shows an assembly BG, in which several logic circuits LSI, LS2 of integrated circuits IC1 and IC2, 'are connected in a chain.
  • the input flip-flops and output flip-flops are combined to form the boundary registers BR11 to BR22 shown.
  • the test combinations are written by the test device TE serially via the input EB1 into the input and output flip-flops of the logic circuits LSI and LS2.
  • the input flip-flops of the boundary register BR12 of the second logic circuit LS2 and the test register PR1 of the test device TE contain the result of the static check on the logic circuits.
  • the output flip-flops (registers BR12, BR22) contain the output combinations of the dynamic test. This method enables a test with defined test combinations that are not dependent on an upstream circuit.
  • the reading and checking of the output combinations can be done in several sections. New ones are already being produced during the serial reading and checking of the starting combinations
  • the static check of the logic circuit can also be carried out in the conventional boundary scan test.
  • test cycle comprising three system test pulses, in which the first (static) output combination of the first logic circuit LSI is first stored in the boundary register BR12, then in the boundary register BR21 of the next one Logic circuit LS2 is adopted and finally overwritten by the first "dynamic" output combination AT2.
  • the test device must then of course have a corresponding number of input test registers PR1, PR2, ..., the contents of which are checked in parallel or in a staggered manner during the writing of new test combinations in an evaluation circuit AW. If the test device also has several output test registers AR1, AR2, ..., of which the output test registers AR1 and AR2 are shown in FIG.
  • test can be carried out with several successive test combinations, which shortens the test time.
  • several output combinations of the upstream logic circuits - here the LSI logic circuit - are then overwritten in each test cycle; a "test over everything" is carried out, which must be supplemented by test cycles with two system test pulses to localize the fault if an error occurs.
  • logic circuits can also be implemented in an integrated module, which can be connected in a chain. Likewise, an assembly (or an ASIC) will often have more than two integrated circuits.
  • the connecting lines can also branch from outputs of one logic circuit to several. For serial writing or reading out of test information, all input flip-flops and output flip-flops are again connected in series as shift registers and switched to the operating mode for dynamic testing.
  • the logic circuits can also have memory elements which are clocked during operation by the system clock signal. Their function can also be checked by increasing the number of system test pulses SI until the change in the output combination caused by the memory element occurs. A logic circuit can be checked completely by following any test combination with all other test combinations. However, it is sufficient to check the actually occurring consequences of the input combinations.
  • the creation of the test program will usually be computer-aided.
  • the test program also controls the serial reading and reading as well as the evaluation.
  • FIG. 4 shows a circuit variant in which the multiplexers are replaced by the use of special flip-flops with two clock inputs TE1 and T2.
  • a data input DE1 or DE2 is assigned to each clock input.
  • the data and the clock inputs are logically combined in each case via an OR gate.
  • the logic output signal of the previous flip-flop EK2 is automatically adopted in the following flip-flop.
  • the pulses SI of the system clock signal or the system test signal result in a parallel data transfer into the input flip-flops.
  • the same arrangement can also be used for the output flip flops.

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Description

Verfahren zur Prüfung von integrierten Schaltkreisen mit mindestens einer Logikschaltung und prüfbarer integrierter Schaltkreis
Die Erfindung betrifft ein Verfahren zur Prüfung von inte¬ grierten Schaltkreisen nach dem Oberbegriff des Patentan¬ spruchs 1 und einen prüfbaren integrierten Schaltkreis nach dem Oberbegriff des Patentanspruchs 8.
Zur Prüfung von integrierten Logikschaltkreisen und mit
Logikschaltkreisen bestückten Baugruppen wird das Boundary- Scan-Verfahren verwendet. Die mit diesem Verfahren prüfba¬ ren Logikschaltkreise weisen an ihren Signaleingängen und ihren Signalausgängen Prüfstufen (Boundary-Scan-Cells) auf, die jeweils einen Umschalter und mindestens eine Speicher¬ stufe enthalten. Die Eingangs-Prüfstufen und die Ausgangs- Prüfstufen sind als Schieberegisterkette schaltbar. Auch können alle Schieberegisterketten von mehreren auf einer Baugruppe angeordneten Logikschaltkreisen in Reihe zusammen- geschaltet werden. Das Boundary-Scan-Verfahren ist in der
Zeitschrift "electronic" in einer Fortsetzungs-Artikelserie in den Heften 12 (Seiten 52 bis 57) / 13 (Seiten 102 bis 108) / 14 (Seiten 96 bis 103) / 15 (Seiten 69 bis 74) und 17 (Seiten 62 bis 68) 1989 beschrieben. Mit Hilfe des Boun- dary-Scan-Verfahrens lassen sich die Verbindungsleitungen von der Steckerleiste der Baugruppe zu den Anschlüssen (Ein- und Ausgänge) der integrierten Bausteine und Verbindungs¬ leitungen zwischen den integrierten Bausteinen unα die Ver¬ bindungen zu den Anschlüssen überprüfen. Ebenso ist es wei- terhin möglich, die Funktionen der Logikschaltungen der in¬ tegrierten Bausteine zu testen. Hierzu werden in die Schie¬ beregister Prüfkombinationen seriell eingeschrieben. Die Ausgangskombination der Logikschaltung wird in die Ausgangs- Prüfstufen übernommen, ausgelesen und überprüft. Dies kann auch bei einem entsprechend umfangreichen Prüfprogramm bei kompletten Schaltbaugruppen erfolgen. Bisher wurde nur eine statische Prüfung der eingebauten Logikschaltungen durchge- führt, wenn überhaupt eine solche Prüfung erfolgte.
Die Verwendung von Testmultiplexern, die in die Signallei¬ tungen eingeschaltet sind, ermöglicht zwar auch eine Echt¬ zeit-Prüfung der Logikschaltungen, sie erfordern jedoch einen hohen Aufwand durch zusätzliche Anschlußpunkten und eine komplizierte Verdrahtung.
Aufgabe der Erfindung ist es, ein Verfahren zur Echtzeit- Prüfung von Logikschaltkreisen anzugeben, das nur einen ge- ringen zusätzlichen Schaltungsaufwand benötigt. Außerdem sind die zur Durchführung des Verfahrens geeigneten Logik¬ schaltkreise anzugeben.
Diese Aufgabe wird durch das im Anspruch 1 angegebene Ver- fahren gelöst.
In dem unabhängigen Patentanspruch wird ein geeigneter Schaltkreis angegeben.
Vorteilhafte Ausbildungen der Erfindung sind in den Unter¬ ansprüchen angegeben.
Durch das erfindungsgemäße Verfahren wird eine Echtzeit- Prüfung möglich. Der zusätzliche Schaltungsaufwand ent- spricht etwa dem beim Boundary-Scan-Verfahren. Es sind nur wenige zusätzliche Anschlußpunkte erforderlich. Reine Gatterschaltungen können bereits durch Doppelimpulse des System-Testsignals in mehreren Prüfzyklen getestet werden. Beinhaltet die Logikschaltung getaktete Speicherglieder, so kann die Anzahl der System- Testimpulse je Prüfzyklus problemlos erhöht werden. Ebenso können Baugruppen getes¬ tet werden, die mehrere in Kette geschaltete integrierte Schaltkreise (IC's, ASIC's) aufweisen.
Es ist zweckmäßig, wenn die Testkombination seriell in die Eingangs- und Ausgangs-Kippstufen eingeschrieben werden. Durch die Reihenschaltung der aus Eingangs- und Ausgangs- Kippstufen gebildeten Schieberegister erfolgt das serielle Einschreiben der Testkombinationen über einen einzigen An¬ schlußpunkt der Baugruppe. Es ist notwendig, die Funktion mit allen relevanten Folgen von Testkombinationen zu über¬ prüfen, wobei an den Eingängen der eigentlichen Logikschal¬ tung abwechselnd Eins-Null und Null-Eins Übergänge angelegt werden müssen.
Es ist vorteilhaft, wenn an den Ausgängen der Testvorrich¬ tung nicht nur jeweils Folgen von zwei binären Zuständen sondern drei - oder mehr - beispielsweise 001, 010 , 101 usw. abgegeben werden können. In die Ausgangs-Kippstufen der Logikschaltung und die Eingangs-Prüfstufen der Test¬ vorrichtung werden die zugehörigen Ausgangs-Kombinationen parallel eingeschrieben. Hierdurch kann die Prüfzeit we¬ sentlich verkürzt werden. Mit jedem weiteren Ausgangs-Prüf- register und Eingangs-Prüfregister der Testeinrichtung
(Prüfautomat) kann jeweils eine weitere Kombination dyna¬ misch durchgetestet werden und die Ausgangskombinationen parallel in die Testeinrichtung übernommen werden. Sind mehrere Logikschaltungen in Kette geschaltet, dann können nur jeweils zwei Ausgangskombinationen getestet werden, wenn alle Ausgangskombinationen mit definierten Testkom¬ binationen überprüft werden sollen. Ebenso können auch nur zwei Testkominationen an die Eingänge der nachgeschalteten Logikschaltung angelegt und deren Ausgangskombinationen überprüft werden. Ein Prüfzyklus umfaßt dann zwei Testkom¬ binationen und zwei System-Testimpulse. Bei Logikschaltun¬ gen, die außer Gatterschaltungen auch Kippstufen enthalten, kann die Anzahl der System-Testimpulse je Testzyklus natür- lieh vergrößert werden.
Es ist zweckmäßig, wenn die Prüfstufen ähnlich den Boundary- Scan-Prüfstufen aufgebaut werden. Hierbei kann auch eine Trennung der eingangsseitigen und ausgangsseitigen Einspei- chertakte vorgenommen werden, wodurch dann auch mit den ent¬ sprechenden Prüfprogrammen gearbeitet werden kann. Im Gegen¬ satz zu den bekannten Prüf-Verfahren sind die Eingangs¬ und Ausgangs- Kippstufen der Prüfstufen wahlweise durch ein Test-Taktsignal oder ein System-Taktsignal triggerbar.
Hierbei ist es zweckmäßig, Kippstufen mit zwei Takteingän¬ gen vorzusehen, um zusätzliche Laufzeiten durch Taktum¬ schalter zu vermeiden. Durch Verknüpfung der Takteingänge mit den Dateneingängen kann auch auf Umschalter (Multi- plexer) in den Eingangs- und Ausgangs-Prüfstufen verzichtet werden. Vorzugsweise werden flankengetriggerte Kippstufen verwendet.
Ausführungsbeispiele der Erfindung werden anhand von Figu- ren näher erläutert.
ein Prinzipschaltbild einer prüfbaren Logik¬ schaltung, das Prinzipschaltbild für die dynamische Prüfung, ein 'Prinzipschaltbild einer Baugruppe mit mehreren Logikschaltkreisen und angeschalteter Testeinrichtung, Fig. 4 eine Variante der Eingangs- und Ausgangs- Kippstufen und Fig. 5 ein Zeitdiagramm mit Test-Taktsignalen und System-TestSignalen.
Das in Figur 1 dargestellte Prinzipschaltbild zeigt eine Logikschaltung LSI eines integrierten Schaltkreises ICl, in deren Eingangsleitungen jeweils die Reihenschaltung eines Eingangsmultiplexers EMI und einer Eingangs-Kipp- stufe EKl; EM2 und EK2; EM3 und EK3 eingeschaltet ist.
Über die Multiplexer können die Eingänge (Anschlußpunkte) El bis E3 der integrierten Schaltung ICl mit den Eingängen ELI bis EL3 eines Logiknetzwerkes LN1 verbunden werden. In diesem Zustand, dem Betriebs-Modus, erfüllt die Logikschal- tung ihre eigentliche Funktion. Die Multiplexer EMI bis EM3 ermöglichen - gesteuert durch ein Signal S/P - für Prüfzwecke jedoch auch eine Zusammenschaltung αer Eingangs- Kippstufen EKl bis EK3 zu einem Schieberegister (Seriell- Modus), wie in Figur 1 dargestellt. In entsprechender Weise sind die Ausgänge ALI bis AL3 des Logiknetzwerkes LN1 über Ausgangs-Multiplexer AMI bis AM3 mit Ausgangs- Kippstufen AK1 bis AK3 verbunden. Über die Ausgangs-Multiplexer kön¬ nen die Ausgangs-Kippstufen ebenfalls in Reihe geschaltet werden, so daß auch sie ein Schieberegister bilden, das an den Ausgang der letzten Kippstufe EK3 des eingangsseitigen Schieberegisters angeschaltet ist. In die Schieberegister können in diesem Seriell-Mode Testkombinationen seriell eingeschrieben werden.
Der Datenfluß in beiden Schieberegistern kann in beliebi¬ ger Richtung erfolgen. Den Eingangs-Kippstufen und den Aus- gangsKippstufen werden jeweils zu Prüfzwecken einzelne Impulse TI oder SI zweier unterschiedlicher Taktsignale zugeführt, eines Test-Taktsignals TT und eines System- Taktsignals ST (Fig. 5). Bei einer alternativen Schaltungs¬ anordnung können auch Kippstufen mit nur einem Takteingang gewählt werden, wobei dann zwischen beiden Taktsignalen umgeschaltet werden muß.
Der Logikschaltung LSI kann eine andere Logikschaltung LSO vorgeschaltet und eine weitere Logikschaltung LS2 nachge¬ schaltet sein. Die Eingänge El bis E3 der ersten Logik¬ schaltung LSI sind in Fig. 1 mit den Ausgängen einer Test- einrichtung TE verbunden und die Ausgänge AI bis A3 der letzten Logikschaltung sind an die Eingänge der Testein¬ richtung angeschaltet. In der Fig. 1 wurde aus Gründen der Übersichtlichkeit nur eine Logikschaltung dargestellt und die Bezeichnungen der gegebenenfalls vor- und nachgeschal- teten Logikschaltungen aber in Klammern hinzugefügt. Die Ausgangs-Kippstufen der vorgeschalteten Testeinrichtung oder Logikschaltung sind mit API bis AP3 bezeichnet. Bei einer Logikschaltung sind sie über Multiplexer wiederum in Kette zu einem Schieberegister zusammenschaltbar, bei einer Prüfeinrichtung ist dies in der Regel nicht erforderlich.
An die Ausgänge AI bis A3 der Logikschaltung sind die Ein¬ gänge der Testeinrichtung TE oder der nachgeschalteten Lo¬ gikschaltung LS2 über Eingangs- Multiplexer EM21 bis EM23 angeschaltet. Die Information der Ausgangs-Kippstufen AK1 bis AK3 der Logikschaltung LSI kann über die Multiplexer EM21 bis EM23 parallel in Kippstufen EP1 bis EP3 übernom¬ men werden, die in der Testeinrichtung als Eingangs-Prüf- stufen dienen. Häufig werden mehrere Logikschaltungen LSO, LSI, LS2, ... in Kette geschaltet sein. Diese können in einem integrierten Schaltkreis angeordnet sein oder auch mehreren Schaltkreisen zugehören. Für in Kette zu einem mehrstufigen Netzwerk geschaltete Logikschaltungen ist oas serielle Einschreiben der Testkombinationen unbedingt er- forderlich. In der Testeinrichtung sind die Multiplexer EM21 bis EM23 nicht unbedingt erforderlich; sie gestatten jedoch das serielle Einschreiben der von den Ausgangs-Kippstufen AK1 bis AK3 abgegebenen binären Ausgangskombination und der in den Eingangs-Kippstufen EKl bis EK3 gespeicherten logischen Zustände. Die Anzahl der Eingangs-Prüfstufen EP muß dann natürlich vergrößert werden, wenn in einen Testabschnitt mehr Ausgangskombinationen überprüft werden sollen und nicht in mehreren Testabschnitten jeweils die Ausgangskom- bination einer Logikschaltung überprüft wird. Bei nur einer Logikschaltung, wie in Fig. 1 dargestellt, kann natürlich die Testkombination auch parallel über die Eingänge El bis E3 übernommen werden. Zum besseren Verständnis der Funktion des Prüfverfahrens soll jedoch zunächst die Beschränkung auf eine Logikschaltung beibehalten werden. Ist diese auf einer Baugruppe montiert, so werden im Betriebsfall unα zum Testen die Signale über Eingänge der Baugruppe EB1 bis EB3 zugeführt. Die Eingangs-Kippstufen der Logikschaltung wer¬ den zu einem Boundary-Register BRll, die Ausgangs-Kippstufen zu einem Boundary-Register BR12 und die Ausgangs- und Ein¬ gangs-Prüfstufen zu einem Ausgangs- Prüfregister AR1 bzw. Eingangs-Prüfregister ER1 zusammengefaßt.
Parallel an die Eingänge EB1 bis EB3 der Baugruppe BG ange- legte Testkombinationen gestatten ein Überprüfen der Ein¬ gangsleitungen und der Lötstellen; in die Ausgangs-Kipp¬ stufen seriell eingeschriebene Testkombinationen ermögli¬ chen eine Überprüfung der Lötstellen und der Ausgangslei¬ tungen bzw. der Verbindungsleitungen zwischen den Bausteinen.
Die dynamische Prüfung kann natürlich sowohl bei Baugrup¬ pen als auch bei einzelnen integrierten Schaltkreisen durchgeführt werden, die in entsprechende Adapter einer Testeinrichtung eingesetzt werden. Der Schwerpunkt des
Verfahrens liegt jedoch in der Prüfung von Baugruppen mit einzelnen oder mehreren integrierten Schaltkreisen.
Die statische Prüfung der Logikschaltung LSI kann wie beim bisherigen Boundary-Scan-Verfahren durchgeführt werden, indem alle relevanten Testkombinationen in die Eingangs- Kippstufen EKl bis EK3 eingeschrieben werden und die von der Logikschaltung LSI (bzw. dem Logiknetzwerk LN1) erzeugte Ausgangskombination ATI in die Ausgangs-Kippstufen AK1 bis AK3 übernommen werden und aus diesen Kippstufen ausgelesen - werden, um in der Testeinrichtung TE überprüft zu werden.
Zur dynamischen Prüfung werden mit Taktimpulsen TI (Figur 5) des Test-Taktsignals TT Testkombinationen TK1, TK2 in die Eingangs-Kippstufen EKl bis EK3 und die Ausgangs-Prüf¬ stufen API bis AP3 - also eine Testdoppelkombination - eingeschrieben. Zur statischen Überprüfung der Ausgangslei¬ tungen wurde vorher noch die Testkombination TKO in die Ausgangs-Kippstufen AK1 bis AK3 seriell eingeschrieben.
Hierdurch bedingt mußte auch die Testkombination TK1 seri¬ ell in die Eingangs-Kippstufen eingeschrieben werden, wenn dieselben Test-Taktimpulse beiden Gruppen von Kippstufen EKl bis EK3 und AK1 bis AK3 zugeführt werden.
Anschließend werden die Multiplexer vom Seriell-Modus in den Betriebs-Modus umgeschaltet, wie in Fig. 2 dargestellt, und anstelle von Taktimpulsen TI des Test-Taktsignals TT werden System-Testimpulse SI des System-Taktsignals ST (Fig. 5) den Kippstufen und gegebenenfalls auch dem Logik¬ netzwerk LN1 zugeführt. Das System-Taktsignal kann von einem Taktgenerator des zu prüfenden Systems erzeugt wer¬ den und von diesem über die Testeinrichtung zugeführt wer¬ den. Ebenso kann es durch einen einstellbaren Generator der Testeinrichtung geliefert werden. In der Testeinrich¬ tung sind Steuereinrichtungen (Zählervorrichtungen) vor¬ gesehen, die es ermöglichen, eine beliebige Anzahl von Taktimpulsen TI und System-Testimpulsen SI innerhalb eines Prüfzyklusses abzurufen, der Taktimpulse TI zum seriellen Einschreiben bzw. Auslesen und System-Testimpulse zum dy¬ namischen Prüfen umfaßt.
Zur Erhöhung der Übersichtlichkeit sind in Fig. 2 die Aus- gangskippstufen API bis AP3 zu einem Ausgangs-Prufregister ARl, die Eingangs-Kippstufen EPl bis EP3 zu einem Eingangs- Prüfregister ER1 und die Eingangs- und Ausgangskippstufen der Logikschaltung zu Boundary-Registern zusammengefaßt.
Mit dem ersten System-Testimpuls SI wird die neue Testkom¬ bination TK2 von den Ausgangs-Prüfstufen API bis AP3 in die Eingangs-Kippstufen EKl bis EK3 der Logikschaltung LSI übernommen. Mit demselben Impuls wird - zur statischen Funktionsprüfung - die bereits als Funktion der ersten Test- kombination TK1 an den Ausgängen des Logiknetzwerkes LN1 anliegende Ausgangskombination ATI in die Ausgangs-Kipp¬ stufen AK1 bis AK3 übernommen. Die Testkombination TKO wird gleichzeitig parallel in die Eingang- Prüfstufen EPl bis EP3 αer Testeinrichtung zum Überprüfen der Verbindungs- leitungen eingeschrieben. Die in Fig. 2 angegebenen Test- und Ausgangskombinationen gelten für diese Phase.
Mit dem zweiten System-Testimpuls wird die dynamische Funk¬ tion der Logikschaltung LSI überprüft, indem festgestellt wird, ob die der neuen Testkombination TK2 entsprechende Ausgangskombination AT2 der Logikschaltung bereits in die Ausgangs-Kippstufen AK1 bis AK3 übernommen wird oder ob aufgrund von zu langen Laufzeiten Fehler auftreten. Es ist prinzipiell auch möglich, die zweite Ausgangs-Kom¬ bination AT2 seriell in die Testeinrichtung TE zu überneh¬ men. Eine parallele Übernahme ist jedoch zeitsparender, aber nur bei einer zu prüfenden Logikschaltung möglich (oder bei der letzten Ausgangskombination, wenn mehrere Logikschaltungen in Kette geschaltet sind). Hierzu ist ein dritter System-Testimpuls notwendig. In der Testeinrich¬ tung ist ein weiteres Prüfregister erforderlich, wenn auch die vorhergehende Ausgangskombination TK1 noch überprüft werden soll.
Mit dem zweiten System-Testimpuls ändert sich die Testkom¬ bination am Eingang des Logiknetzwerkes LN1 nicht, wenn auch die Eingangszustände der Eingangs-Kippstufen unverän- dert bleiben. Es würde zum Takten der Eingangs-Kippstufen EKl bis EK3 also ein erster System-Testimpuls ausreichen. Da die Unterdrückung des zweiten (und eines weiteren) Sys¬ tem-Testimpulses den Schaltungsaufwand vergrößern würde, wird er aber den Eingangs-Kippstufen weiterhin zugeführt. Entsprechend ist für das dynamische Prüfen nur der zweite Testimpuls für die Ausgangs-Kippstufen erforderlich. In besonderen Fällen kann auch das Anlegen einer dritten Test¬ kombination mit dem zweiten System-Testimpuls für die Prü¬ fung zweckmäßig sein.
Prinzipiell reicht die Verwendung eines Prüfzyklusses mit zwei Testkombination und zwei System-Testimpulsen aus, nach denen jeweils die Ausgangskombinationen ausgewertet werden.
In Figur 3 ist eine Baugruppe BG dargestellt, bei der meh¬ rere Logikschaltungen LSI, LS2 von integrierten Schaltkrei¬ sen ICl und IC2,'in Kette geschaltet. Die Eingangs-Kippstu¬ fen und Ausgangs-Kippstufen sind zu den Boundary-Registern BRll bis BR22 zusammengefaßt dargestellt. Die Testkombinationen werden von der Testein¬ richtung TE seriell über den Eingang EB1 in die Eingangs¬ und Ausgangs-Kippstufen der Logikschaltungen LSI und LS2 eingeschrieben. Nach zwei System-Testimpulsen SI enthalten die Eingangs-Kippstufen des Boundary-Registers BR12 der zweiten Logikschaltung LS2 und des Prüfregisters PR1 der Testeinrichtung TE das Ergebnis der statischen Überprüfung bei der Logikschaltungen. Die Ausgangs-Kippstufen (Regis¬ ter BR12, BR22) enthalten die Ausgangskombinationen der dynamischen Prüfung. Durch dieses Verfahren ist ein Test mit definierten - nicht von einem vorgeschalteten Schalt¬ kreis abhängigen - Testkombinationen möglich. Das Auslesen und Überprüfen der Ausgangskombinationen kann in mehreren Abschnitten erfolgen. Während des seriellen Auslesens und Überprüfens der Ausgangskombinatinen werden bereits neue
Testkombinationen eingeschrieben und die nächste dynamische Prüfung folgt.
Die statische Überprüfung der Logikschaltung kann auch be- reits bei der herkömmlichen Boundary-Scan-Prüfung vorge¬ nommen werden.
Nach einer solchen Überprüfung kann dann auch mit einem drei System-Testimpulse umfassenden Prüfzyklus gearbeitet werden, bei dem die erste (statische) Ausgangskombination der ersten Logikschaltung LSI zunächst in das Boundary-Re¬ gister BR12 gespeichert, dann in das Boundary-Register BR21 der nächsten Logikschaltung LS2 übernommen und schlie߬ lich durch die erste "dynamische" Ausgangskombination AT2 überschrieben wird. Die Testeinrichtung muß dann natürlich eine entsprechende Anzahl von Eingangs-Prüfregistern PR1, PR2, ... aufweisen, deren Inhalte parallel oder zeitlich gestaffelt während des Einschreibens neuer Prüfkombinatio- nen in einer Auswerteschaltung AW überprüft werden. Weist die Testeinrichtung ebenfalls mehrere Ausgangs-Prufregister ARl, AR2, ... auf, von denen in Figur 3 die Ausgangs-Pruf¬ register ARl und AR2 eingezeichnet sind (oder können die Testkombinationen dem System-Testsignal entsprechend schnell gesendet werden), so kann der Test mit mehreren aufeinanderfolgenden Testkombinationen erfolgen, wodurch die Prüfzeit verkürzt wird. Bei in Kette geschalteten Schaltkreisen werden dann in jedem Prüfzyklus mehrere Aus¬ gangs-Kombinationen der vorgeschalteten Logikschaltungen - hier der Logikschaltung LSI - überschrieben; es wird ein "Test über alles" durchgeführt, der beim Auftreten eines Fehlers durch Prüfzyklen mit jeweils zwei System-Testim¬ pulsen zur Lokalisierung des Fehlers ergänzt werden muß.
Auch in einem integrierten Baustein können mehrere Logik- Schaltungen realisiert sein, die miteinander in Kette ge¬ schaltet sein können. Ebenso wird eine Baugruppe (oder ein ASIC) häufig mehr als zwei integrierte Schaltkreise aufweisen. Außerdem können die Verbindungsleitungen auch von Ausgängen einer Logikschaltung auf mehrere verzweigen. Zum seriellen Einschreiben oder Auslesen von Testinforma¬ tion werden wieder sämtliche Eingangs-Kippstufen und Aus¬ gangs-Kippstufen in Reihe als Schieberegister geschaltet und zur dynamischen Prüfung in den Betriebs- Modus geschal¬ tet.
Die Logikschaltungen können auch Speicherelemente aufwei¬ sen, die im Betrieb von dem System-Taktsignal getaktet wer¬ den. Auch deren Funktion kann überprüft werden, indem die Anzahl der System-Testimpulse SI erhöht wird, bis die von dem Speicherelement verursachte Änderung der Ausgangskombi¬ nation auftritt. Eine Logikschaltung kann vollständig überprüft werden, in¬ dem auf jede beliebige Prüfkombination jeweils sämtliche übrigen Prüfkombinationen folgen. Es ist jedoch ausreichend, die tatsächlich auftretenden Folgen der Eingangs-Kombina- tionen zu überprüfen. Die Erstellung des Prüfprogrammes wird in der Regel rechnergestützt erfolgen. Durch das Prüf¬ programm wird auch das serielle Ein- und Auslesen sowie die Auswertung gesteuert.
In Figur 4 ist eine Schaltungsvariante dargestellt, bei der die Multiplexer durch die Verwendung spezieller Kipp¬ stufen mit zwei Takteingängen TE1 und T2 ersetzt werden. Jedem Takteingang ist ein Dateneingang DE1 bzw. DE2 zuge¬ ordnet. Die Daten- und die Takteingänge sind logisch je- weils über ein ODER-Gatter zusammengefaßt.
Mit den Impulsen TI des Test-Taktsignals TT wird automa¬ tisch das logische Ausgangssignal der vorhergehenden Kipp¬ stufe EK2 in die folgende Kippstufe übernommen. Mit den Impulsen SI des System-Taktsignal bzw. des System-Testsi¬ gnals erfolgt dagegen eine parallele Datenübernahme in die Eingangs-Kippstufen. Dieselbe Anordnung kann auch für die Ausgangs-Kippstufen verwendet werden.

Claims

Patentansprüche
1. Verfahren zur Prüfung von integrierten Bausteinen (IC) mit mindestens einer Logikschaltung (LSI) bei der im Be- triebs-Modus in Signalleitungen zwischen Eingängen (ELI, E12, ...) des Logiknetzwerkes (LN1) und den Eingangs-An- schlußpunkten (El, E2, ...) der Logikschaltung (LSI) je¬ weils eine Eingangs- Kippstufe (EKl, EK2,...) angeordnet ist und zwischen Ausgängen (ALI, AL2,...) des Logiknetz- werkes (LN1) und Ausgangs- Anschlußpunkten (AI, A2, ...) jeweils eine Ausgangs-Kippstufe (AK1, AK2,...) angeordnet ist und die Eingangs-Kippstufen (EKl, EK2,...) und zum se¬ riellen Einschreiben und Auslesen von Information Ausgangs- Kippstufen (AK1, AK2,...) als Schieberegister in Reihe schaltbar sind, d a d u r c h g e k e n n z e i c h n e t, daß in die Eingangs-Kippstufen (EKl, EK2, . —) und/oder die Ausgangs-Kippstufen (AK1, AK2,...) Testkombinationen (TK1, TK2,...) eingeschrieben werden, daß zumindest jeweils eine zweite Testkombination (TK2) von parallelen Ausgängen einer Testvorrichtung (TE) oder einer vorgeschalteten Logikschaltung (LSO) an die Eingangs- Anschlußpunkte (El, E2, —) der Eingangs-Kippstufen (EKl, EK2, ...) angelegt wird, daß zum dynamischen Testen die Eingangs-Kippstufen (EKl, EK2,..) die Ausgangs-Kippstufen (AK1, AK2,...) in den Be¬ triebs-Modus geschaltet werden, daß mit mindestens einem System-Testimpuls (SI) jeweils mindestens eine zweite Testkombination (TK2) parallel in die Eingangs-Kippstufen (EKl, EK2,...) übernommen wird, daß mit mindestens einem nächsten System-Testimpuls (SI) jeweils eine Ausgangskombination (ATI) einer Logikschal¬ tung (LSI) in die Ausgangs-Kippstufen (AK1, AK2,...) ein¬ gespeichert wird, und daß die Ausgangskombinationen (ATI, ...) in der Testein¬ richtung (TE) überprüft werden.
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Eingangs-Kippstufen (EKl, EK2,...) und die Aus¬ gangskippstufen (AK1, AK2,...) von denselben und jeweils mindestens zwei aufeinanderfolgenden System-Testimpulsen (SI) angesteuert werden.
3. Verfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Testkombinationen (TK1,...) in die zu Boundary-Re¬ gister (BRll, BR12, ...) bildenden Eingangs-Kippstufen (EKl, EK2, ...) und Ausgangs-Kippstufen (AK1, AK2,...) von in Kette geschalteten Logikschaltungen (LSI, LS2) einge¬ schrieben werden.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die in den Boundary-Registern (BRll, BR12,...) gespei¬ cherten Ausgangskombinationen (ATI, AT2, ...) seriell aus- gelesen werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Ausgangskombinationen (ATI) der letzten Logik- Schaltung (LS2) parallel in die Testeinrichtung (TE) übernommen werden.
6. Verfahren nach einem der vorhergehenden Ansprüchen, d a d u r c h g e k e n n z e i c h n e t, daß alle relevanten Folgen von Testkombinationen (TK1, TK2, TK1, TK3,...) nacheinander zur Prüfung der Logik¬ schaltung (LSI, LS2) getestet werden.
7. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß bei in dem Logiknetzwerk (LNl) vorhandenen getakteten Speichergliedern die Anzahl der System-Testtakte erhöht wird bis eine von dem Speicherglied verursachte Änderung αer Ausgangskombination auftritt.
8. Prüfbarer integrierter Schaltkreis (IC) mit mindestens einer Logikschaltung (LSI, LS2) bei der im Betriebs-Modus zwischen Eingängen (ELI, EL12, ...) des Logiknetzwerkes (LNl) und den Eingangs-Anschlußpunkten (El, E2,...) der Logikschaltung (LSI) jeweils eine Eingangs-Kippstufe (EKl, EK2, ...) angeordnet ist und zwischen Ausgängen (ALI, AL2, ...) des Logiknetzwerkes (LNl) und Ausgangs-Anschlußpunkten (AI, A2, ...) jeweils eine Ausgangs-Kippstufe (AK1, AK2,
...) angeordnet ist und die Eingangs-Kippstufen (EKl, EK2, ...) und zum seriellen Einschreiben und Auslesen von Infor¬ mation Ausgangs-Kippstufen (AK1, Ak2, ...) als Schieberegis¬ ter in Reihe schaltbar sind, d a d u r c h g e k e n n z e i c h n e t, daß die Eingangs-Kippstufen (EKl, EK2,...) und die Ausgangs- Kippstufen (AK1, AK2,...) jeweils zwei Takteingänge aufwei¬ sen.
9. Prüfbare integrierter Schaltkreis nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, daß den Eingängen der Eingangs-Kippstufen (EK2, EK3, ...) und den Eingängen der Ausgangs-Kippstufen (AK1, AK2, AK3,. ..) Multiplexer ( ) vorgeschaltet sind mit den die Ein- gangs- und Ausgangs-Kippstufen wahlweise in die Signallei¬ tungen eingeschaltet oder als Schieberegister geschaltet werden können.
10. Prüfbare integrierter Schaltkreis nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t, daß die Eingangs-Kippstufen (EKl, EK2, ...) und die Aus¬ gangs- Kippstufen (AK1, AK2, ...) jeweils zwei Taktein¬ gänge mit jeweils einem zugeordneten Dateneingang (Dl, D2) aufweisen, und jeweils mit dem einen Dateneingang (Dl) in die Signalleitung eingeschaltet sind und mit dem anderen Dateneingang (D2) mit der vorhergehenden Kippstufe als Schieberegister verbunden sind.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE768538T1 (de) * 1995-10-13 1998-03-12 Jtag Technologies Bv Verfahren, Prüfer und Schaltung zur Triggerimpulsbeauftragung einer Einrichtung
US5867036A (en) * 1996-05-29 1999-02-02 Lsi Logic Corporation Domino scan architecture and domino scan flip-flop for the testing of domino and hybrid CMOS circuits
US5978944A (en) * 1997-11-26 1999-11-02 Intel Corporation Method and apparatus for scan testing dynamic circuits
JP3966453B2 (ja) * 1999-05-26 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路
US11231462B1 (en) * 2019-06-28 2022-01-25 Synopsys, Inc. Augmenting an integrated circuit (IC) design simulation model to improve performance during verification

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD284981B5 (de) * 1989-06-13 1996-11-28 Zentr Mikroelekt Dresden Gmbh Anordnung zum Test digitaler Schaltungen mit konfigurierbaren in den Test einbezogenen Takterzeugungsschaltungen
US5173906A (en) * 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
JP2535670B2 (ja) * 1991-01-28 1996-09-18 株式会社東芝 双方向入出力端子用バウンダリスキャンセル

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9303434A1 *

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US5513187A (en) 1996-04-30

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