KR0163756B1 - 전자 모듈 소켓장치 - Google Patents

전자 모듈 소켓장치 Download PDF

Info

Publication number
KR0163756B1
KR0163756B1 KR1019890006926A KR890006926A KR0163756B1 KR 0163756 B1 KR0163756 B1 KR 0163756B1 KR 1019890006926 A KR1019890006926 A KR 1019890006926A KR 890006926 A KR890006926 A KR 890006926A KR 0163756 B1 KR0163756 B1 KR 0163756B1
Authority
KR
South Korea
Prior art keywords
test
connection
socket
parallel
electronic
Prior art date
Application number
KR1019890006926A
Other languages
English (en)
Other versions
KR890017546A (ko
Inventor
사우에르발트 빌헬름
오세이란 안바르
아르옌 라울 에렌스타인 라르스
게라르두스 마리아 데 종 프란시스쿠스
Original Assignee
이반 밀러 레르너
엔. 브이. 필립스 글로아이람펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이반 밀러 레르너, 엔. 브이. 필립스 글로아이람펜파브리켄 filed Critical 이반 밀러 레르너
Publication of KR890017546A publication Critical patent/KR890017546A/ko
Application granted granted Critical
Publication of KR0163756B1 publication Critical patent/KR0163756B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536Scan chain arrangements, e.g. connections, test bus, analog signals
    • G01R31/318538Topological or mechanical aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

전자 디지털 IC 모듈은 다른 기판상에 형성되는 표준 집적 회로상에서 경계 스캔의 실행을 위해 테스트 집적 회로가 형성되는 기판 소자를 포함한다. 상기 표준 회로가 피기-백으로 설치되는 경우 테스트 회로를 위한 상기 기판이 테스트 소켓이 형성되는 전자 서브 모듈내에 형성되거나, 본드 패드에 의해 상호 접속된 두 기판 소자들로 구성된 하이브리드 패키지가 제공된다. 상기 테스트 회로는 상기 표준 회로에의 병렬 접속을 위한 시프트 레지스터와 외부 테스트 유닛에의 직렬 접속을 포함한다.

Description

전자 모듈 소켓 장치
제1도는 본 발명에 따른 2개의 전자 모듈과 그 사이의 상호 접속 기능 도시도.
제2도는 본 발명에 따른 전자 모듈의 제 1의 물리적 구현체 도시도.
제3도는 본 발명에 따른 전자 모듈의 제 2의 물리적 구현체 도시도.
제4도는 경계-스캔 아키텍쳐(boundary-scan architecturre)의 더욱 확장된 버전의 도시도.
* 도면의 주요부분에 대한 부호의 설명
20,22 : 전자 모듈 30,78 : 기능부(functional part)
32,34,36,38 : 셀 40,42,44,46 : 버퍼
80,82 : 제 1기판 소자 88,90 : 제 2기판 소자
본 발명은 , 제1디지탈 집적 회로와 ,상기 제1집적 회로와 상호 접속 기능에 의해 제 1집적 회로에 접속된 제2집적 회로 사이의 상호 접속 기능을 테스트하는 테스트 수단을 포함하는 전자 모듈에 관한 것으로, 상기 테스트 수단은, 테스트 유닛과 통신하기 위한 직렬 접속과, 상호 접속 기능에 대한 제1병렬 접속부와, 상기 제1의 집적 회로의 기능 부분에 대한 제2의 병렬 접속부를 구비하는 시프트 레지스터를 포함하며, 상기 테스트 수단에는 테스트 상태에서 직렬 접속부와 제1병렬 접속부를 활성화 하고 동작 상태에서 제1 및 제2병렬 접속부를 활성화하는 테스트 선택 매카니즘이 재공되어서, 상기 시프트 레지스터는 병렬 방향으로 투명(transparent)하게 된다. LSSD 원리 또는 상기 테스트에 따른 디지탈 집적 회로의 테스트가 다음과 같이 일반적으로 공지되어 있다. 상기 회로는 테스트 모드에서 직렬 연결되어 테스트 패턴으로 채워진 플립플롭을 구비한다. 다음에 상기 회로는 동작 상태로 설정되어 상기 플립플롭의 내용이 수정된다. 마지막으로, 상기 플립플롭은 다시 직렬로 연결되며 결과 패턴이 출력된다. 평가는 테스트 패턴 및 결과 패턴의 대조를 기초로 하여 수행된다.
상기에 계속하여, 다수의 전자 모듈 사이의 상호 접속 기능을 테스트하는 소위 경계 스캔 기술이 형성된다. 이제, 테스트 패턴 및 결과 패턴은 다른 전자 모듈에서 실현될 수 있다. 동작 상태에서 특히 데이타 전송은 다양한 모듈사이에서 실현된다. 상기 방법 또는 상기 적당한 전자 모듈은 선행하는 네델란드왕국 특허출원 제85022476호로부터 공지되어 있으며(대응 미합중국 특허출원 제902,910호),여기서 참고문헌으로 합체된다.
그러나, 상기 경계 스캔 기술은 상호 접속 기능의 테스팅에 제한되지 않으며, 본질적으로 동일한 장치를 사용하여 상기 기능부의 내부동작 또한 독립적으로 혹은 상기 접속 기능과 함께 테스트될 수 있다. 그러나, 상기 상호 접속의 테스트는 2개의 상호 접속된 전자 모듈이 테스트를 위해 적절히 설치되어 있는 경우에만 가능하다. 상기 기능부의 내부동작을 테스트하기 위해 , 만약 가능한 한 많은 형태의 집적회로에 상기 경계 스캔 설비가 제공되면 표준화 또한 달성될 수 있다. 그러나, 많은 상업적 이용가능한 모듈은 필요한 상기 설비를 갖추고 있지 않다.
[발명의 요약]
무엇보다도, 본 발명의 목적은 상기 필요 소자들을 포함하는 전자모듈을 제공하는 것으로서, 기능 기판 소자, 즉 실제 칩의 제조시에 마지막으로 상기 소자들을 제공할 때 조차도, 결과적인 모듈은 낮은 제조 비용과 전자모듈의 표준 규격을 가지게 된다.
이를 달성하기 위해, 본 발명의 제1특징에 따라 상기 기능 부분은 제1의 기판소자에 제공되며, 상기 시프트 레지스터 및 테스트 선택 매카니즘은 상기 제2기판 소자에 수용되고, 상기 제1 및 제2기판 소자는 물리적으로 전자 모듈의 표준 규격을 가지는 상기 전자 모듈내에 고정 매카니즘에 의해 서로 물리적으로 고정되어 있다. 상기 2개의 기판 소자는 다양한 방법으로 서로 고정될 수 있다. 상기 전체 전자 모듈이 표준 규격이기 때문에, 인쇄 회로 기판에 쉽게 설치된다. 인쇄 회로는 예를 들어 소위 와이어-랩 기술(wire-wrap technique)또는 전도체 트랙에 의하여 상기 기판에 접속되거나 또는 영구적으로 제공된 회로를 의미하는 것으로 이해되며, 상기 판의 기술 및 고정 매카니즘은 서로 다를 수 있다. 상기 모듈 형태 또한 다를 수 있는데, 예를들어 2열 핀을 가지거나, 많은 열의 핀을 가지거나, 핀의 매트릭스를 가지는 DIL과, 표면 설치 장치(surface mounted device, SMD)또는 돌출 핀이 없는 등등이다.
양호하게 , 상기 제1기판 소자는 분리된 전자 서브-모듈내에 수용되는데, 그를 위해 상기 제2기판 소자를 수용하는 또다른 전자 서브-모듈은 소켓으로 동작하는데, 소켓은 그자체로 인쇄 회로 기판에 접속을 위한 접속 수단을 포함한다. 상기 소위 피기-백 기술(piggy-back technology)은 예를 들어 외부 메모리를 가진 마이크로 프로세서를 제공하기 위해 잘 공지되어 있다. 그러나, 상기 공지된 기술은 테스트 상태까지 포괄하지는 못하며 주로 상기 피기-백(piggy-back) 부분의 분리를 쉽게 하는 역할만 한다. 예를들어, PROM 메모리는 그것이 연결된 후 외부적으로 프로그램될 수 있다. 상기 발명에 따라, 실제 기능은 핏기-백 배치내 테스트 소켓상에 제공된다, 상기 피기-백 상호 접속이 정확하게 동작할 때, 또한 상기 모듈들사이의 부가적인 상호 접속기능은 쉽게 테스트된다. 이미 참고문헌에서 기재된 바와같이 ,상기 상호 접속 기능은 그자체로 버퍼, 인버터 및 기초 소자와 같은 디지털 회로를 포함할 수 있다.
상기 발명은 또한 위에서 상술한 바와같은 전자 서브-모듈과 함께 결합하여 사용하기 의한 소켓에 관한 것이다. 특히, 데이타 접속이 다소 표준화되면 상기 소켓은 여러 상황에서 훌륭하게 사용될 수 있다,
한편, 양호하게 상기 제1 및 제2기판 소자는 신호 접속을 통하여, 패키지내에 상호 접속되고, 상기 제2기판 소자는 또다른 신호 접속을 통하여, 패키지내에 영구적으로 제공되고 인쇄 회로 기판에 외부적으로 접속될 수 있는 접속 수단에 연결된다, 상기는 소위 하이브리드 기술(hybrid technique)에 따라 간단한 전자 모듈로 귀착된다. 상기는 상호 접속 기능의 테스트가 단지 상기 기능 부분의 응용의 일부에만 필요할 때 특히 유용하다. 다시 그것은 한쪽 면에 있는 전자 모듈과 다른쪽 면에 있는 또다른 모듈사이의 상호 접속의 테스트에 관련된다. 상기 경계 스캔 기술은 본질적으로 후에 설명되는 바와같이 다른 테스트 목적을 위해서도 사용될 수 있다..
본 발명은 또한 후자의 실시예에 사용하기 위한 기판 소자에 관련되며, 인쇄 회로 기판과, 상호 접속을 통하여 접속된 전술한 최소한 두개의 전자 모듈을 포함하는 전자 장치에 관한 것이다.
또다른 양호한 특징들이 종속항에 기술되어 있다.
본 발명을 도면을 참조하여 더 상세히 설명한다.
제1도는 상호 접속 기능과 함께, 본 발명에 따른 2개의 전자 모듈을 도시한다. 상기 전자 모듈(20,22)은 파선에 의해 표시된다. 각각의 모듈은 각각의 제1 기판 소자(80,82)상에 수용된 기능 부분(30,78)을 포함한다. 상기 기능 부분은 임의의 특성을 가질 수 있는데, 예를들어 그것은 프로세서나, 제어기나, 메모리등 일 수 있다. 상기 2개 모듈의 기술은 같을 필요가 없다.
간단히 하기 위해, 상기 두 전자 모듈은 동일한 것이라 가정한다.
각각의 전자 모듈은 또한 제2기판 소자(88,90)를 구비한다. 상기 제1 및 제2 기판 소자는 임의의 기술로 이루어진 것일 수 있다. 신호 레벨, 슬로프(slope), 클럭 주파수등이 호환가능해야 함이 명백할 것이다. 단순하게 할 목적으로 상기 2개의 전자 모듈사이의 상호 접속 기능만이 논의될 것이다. 적절한 데이타 통로는 4비트의 폭을 가지고 있으며, 상기 모듈(20)은 소스로서만 역할을 하며 모듈(22)은 목적지로서의 역할만 한다. 상기 관점에서 상기 기판 소자(26)는 이제 셀(32,34,36,38)과 직렬 입력(48)을 포함한다, 각 셀에 대해 활성화 입력(50)을 구비한 제어된 출력 버퍼(40,42,44,46)가 제공된다. 또한 테스트 유니트(92)를 제공한다. 상기 테스트 유닛은 전자 모듈에 다음 3개의 신호를 공급한다.
-라인(52) 상에 일련의 테스트 패턴 -테스트 상태 및 동작 상태사이에서 선택하는 라인(54)상의 테스트 제어신호 -시프트 레지스터에서 시프팅을 동기화하는 라인(84)상의 테스트 클럭 신호
상기 라인(84,52) 상의 신호는 동작 상태에 영향을 주지 않는다. 상기 시프트 레지스터 단에 대한 제어 신호는 종래 방법으로 다양하게 발생된다. 간단하게 하기 위해 상기는 상술하지 않는다. 상기 제어 신호로부터 버퍼 단(40,42,44,46)에 대한 제어신호가 유도될 수 있다; 기록동안 그들은 예를 들어 연속적으로 저지된다. 이 역시 여기서는 상세히 설명하지 않는다.
상기 기판 소자(90)의 구성은 기판 소자(88)와 유사하며, 어떤 경우에도 상기 데이타 통로는 적당한 접속부를 포함해야 한다. 상기 소자(90)는 결과 패턴(72)을 위한 일련의 출력을 구비하는 셀(64,66,68,70)을 가지는 시프트 레지스터를 포함한다. 여기에 다시 시프트 레지스터의 일련의 동작동안 라인(71)상의 신호에 의해 차단되는 제어된 버퍼단(56,58,60,62)이 제공된다. 상기 테스트 유닛은 다음 2개의 신호를 공급한다.
-라인(86)상의 클럭인 TCK와 라인(74)상의 테스트/동작 상태 제어 신호TMS. 더구나, 결과 신호는 라인(76)상에 연속적으로 수신된다. 전자 모듈이 목적 장치뿐 아니라 소스 장치로서 동작하도록 될 때에는, 대개 4개의 부가적 접속이 상호 접속 기능 테스트를 위해 요구된다. 상기 시프트 레지스터는 매번 2개의 병렬 접속과 하나의 직렬 접속을 구비한다. 동작 상태에 있어 , 그들은 병렬 방향으로 투명하게 된다. 한편, 그들은 예를들어 래치 기능을 가질수 있으나 그것은 무시되어 진다.
상기 상호 접속 기능 그자체는 양방향성이 된다. 완전한 테스트를 위해, 각각의 시프트 레지스터는 소스로서 뿐만 아니라 목적지로서 동작해야 한다. 그러므로 상기 경우에 (최소) 4개의 부가적 접속은 관련기판 소자를 위해 요구된다. 상기 테스트 결과의 평가는 여기에서 상세히 설명되지 않는다. 상기 3개의 블럭(20,22,24)는 프린트 배선판상에 함께 수용될 수 있다.
상기 상태는 또한 더욱 복잡하게 된다는 것이 명확할 것이다. 모듈은 다수의 다른 모듈에 다른 폭의 데이타 통로를 통해 상호 접속되어 있다. 이미 상기 칩상에, 본발명에 따라 모듈에 상호 접속된 경계 스캔 메카니즘이 제공된 모듈이 있을 수 있다. 테스트 설비는 주어진 상호 접속에 대해 사용되지 않을 것이다. 더구나, 상기 기술된 테스트에 적당하지 않은 아날로그 신호를 위한 상호 접속이 제공될 수 있다. 실제로, 상기 아날로그 신호들은 상기 칩상에서 디지털 신호로 변환되고, 그후 처리되어 다시 아날로그 신호로 변환된다.
대안적으로, 이들 2개의 변환중의 단지 하나만이 칩에 존재할 수 있다.
이경우에 있어 상기 테스트 레지스터는 회로의 디지탈 부분과 아날로그 신호로부터 또는 아날로그 신호로의 변환기 사이에 위치된다. 더구나, 제1도에서 상기 버퍼는 예를들어 상기 신호를 전기적(시프트 레지스터 셀에서) 및 광학적(상호 접속상에에)사이로 변환시킬수 있다. 마지막으로, 상기 공급 접속이 무시되어 진다. 상기 디지탈 데이타 신호의 의미는 임의적이며, 데이타와, 제어와, 다른 신호들도 가능하다.
[양호한 두 실시예의 설명]
제2도는 상기 발명에 따른 전자 모듈의 제1의 물리적 실시예를 도시한다. 상기 물리적 규격은 네델란드왕국, 아인드호펜 필립스에 의해 1987년 출판된 책 마이크로 제어기 및 주변장치 IC 14, 1274페이지에 의해 유도된다.
상기 경우에 있어, 상기 기능부분은 부분 A 에 위치되며, 다른 부분은 부분 B에 위치되고, 상기 패키징은 공지된 방식으로 실현된다. 부분B는 40개의 핀을 구비한다.
이들 핀은 대개 인쇄 회로 기판에 제공되는 홀의 열들에 결합된다. 부분 A는 36핀을 통해 부분 B에 삽입되는데. 이를 위해 부분 B에는 대응하는 소켓 커넥터가 제공된다. 도시된 바와같이, 도면에서 부분B에는 집적 회로가 제공된다; 상기 기판 소자는 리드 C 아래에 케이싱을 가지고 있다. 상기 부분 A에는 상기 핀의 말단에 결합되는 분리된 집적 회로가 제공된다.
또다른 가능성은 상기 부분 B와 같은 방법으로 영구적으로 새겨진 기판 소자를 부분A에 제공하는 것이다. 상기 부분 A의 핀의수는 예를들어 도시된 수보다 작을 수 있는데, 이는 부분 B가 다수의 여유 시프트 레지스터 위치 또는 다른 설비를 포함하고 있기 때문이거나, 표준화의 특성 때문이다. 원칙적인 규칙은: 상기 부분 A가 n접속을 포함할 때, 상기 개수는 상기 부분 B에 대해 2n+4가 되는 것이다.; 그러나, 상기 부분 B는 더 많은 접속을 포함할 수 있다.
제2b도는 상기 발명에 따른 전자 모듈의 말단 도시도이다.
분명히 , 본 발명의 사상에 벗어남이 없이 많은 다른 실시예들을 실행 할 수 있다.
제3도는 상기 발명에 따른 전자 모듈의 제2의 물리적 실시예를 도시한다. 상기 도면은 미합중국 특허출원 4,703,483호와, 일본 우선권 84년 7월 27일 (156618) 및 84년 11월 16일(241977)을 주장한 유럽 특허출원 174,224호로부터 알 수 있다. 상기 공지된 구성은 2개의 기판 소자사이에 상호 접속 테스팅을 포함한다. 본 발명에 따라 특히, 상기 환경에 대한 상호 접속 기능이 테스트된다. 본 발명에 따라 상기 기능 부분은 제1의 기판 소자(104)상에 위치된다. 상기 소자는 제1결합 패드(bound pad,106)를 통해 상기 제2기판 소자(102)에 접속되는데, 예를 들면, 열적으로 압축함으로써 적당한 영역에 제공된 납땜 범프(solder bump)를 녹여서 결합한다. 서로에 대한 2 기판 소자의 위치는 이제 고정된다. 대안적으로 , 상기 2 기판 소자는 인접하여 배치되어 공통의 지지 층, 즉 상기 경우에는 층(100)에 고정된다. 그들은 이제 결합 와이어(bond wire)에 의해 상호 접속되어 있다. 상기 기판 소자(102)상의 전도체 트랙은 굵은선에 의해 표시 되어있다. 결합 와이어(108,110)를 사용하여 상기 트랙은 상기 패키지의 도전 소자에 연결된다. 그들의 외부 말단에서 이들 소자들에는 접속핀(120,124)에 고정된 두꺼운 부분(118,122)이 제공된다.
상기 하부(100), 벽(112,114) 및 상부(116)는 패키지로 밀봉된다.
상기 하이브리드 패키지는 인쇄 회로를 가진 캐리어상에 , 제2도를 참고로하여 상술된 방법으로 설치되어 진다. 상기 접속에 대한 상기 진술은 다시 유효할 것이다: 상기 제2기판 소자는 제1기판 소자상에 존재할 필요가 없는 테스트를 위한 4개의 접속을 포함한다.
확장은 상기 기능적으로는 외부적으로 이용가능할 필요없는 제1기판 소자상의 결합 패드가 여전히 테스트 받을 수 있다는 것이다. 다음은 상기에 따른 예이다: 2개의 결합 패드는 같은 신호를 전달하나, 이중 설비의 결과로 제1기판 소자상의 지연 시간은 , 상기 결합 패드와 목적지간 또는 소스의 위치와 결합 패드간의 기하학적인 거리가 짧기 때문에 더 짧다. 제1도의 구성에서, 상기 시프트 레지스터는 결합 패드 당 하나의 단(stage)을 구비하고; 연관된 버퍼는 이제 상기 패키지의 단일 접속 핀에 함께 연결될 수 있다. 동일한 원리가 다른 이유로도 사용될 수 있다. 주어진 결합 패드가 회로내에서 적절하나, 외부에 전혀 출력되지 않는 신호를 전달하는 것이 대안적으로 가능하다. 상기 경우에 있어 연관된 버퍼는 제1도에서 없어도 상관없다. 따라서 제1 및 제2기판 소자사이의 접속 수는 상기 제2기판 소자와 외부환경(environment)사이의 대응하는 접속 수 보다 더 크다.(클럭 및 제어 접속은 고려되지 않았다.)
[아키텍쳐에 대한 상세한 설명]
제4도는 제2기판 소자에서 실현될 경계 스캔 아키텍쳐(boundary scan architecture)의 더욱 정교한 버전이다. 공급 접속은 무시된다. 상기 연속 테스트 데이타는 입력 TDI상에 나타나고, 종단 저항기(terminating resistor)가 표시된다. 상기 테스트 클럭 신호는 입력 TCK상에 나타난다. 선택 코드가 입력 TMS상에 나타나고, 다시 종단 저항기가 제공된다. 소자(132)는 수신된 연속 코드를 제어신호나 외부로 나가는 클럭 신호에 대한 활성화신호로 변환하는 디코더이다.
제1클럭 신호의 제어하에서 상기 안내 레지스터(134)는 IR 클럭에 의해 클럭되는, 입력 TDI상의 연속 데이타로 로드된다. 제2제어 신호의 제어하에, 상기 레지스터(134)의 새로운 내용은 상기 회로의 또다른 소자를 제어하기 위해 활성화된다.
제3제어 신호의 제어하에 , 상기 레지스터(134)는 라인 (136)상에 병렬 상태 데이타(parrallel status data)로 로드된다. 또다른 제어신호는 출력 버퍼(144)용인에이블 신호 및 출력 멀티플랙서(142)용 선택 신호를(라인 138)제공한다. 상기 안내 레지스터(134)는 디코딩 로직(decoding logic)에 연결되고, 라인(148)을 통해 멀티플랙서(150)에 연결된다. 상기 디코딩 로직(146)은 경계 스캔 레지스터(130), 식별 레지스터(identification register)(152), 사용자 테스트 데이타 레지스터의 어레이, 바이패스 레지스터(bypass register)(156)에 활성화 신호를 공급한다. 상기 레지스터(130)은 한 전자 모듈의 직렬/병렬 시프트 레지스터의 세트를 나타내어서 그것이 인쇄 회로 기판뿐 아니라 제1판 소자내의 기능 부분에 접속되도록 한다. 이들 접속들은 간략화를 위해 생략되어 있다. 상기 레지스터(130,152,154,156)은 상기 블럭(132)(DR 클럭 신호)으로 부터의 선택/제어 신호 및 클럭 신호를 수신한다. 상기 제4도의 아키텍쳐는 필립스 아인드호펜 CFT의 1988년 4월의 표준 경계 스캔 양식의 최종 버젼2.0에서 상술되어 있으며, 제1 및 제2기판 소자의 분할은 거기에 상술되지 않았다.

Claims (9)

  1. 제1디지탈 집적 회로와, 상기 제1집적 회로와 상호 접속 기능을 통해 상기 제1집적 회로에 접속될 수 있는 제2집적 회로(78)사이의 상기 상호 접속 기능을 테스팅하는 테스트 수단을 포함하는 전자 회로 모듈로서, 상기 테스트 수단은, 테스트 유닛과 통신하기 위한 직렬접속과, 상기 상호 접속 기능을 제공하는 구조에 대한 제1병렬 접속부와, 상기 제1집적 회로(30)의 기능부에 대한 제2병렬 접속부를 구비한 시프트 레지스터(32-38)를 포함하며, 테스트 상태에서 상기 직렬 접속과 상기 제1병렬 접속을 활성화하고 동작 상태에서 상기 제1 및 2병렬 접속을 활성화하여 시프트 레지스터가 병렬 방향으로 투명하도록 하는 테스트 선택 매카니즘이 제공되는, 전자 회로 모듈에 있어서, 상기 기능부는 제1기판 소자(80)사에 제공되고, 상기 시프트 레지스터와 테스트 선택 메카니즘은 제2기판 소자(26)에 수용되며, 상기 제1 및 제2기판 소자는 서로에 대하여 물리적으로 고정되는 것을 특징으로 하는 전자 회로 모듈.
  2. 제1항에 있어서, 상기 제1기판 소자(80)는 분리 전자 서브-모듈(A)에 포함되고, 상기 분리 전자 서브-모듈에 대해 상기 제2기판 소자를 포함하는 또다른 전자 서브-모듈(B)이 소켓으로 동작하고, 상기 소켓은 인쇄 회로 기판에 대한 접속을 위한 접속 수단을 자체로 포함하는 것을 특징으로 하는 전자 모듈.
  3. 제2항에 있어서, 상기 분리 전자 서브-모듈(A)은 커넥터 핀(connector pins)을 포함하도록 구성되고, 상기 커넥터핀에 대해 상기 소켓은 접속 소켓 수단을 포함하는 것을 특징으로 하는 전자 모듈.
  4. 제1디지탈 집적 회로(30)의 커넥터 소자를 수용하는 제1상호 접속 수단을 포함하고, 회로 기판에 인터페이싱하는 상기 제1상호 접속 수단에 상호 접속되어서 상기 제1디지탈 집적 회로(30)와 제2디지탈 집적 회로(78)사이의 상호 접속 기능을 제공하는 구조에 접속되도록 하는 제2상호 접속 수단을 가지는, 소켓에 있어서, 상기 소켓은 상기 상호 접속 기능을 테스팅하는 테스트 수단을 구비하며, 상기 테스트 수단은 테스트 유닛과 통신하기 위한 상기 제2상호 접속 수단에 병렬인 직렬 접속부와, 상기 제2상호 접속 수단에의 제1병렬 접속부와, 상기 제1접속 수단에의 제2병렬 접속부를 구비한 시프트 레지스터(32-38)를 포함하며,테스트 상태에서는 상기 직렬 접속부와 제1병렬 접속부를 활성화하고 동작 상태에서는 상기 제1 및 2병렬 접속부를 활성화하여 상기 시프트 레지스터(32-38)를 병렬 방향으로 투명하게 하도록 상기 제2접속 수단에 병렬인 입력(TMS)을 구비한 테스트 선택 매카니즘이 제공되며, 상기 제1 및 2상호 접속 수단의 최소한 한 부분은 양방향으로 활성인 것을 특징으로 하는 소켓.
  5. 제4항에 있어서, 소켓은, 테스트 패턴을 위한 직렬 입력(48)과, 결과 패턴을 위한 출력(72)과,테스트 클럭 입력과,테스트 제어 입력과, 상기 직력 입력(48)과 상기 직렬 출력(72)사이에 최소한 2개의 선택적으로 활성화가 가능한 데이타 경로를 포함하는 것을 특징으로 하는 소켓.
  6. 제4항 또는 제5항에 있어서, 상기 제1상호 접속 수단은 소켓 상호 접속 수단을 표시하고, 제2상호 접속 수단은 상기 회로 기판에 기계적 인터페이싱을 허용하는 것을 특징으로하는 소켓.
  7. 제1항에 있어서, 상기 제1 및 제2기판 소자는 패키지내 신호 접속(106)을 통해 서로 접속되며, 상기 제2기판 소자는 또다른 신호 접속을 통해 패키지내에 고정되고 인쇄 회로 기판에 외부적으로 접속될 수 있는 접속 수단에 접속되는 것을 특징으로 하는 전자 모듈.
  8. 제7항에 있어서, 상기 제1 및 제2기판 소자 사이의 접속수는 상기 제2기판 소자와 환경사이의 대응 접속 수보다 작은 것을 특징으로 하는 전자 모듈.
  9. 전자 모듈들은 각각, 상기 접속 기능을 통해 상호 접속된 디지털 집적회로와, 상기 접속 기능을 테스트하는 테스트수단을 포함하되, 상기 테스트 수단은 테스트 유닛과 통신하기 위한 직렬 접속부와, 상기 접속 기능을 제공하는 구조에의 제1병렬 접속부와, 상기 제1집적회로(30)의 기능부에의 제2병렬 접속부를 구비하는 시프트 레지스터(32-38)를 포함하며, 상기 전자 모듈에는 테스트 상태에서 상기 직렬 접속부와 상기 제1병렬 접속부를 활성화하고, 동작 상태에서 상기 제1 및 제2병렬 접속부를 활성화하여 상기 시프트 레지스터가 병렬방향으로 투명하게 되도록 하는 테스트 선택 메카니즘이 제공되는, 인쇄 회로 기판과 최소한 2개의 상기 전자 모듈을 포함하는 디지털 신호 처리용 전자 장치에 있어서, 상기 기능부는 제1기판 소자(80)에 제공되고, 상기 시프트 레지스터와 테스트 선택 매카니즘은 제2기판 소자(26)에 수용되고, 상기 제1 및 2기판 소자는 서로에 대하여 물리적으로 고정되는 것을 특징으로 하는 전자 장치.
KR1019890006926A 1988-05-27 1989-05-24 전자 모듈 소켓장치 KR0163756B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8801362A NL8801362A (nl) 1988-05-27 1988-05-27 Elektronische module bevattende een eerste substraatelement met een funktioneel deel, alsmede een tweede substraatelement voor het testen van een interkonnektiefunktie, voet bevattende zo een tweede substraatelement, substraatelement te gebruiken als zo een tweede substraatelement en elektronisch apparaat bevattende een plaat met gedrukte bedrading en ten minste twee zulke elektronische modules.
NL8801362 1988-05-27

Publications (2)

Publication Number Publication Date
KR890017546A KR890017546A (ko) 1989-12-16
KR0163756B1 true KR0163756B1 (ko) 1999-03-20

Family

ID=19852363

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890006926A KR0163756B1 (ko) 1988-05-27 1989-05-24 전자 모듈 소켓장치

Country Status (6)

Country Link
US (1) US4967142A (ko)
EP (1) EP0344834B1 (ko)
JP (1) JP2857764B2 (ko)
KR (1) KR0163756B1 (ko)
DE (1) DE68909111T2 (ko)
NL (1) NL8801362A (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2561164B2 (ja) * 1990-02-26 1996-12-04 三菱電機株式会社 半導体集積回路
US5159598A (en) * 1990-05-03 1992-10-27 General Electric Company Buffer integrated circuit providing testing interface
JPH04212524A (ja) * 1990-12-06 1992-08-04 Matsushita Electric Ind Co Ltd 半導体集積回路
TW216472B (ko) * 1991-12-18 1993-11-21 Philips Nv
US5410551A (en) * 1992-01-02 1995-04-25 Andahl Corporation Net verification method and apparatus
US5260649A (en) * 1992-01-03 1993-11-09 Hewlett-Packard Company Powered testing of mixed conventional/boundary-scan logic
US5448166A (en) * 1992-01-03 1995-09-05 Hewlett-Packard Company Powered testing of mixed conventional/boundary-scan logic
TW253097B (ko) * 1992-03-02 1995-08-01 At & T Corp
US5285152A (en) * 1992-03-23 1994-02-08 Ministar Peripherals International Limited Apparatus and methods for testing circuit board interconnect integrity
US5534774A (en) * 1992-04-23 1996-07-09 Intel Corporation Apparatus for a test access architecture for testing of modules within integrated circuits
US5471481A (en) * 1992-05-18 1995-11-28 Sony Corporation Testing method for electronic apparatus
US5809036A (en) * 1993-11-29 1998-09-15 Motorola, Inc. Boundary-scan testable system and method
WO1995016924A1 (en) * 1993-12-16 1995-06-22 Philips Electronics N.V. Device for testing the connection between an output of a means which outputs a fixed logic value and the input of a circuit
US5787098A (en) * 1996-07-29 1998-07-28 International Business Machines Corporation Complete chip I/O test through low contact testing using enhanced boundary scan
US5974578A (en) * 1996-08-06 1999-10-26 Matsushita Electronics Corporation Integrated circuit and test method therefor
US6617872B2 (en) * 1996-10-04 2003-09-09 Texas Instruments Incorporated Reduced cost, high speed integrated circuit test arrangement
US6114870A (en) * 1996-10-04 2000-09-05 Texas Instruments Incorporated Test system and process with a microcomputer at each test location
US6199182B1 (en) * 1997-03-27 2001-03-06 Texas Instruments Incorporated Probeless testing of pad buffers on wafer
US5963464A (en) * 1998-02-26 1999-10-05 International Business Machines Corporation Stackable memory card
GB2344184A (en) 1998-11-26 2000-05-31 Ericsson Telefon Ab L M Testing integrated circuits
JP4887552B2 (ja) * 2000-07-04 2012-02-29 富士通セミコンダクター株式会社 Lsiチップのレイアウト設計方法
US6731128B2 (en) * 2000-07-13 2004-05-04 International Business Machines Corporation TFI probe I/O wrap test method
WO2002080268A1 (en) * 2001-03-30 2002-10-10 Infineon Technologies Ag A substrate for mounting a semiconductor chip
WO2002082109A1 (en) 2001-04-09 2002-10-17 Koninklijke Philips Electronics N.V. Integrated circuit with power supply test interface
DE102004014242B4 (de) * 2004-03-24 2014-05-28 Qimonda Ag Integrierter Baustein mit mehreren voneinander getrennten Substraten
JP2006200983A (ja) * 2005-01-19 2006-08-03 Denso Corp 半導体集積回路装置およびその試験方法
US8991829B2 (en) 2007-11-20 2015-03-31 The Timken Company Non-contact labyrinth seal assembly and method of construction thereof
KR101014965B1 (ko) 2008-11-03 2011-02-16 유수엽 임베디드 보드 개발 및 교육용 보드유닛
JP2013142434A (ja) 2012-01-10 2013-07-22 Showa Corp 軸受構造体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1003048B (it) * 1972-03-17 1976-06-10 Honeywell Inf Systems Dispositivo per verificare il cor retto comportamento di unita circui tali integrate sequenziali
US4145620A (en) * 1977-10-05 1979-03-20 Serel Corporation Modular dynamic burn-in apparatus
US4567432A (en) * 1983-06-09 1986-01-28 Texas Instruments Incorporated Apparatus for testing integrated circuits
DE3578224D1 (de) * 1984-07-27 1990-07-19 Fujitsu Ltd Integrierte schaltung vom chip-auf-chip-typ.
FR2569411B1 (fr) * 1984-08-23 1986-11-21 Charbonnages Ste Chimique Nouveau procede de fabrication de terpolymeres radicalaires de l'ethylene et de copolymeres radicalaires de l'ethylene
NL8502476A (nl) * 1985-09-11 1987-04-01 Philips Nv Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers.
JPS63182585A (ja) * 1987-01-26 1988-07-27 Toshiba Corp テスト容易化機能を備えた論理回路
JPS63286781A (ja) * 1987-05-19 1988-11-24 Mitsubishi Electric Corp 回路の試験方法

Also Published As

Publication number Publication date
JPH0225774A (ja) 1990-01-29
US4967142A (en) 1990-10-30
EP0344834B1 (en) 1993-09-15
JP2857764B2 (ja) 1999-02-17
NL8801362A (nl) 1989-12-18
EP0344834A1 (en) 1989-12-06
DE68909111D1 (de) 1993-10-21
DE68909111T2 (de) 1994-03-31
KR890017546A (ko) 1989-12-16

Similar Documents

Publication Publication Date Title
KR0163756B1 (ko) 전자 모듈 소켓장치
EP0481703B1 (en) Interconnect substrate having integrated circuit for programmable interconnection and sample testing
US5115435A (en) Method and apparatus for bus executed boundary scanning
US4504783A (en) Test fixture for providing electrical access to each I/O pin of a VLSI chip having a large number of I/O pins
US4812678A (en) Easily testable semiconductor LSI device
US7880491B2 (en) Multilayer semiconductor device
KR0167591B1 (ko) 경계주사 테스트 회로를 가진 반도체 장치
US5731701A (en) Analog autonomous test bus framework for testing integrated circuits on a printed circuit board
JPS6370177A (ja) 回路試験方法
JPS5844521A (ja) 集積回路実装構造体
JPH01501033A (ja) 素早い注文設計及び独特な試験能力の為の集積回路パッケージ形式
US8185788B2 (en) Semiconductor device test system with test interface means
US6408414B1 (en) Semiconductor device provided with a boundary-scan test circuit
US7579689B2 (en) Integrated circuit package, and a method for producing an integrated circuit package having two dies with input and output terminals of integrated circuits of the dies directly addressable for testing of the package
EP0414378B1 (en) An adapter for integrated circuit elements and a method using the adapter for testing assembled elements
US5894548A (en) Semiconductor device having test circuit
KR970072253A (ko) 반도체 웨이퍼 및 장치 테스트 방법
US6519728B2 (en) Semiconductor integrated circuit having test circuit
JP3763385B2 (ja) 半導体装置
KR900013618A (ko) 집적 회로 모듈 및 반도체 기판
KR100503692B1 (ko) 고정논리값을출력하는수단의출력과회로의입력사이의접속테스팅장치
KR100204565B1 (ko) 바운더리 스캔 입출력 신호 연결 제어장치
US6011387A (en) Analog autonomous test bus framework for testing integrated circuits on a printed circuit board
JP4525125B2 (ja) マルチチップ型半導体装置
JP2000284024A (ja) 半導体装置及び集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020828

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee