JP2857764B2 - 電子モジュール - Google Patents

電子モジュール

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JP2857764B2
JP2857764B2 JP1131252A JP13125289A JP2857764B2 JP 2857764 B2 JP2857764 B2 JP 2857764B2 JP 1131252 A JP1131252 A JP 1131252A JP 13125289 A JP13125289 A JP 13125289A JP 2857764 B2 JP2857764 B2 JP 2857764B2
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ラルス・アルイェン・ラオウル・エーレンステイン
フランシスカス・ヘラルダス・マリア・デ・ヨング
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、第１のディジタル集積回路と、この第１の
集積回路とこの第１の集積回路へ系統連系機能を経由し
て接続され得る第２の集積回路との間の前記系統連系機
能を試験する試験手段とを具えた電子モジュールであっ
て、その試験手段は試験ユニットと連絡するための直列
接続を有する桁送りレジスターと、系統連系機能への第
１の並列接続と、及び第１の集積回路の機能部分への第
２の並列接続とを具え、試験状態では前記直列接続と第
１の並列接続とを活性化し動作状態では前記第１と第２
との並列接続を活性化するための試験選択機構を具え、
それで前記桁送りレジスターが並列方向に透過性である
電子モジュールに関するものである。走査試験（スキャ
ン・テスト）即ち、LSSD原理に従ったディジタル集積回
路の試験法は一般に知られており、その回路は試験モー
ドでは直列に接続されており且つテストパターンで満た
されたフリップ・フロップを具える。次に、この回路は
動作状態に設定され、それでフリップ・フロップの内容
が変えられる。最後に、このフリップ・フロップは再び
直列に接続されて１つのａ結果パターンが出力される。
評価はテストパターンと結果パターンとの比較を基礎と
して実行される。
（従来技術とその問題点） 前述の継続は複数の電子モジュール間の系統連系機能
を試験するための境界走査技術と呼ばれるものにより形
成される。テストパターンと結果パターンとはこのとき
異なる電子モジュール内に実現され得る。動作状態では
特にデータ伝送が種々のモジュール間で実現される。こ
の方法、及び適当な電子モジュールも、参考としてここ
に組み込まれた本出願人の名で出願した（米国特許出願
通し番号第902910号に相当する）先のオランダ特許出願
第8502476号によって既知である。この境界走査技術
は、然し乍ら、系統連系機能の試験に限定されず、実質
的に同じ設備を用いて、前記機能部分の内部動作も系統
連系機能と別にあるいは一緒にのいずれかで試験され得
る。系統連系の試験は、然し乍ら、両方の相互接続され
た電子モジュールが試験のために適当に設備された場合
にのみ可能である。機能部分の内部動作の試験のために
は、可能な限り多くの形の集積回路が境界走査設備を具
えた場合に標準化も達成され得る。然し乍ら、多くの商
業ベースで入手可能なモジュールが必要な設備を欠いて
いる。
（発明の概要） とりわけ、必要な素子を含む電子モジュールを提供す
ることが本発明の目的であり、機能的な基板素子、即ち
実際のチップの製造がこれらの素子を最終的に備えた場
合でさえも、合成されたモジュールは製造コストが低く
且つ電子モジュールの標準寸法を有する。
これを達成するために、本発明の第１の局面に従っ
て、前記機能部分が第１の基板素子上に備えられ、前記
桁送りレジスターと試験選択機構とが第２の基板素子上
に収容されており、前記第１と第２との基板素子が相互
に物理的に固定されている。この２個の基板素子は種々
の方法で相互に固定され得る。電子モジュール全体が標
準寸法を有するから、プリント回路板上へ簡単に固定さ
れ得る。プリント回路板は、例えば導体通路あるいはワ
イヤーラップ技術と称されるものを経由して、その板へ
恒久的に備え付けられ又は接続された回路を意味すると
理解されるべきであり、板と固定機構との技術も異なり
得る。モジュールの形状も、例えば２列のピンを有する
DIL、もっと多くのピンの列を有するもの、ピンのマト
リックスを有するもの、表面取付装置（SMD）又は他の
突出したピンを有さないもの、その他のように異なり得
る。
（本発明の別の局面） 好適には、前記第１の基板素子は分割された電子サブ
モジュールに収容され、そのサブモジュールに対して前
記第２の基板素子を収容している別の電子サブモジュー
ルがそれ自身プリント回路板へ接続する接続手段を具え
るソケットとして働く。このピギーバック技術と称され
るものは、例えばマイクロプロセッサに外部メモリを与
えるためによく知られる。この既知の技術は、然し乍
ら、試験環境をカバーせず、単にピギーバック部分の分
離を容易にするために働くのみである。例えば、PROMメ
モリは従って外部的にプログラムされ得てその後に接続
される。本発明によれば、この実際の機能はピギーバッ
ク形態をした試験ソケット上に備えられる。ピギーバッ
ク相互接続が正しく動作した場合には、モジュール間の
別の系統連系機能が従って簡単に試験され得る。参考中
に既に記載されたように、系統連系機能はそれ自身も、
緩衝器、位相反転器及び基礎的要素のような、別のディ
ジタル回路を具え得る。
本発明は前述のような電子サブモジュールとの結合に
用いるソケットにも関連する。特に、データ接続が多少
なりとも標準化された場合には、そのようなソケットは
種々の状況に魅力的に用いられ得る。
他方、前記第１と第２との基板素子は好適には信号接
続を経てパッケージ内で相互接続されており、第２の基
板素子は別の信号接続を経て、パッケージ内に恒久的に
備えられ且つプリント回路板へ外部的に接続され得る接
続手段へ接続されている。これが混成技術（ハイブリッ
ド・テクニック）と称されるものに従った単純な電子モ
ジュールに帰着する。これは系統連系機能を試験する要
求が機能部分の幾つかの応用のみに関係する場合にも魅
力的であり得る。一方側で電子モジュールそれ自身の間
の又他方側で別のモジュールとの間の系統連系の試験に
も再びそれが関連する。境界走査技術は、以下に述べる
ように本質的に他の試験目的にも使用され得る。
本発明は後者の実施例に用いられる基板素子にも関連
し、且つプリント回路板と系統連系を経て接続された前
述のものに従った少なくとも２個の電子モジュールとを
具える電子装置にも関連する。更に魅力的な局面が関連
請求項に記載される。
（実施例） 以下、本発明を図面を参照しながら説明する。
第１図は系統連系機能と一緒に、本発明による２個の
電子モジュールを示す。電子モジュール20,22は破線に
よって表現される。各モジュールは第１の基板素子80,8
2上にそれぞれ収容された機能部分30,78を具える。この
機能部分は、例えば処理装置，制御装置，記憶装置その
他の任意の性質のものであってもよい。両モジュールの
技術が同一である必要はない。簡単化のために、これら
２個の電子モジュールが同じであると仮定する。各電子
モジュールは第２の基板素子88,90をもそれぞれ具え
る。第１と第２との基板素子は任意の技術的実現化のも
のであってもよい。信号レベル，傾斜，クロック周波数
及びその他同様のものは両立できる必要があることは明
らかである。単純化のために２個の電子モジュール間の
系統連系機能のみを説明する。関連するデータ通路は４
ビットの幅を有し、電子モジュール20は専ら源泉として
働き一方電子モジュール22は専ら宛先として働く。この
点では基板素子26はこの時セル32,34,36,38を有する４
段桁送りレジスターと直列入力端子48とを具える。各セ
ルに対して、活性化入力端子50と共に制御出力緩衝器4
0,42,44,46を備えられる。試験ユニット92も備えられ
る。この試験ユニットが前記電子モジュールに３つの信
号 ・線52上に直列テストパターン ・試験状態と動作状態との間の選択を行う線54上の試験
制御信号、 ・桁送りレジスター内の桁送りを同期させる線84上の試
験クロック信号、 を供給する。
線84,54上の信号は動作状態では作用しない。桁送り
レジスタ段用制御信号は種々の、普通の方法で発生され
得る。これは単純化のために説明しない。前記制御信号
から出力緩衝器40,42,44,46用制御信号も引き出され得
て、書き込みの間はそれらは例えば連続的に抑制され
る。これは両者共詳述しない。
第２の基板素子90の構造は第２の基板素子88の構造と
類似していて、いずれの場合にも、データ通路が適当な
接続を具えねばならない。この第２の基板素子90は結果
パターン用の直列出力端子72と共にセル64,66,68,70を
有する桁送りレジスターを具える。ここには再び線71上
の信号により桁送りレジスターの直列動作の間阻止され
る制御緩衝器56,58,60,62を備えられる。前記試験ユニ
ットは２つの信号；線86上のクロックであるCKと線74上
の試験／動作状態制御信号TSMとを供給する。更に、結
果信号が線76上に直列的に受信される。電子モジュール
が宛先装置と同様に源泉装置として動作するよう企てら
れた場合には、一般に４個の付加的接続が系統連系機能
を試験するために必要である。桁送りレジスターはいつ
も２個の並列接続と１個の直列接続とを具える。動作状
態では、例えばそれらは並列方向には透過性である。他
方、それらはそのとき例えばラッチ機能をも有するが、
然しそれは無視される。系統連系機能それ自身は双方向
性でもあり得る。完全試験に対しては、各桁送りレジス
ターはこのとき宛先と同様に源泉として働き得ねばなら
ない。従って、その場合には（少なくとも）４個の付加
的接続が関連する基板素子用に必要である。試験結果の
評価はここでは詳述しない。３個のブロック20,22,24は
プリント回路板上に一緒に収容され得る。
状況がもっと複雑でもあり得ることは明らかである。
モジュールは他の複数のモジュールへ異なる幅のデータ
通路を介して相互接続され得る。本発明によって複数の
モジュールへ系統連系された、チップ上に既に境界走査
機構が備えられたモジュールがあり得る。試験設備が所
定の系統連系用に使われないこともあり得る。更に、前
述の試験には適しないアナログ信号用の系統連系も備え
られ得る。実際にはそのようなアナログ信号は一般にチ
ップ上でディジタル信号へ変換され、その後それらが処
理されて続いて再びアナログ信号に変換される。それと
も、これら２つの変換のうちの１つのみがチップ上に存
在してもよい。その場合には試験レジスターは回路のデ
ィジタル部分とアナログ信号へ又はからの変換器との間
に置かれる。更に、第１図においては緩衝器が、例えば
電気的（桁送りレジスターセル内）と光学的（系統連系
内）との間の信号を変換できる。最後に、電源接続は無
視した。ここでディジタル・データ信号の意味は、デー
タ信号，制御信号，及びあるいは他の信号の任意のもの
であることは明らかである。
第2a図及び第2b図は、本発明による電子モジュールの
第１の物理的実現を示す。物理的寸法は、オランダのア
インドーフェンのフィリップスにより発行された本であ
るマイクロ・コントローラ及び周辺機器の1987年IC14版
の1274頁から得られる。
この場合には機能部分が部品Ａに置かれ、他の部分は
部品Ｂに置かれており、包装は既知の方法で実現されて
いる。部品Ｂは40ピンを具える。これらのピンはプリン
ト回路板中に普通に備えられた孔の列に半田付けされ得
る。部品Ａは36ピンによって部品Ｂに挿入され得て、そ
の目的のために部品Ｂは対応するソケット接続体を備え
られる。図示のごとく、部品Ｂは蓋Ｃの下にケーシング
を有する基板素子の形で集積回路を備えられる。部品Ａ
はこの時ピンの端部へ半田付けされた分離された集積回
路を備えられ得る。他の可能性は部品Ｂと同じ方法で恒
久的に据え付けられた基板素子と共に部品Ａを与えるこ
とである。例えば部品Ｂが桁送りレジスターの位置又は
他の設備には過多の数を具えているから、又は標準化の
観点から、部品Ａのピンの数は図示の数より少なくても
よい。主要な規則は、部品Ａがｎ個の接続を具える場合
には、この数は部品Ｂに対して2n＋４に達し、然し乍
ら、部品Ｂはもっと接続を具えてもよい。第2b図は本発
明によるこの電子モジュールの側面図である。明らか
に、多くの他の実現化が本発明の範囲から逸脱すること
なく実行可能である。
第３図は本発明による電子モジュールの第２の物理的
実現を示す。この形は1984年７月27日付日本特許出願特
願昭59−156618号（特開昭61−35546号）及び1984年11
月16日付日本特許出願特願昭59−241977号（特開昭61−
120437号）を優先権主張した欧州特許出願第174224号，
米国特許第4703483号から得られる。この既知の構造は
２個の基板素子間の系統連系の試験を含む。本発明に従
って、特に周囲への系統連系機能が試験される。本発明
に従って、機能部分は第１の基板素子104内に置かれ
る。この素子は、第１の結合パッド106を経て、例えば
適当な範囲に設けられた半田の隆起が溶かされるような
熱圧着によって、第２の基板素子102へ接続される。２
つの基板素子の相互関係位置はこれで固定される。代わ
りに、２つの基板素子が隣り合って配置されてもよく、
この場合には底部100のような共通支持層上に両者が固
定される。それから２つの基板素子は結合線により相互
接続され得る。基板素子102上の導体通路は太い線によ
って表示されている。結合線108,110を用いてこの導体
通路がパッケージの導通素子へ接続される。それら導体
素子の外側端部においてこれらの導通素子は接続ピン12
0,124へ固着される厚くされた部分118,122を設けられ
る。底部100,壁112,114及び頭部116が気密に封じられた
パッケージを形成する。この混成パッケージは、第2a,2
b図を参照して説明したのと同じ方法で、プリント回路
による搬送器上に取り付けられ得る。接続に関する上記
の説明は、第１の基板素子上に存在する必要のない試験
用の４つの接続を具えた第２の基板素子にも再び適用さ
れ得る。機能上は外部的に利用できる必要のない第１の
基板素子上の結合パッドがなお試験に供され得ること
に、拡張が存する。以下はこの状況における例であり、
２つの結合パッドが同じ信号を搬送し、然し乍ら二重設
備の結果として、結合パッドと宛先との間、又は源泉と
結合パッドとの間の幾何学的距離がより短いから、第１
の基板素子上の遅延時間はより短くてよい。第１図に示
した機構内で、桁送りレジスターは結合パッドごとに１
段を具え、付属する緩衝器は従ってパッケージの単一の
接続ピンへ一緒に接続され得る。同じ原理が他の理由に
も用いられ得る。代わりに所定の結合パッドに対して、
回路内には関係するが然し周囲への出力では全くない信
号を搬送することも可能である。その場合には第１図で
付属する緩衝器さえも廃止され得る。従って、第１と第
２との基板素子間の接続の数は、第２の基板素子と周囲
との間の接続の対応する数（特にクロックと制御接続と
は勘定に入れないで）より大きい。
第４図は第２の基板素子内で実現され得るような境界
走査構成の一層詳細な説明を示す。電源接続は無視し
た。直列試験データは入力端子TDI上に現れ、終端抵抗
が示される。試験クロック信号はこのとき入力端子TCK
上に現れる。選択コードは入力端子TMS上に現れ、再び
終端抵抗が備えられる。素子132はデコーダであり、そ
のデコーダは受信された直列コードを制御信号へ又は外
向性クロック信号用活性化信号へ変換する。第１のクロ
ック信号の制御のもとで、命令レジスター134が入力端
子TDI上の直列データをロードされ、IRクロックにより
クロックされる。第２の制御信号の制御のもとで、命令
レジスター134の“新しい”内容が回路の別の素子を制
御するために活性化される。第３の制御信号のもとで、
命令レジスター134は線136上の並列状態データをロード
される。別の制御信号が（線138及び140上に）出力マル
チプレクサ142用の選択信号及び出力緩衝器144用のイネ
ーブル信号を与える。この命令レジスター134はデコー
ド論理回路146へ接続され、且つ線148を介してマルチプ
レクサ150へ接続される。デコード論理回路146は境界走
査レジスター130と、同定レジスター152と、ユーザ試験
データ・レジスター154の配列と、及びバイパス・レジ
スター156とへ活性化信号を印加する。この境界走査レ
ジスター130は１個の電子モジュールの直列／並列桁送
りレジスターの組を表現し、従ってそれはプリント回路
板へと同様に第１の基板素子内の機能部分へ接続され得
る。これらの接続は単純化のために省略した。各レジス
ター130,152,154,156はクロック信号とデコーダ素子132
からの選択／制御信号（DR クロック信号）とを受信す
る。第４図の構成は1988年４月のCTF、フィリップス・
アインドーフェン、標準境界走査構成の最終版2.0内に
本質的に記載されているが、第１と第２との基板素子へ
の分割はそこには記載されていない。
【図面の簡単な説明】
第１図は本発明による２個の電子モジュールとそれらの
間の系統関連機能とを示し、 第2a図及び第2b図は本発明による電子モジュールの第１
の物理的実現を示し、第2a図は正面図、第2b図は側面図
であり、 第３図は本発明による電子モジュールの第２の物理的実
現を示し、 第４図は境界走査構成の一層広大な変形を示す。 20,22…電子モジュール、26…基板素子 30,78…機能部分、32,34,36,38,64,66,68,70…セル 40,42,44,46,56,58,60,62…緩衝器 48…直列入力端子、50…活性化入力端子 52,54,71,74,76,84,86,136,138,140,148…線 72…直列出力端子、80,82,104…第１の基板素子 88,90,102…第２の基板素子、92…試験ユニット 100…底部、106…結合パッド 108,110…結合線、112,114…壁 116…頭部、118,122…厚くされた部分 120,124…接続ピン、130…境界走査レジスター 132…デコーダ素子、134…命令レジスター 142…出力マルチプレクサ、144…出力緩衝器 146…デコード論理回路、150…マルチプレクサ 152…同定レジスター、154…ユーザ試験データ・レジス
ター 156…バイパス・レジスター
フロントページの続き (72)発明者 ラルス・アルイェン・ラオウル・エーレ ンステイン オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (72)発明者 フランシスカス・ヘラルダス・マリア・ デ・ヨング オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (56)参考文献 特開 昭61−80073（ＪＰ，Ａ) 特開 昭61−120437（ＪＰ，Ａ) 特開 昭61−35546（ＪＰ，Ａ) 特開 昭63−205580（ＪＰ，Ａ) 特開 昭63−308583（ＪＰ，Ａ) 特開 昭56−40771（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のディジタル集積回路と、この第１の
    集積回路とこの第１の集積回路へ系統連系機能を経由し
    て接続され得る第２の集積回路との間の前記系統連系機
    能を試験する試験手段とを具えた電子モジュールであっ
    て、その試験手段は試験ユニットと連絡するための直列
    接続を有する桁送りレジスターと、系統連系機能への第
    １の並列接続と、及び第１の集積回路の機能部分への第
    ２の並列接続とを具え、試験状態では前記直列接続と第
    １の並列接続とを活性化し動作状態では前記第１と第２
    との並列接続を活性化するための試験選択機能を具え、
    それで前記桁送りレジスターが並列方向に透過性である
    電子モジュールにおいて、 前記機能部分が第１の基板素子上に備えられ、前記桁送
    りレジスターと試験選択機構とは第２の基板素子上に収
    容されており、前記第１と第２との基板素子が相互に物
    理的に固定されていることを特徴とする電子モジュー
    ル。
  2. 【請求項２】前記第１の基板素子は分割された電子サブ
    モジュールに含まれ、そのサブモジュールに対して前記
    第２の基板素子を具える別の電子サブモジュールがそれ
    自身プリント回路板へ接続する接続手段を具えるソケッ
    トとして働くことを特徴とする請求項１記載の電子モジ
    ュール。
  3. 【請求項３】前記分割された電子サブモジュールが、接
    続ピン用に前記ソケットが接続ソケット手段を具えた接
    続ピンを含むように構成されたことを特徴とする請求項
    ２記載の電子モジュール。
  4. 【請求項４】前記接続手段の少なくとも一部が両方向に
    能動であることを特徴とする請求項２又は３記載のごと
    き前記別の電子サブモジュール用のソケット。
  5. 【請求項５】テストパターン用の直列入力端子と、結果
    パターン用の直列出力端子と、試験クロック入力端子
    と、試験制御入力端子と、及び前記直列入力端子と直列
    出力端子との間の少なくとも２個の任意に活性化できる
    データ通路とを具えることを特徴とする請求項２又は３
    記載のごとき前記別の電子サブモジュール用のソケッ
    ト。
  6. 【請求項６】前記第１と第２との基板素子がパッケージ
    内で信号接続を経由して相互に接続され、前記第２の基
    板素子は別の信号接続を介してこのパッケージ内に固定
    され且つプリント回路板へ外部的に接続され得る接続手
    段へ接続されていることを特徴とする請求項１記載の電
    子モジュール。
  7. 【請求項７】第１と第２との基板素子の間の接続の数が
    第２の基板素子と周囲との間の対応する接続の数よりも
    大きいことを特徴とする請求項６記載の電子モジュー
    ル。
  8. 【請求項８】前記桁送りレジスターと請求項６又は７記
    載の電子モジュールに使用するための試験制御機構とを
    具えた基板素子。
  9. 【請求項９】テストパターン用の直列入力端子と、結果
    パターン用の直列出力端子と、試験クロック入力端子
    と、試験制御入力端子と、及び前記直列入力端子と直列
    出力端子との間の少なくとも２個の任意に活性化できる
    データ通路とを具えることを特徴とする請求項８記載の
    基板素子。
  10. 【請求項１０】プリント回路板と系統連系機能を経由し
    て相互接続された請求項1,2,3,6又は７のいずれか１項
    に記載の少なくとも２個の電子モジュールとを具えたデ
    ィジタル信号処理用電子装置。
JP1131252A 1988-05-27 1989-05-24 電子モジュール Expired - Fee Related JP2857764B2 (ja)

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