JPH04144160A - 集積回路チップのための低外形、高密度のパッケージとする装置 - Google Patents
集積回路チップのための低外形、高密度のパッケージとする装置Info
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- H05K3/3421—Leaded components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、一般的には高密度メモリアレイ実装方法及び
装置に関し、特定的には高密度マルチチップメモリモジ
ュールを両側に配した回路基板を製造する実装技術に関
する。 ［０００２１
装置に関し、特定的には高密度マルチチップメモリモジ
ュールを両側に配した回路基板を製造する実装技術に関
する。 ［０００２１
【従来の技術］
近年における半導体組立て技術の進歩はコンピュータ産
業に衝撃を与え、高速低価格及び高密度コンピュータシ
ステムに対する要望を増加させた。集積回路（ＩＣ）機
能の寸法はほぼ１ミクロンまで縮小され、それによって
回路の集積規模の増大を容易ならしめた。現在では、コ
ンピュータの中央処理装置（ＣＰＵ）の機能は単一のＩ
Ｃチップ上に実現できるので、コンピュータシステムを
高速で動作させることが可能である。このようなチップ
レベルの能力の恩恵を最大にするためにはメモリサブシ
ステムの性能をコンピュータの性能に、特定的にはＣＰ
Ｕの性能に厳密に整合させなければならない。 ［０００３］ メモリサブシステムの大きさ（サイズ）及び価格はコン
ピュータシステムの値段／性能における主要因である。 主メモリの最大の大きさは、一般的にＣＰＵのアドレス
指定能力によって制限される。高性能ＣＰＵチップが開
発されるに及んで高速で大きいメモリ能力が必要とされ
ている。しかし現代のランダムアクセスメモリ即ちＲＡ
Ｍは比較的高価であり、コンピュータシステムの総合的
な大きさの大きい部分を占めている。従って、高密度メ
モリアレイの実装技術、特に既存のコンピュータのプラ
ットフォームもしくはキャビネットを再設計する要をな
くして古い型の、低廉なメモリチップ技術を使用できる
技術が要望されている。若干の場合には、高密度にメモ
リを実装することが間隔的制約に反するためにバックプ
レーンのような、または高密度実装による熱を除去でき
ないなめに冷却システムのような、コンピュータのプラ
ットフォーム／キャビネット要素を再設計する必要をも
たらす。 ［０００４］ 主メモリの別の要求は主記憶サブシステム及びＣＰＵチ
ップ内のＲＡＭ間の高速相互接続である。何故ならば、
このようなオフチップ相互接続がシステムの温合性能を
制限する要因となるからである。一般にメモリ装置はバ
スに方向付けられているので、主メモリとＣＰＵとの間
の相互接続はそれ程複雑ではなく、またエラーも生じに
くい。それでもＲＡＭチップ間相互接続は、メモリサブ
システムの性能が低下するのを避けるために、インダク
タンス及び浮遊容量が付加されるのを最４′Ｘならしめ
なくてはならない。 ［０００５］ ［発明の概要］ 本発明はより大きく、より経済的なメモリサブシステム
が得られるように改善された高密度メモリアレイ実装方
法及び高密度に実装されたメモリアレイ装置を提供する
。 ［０００６］ 本発明は、その広に面において、隣接する複数の基板を
受入れるように所定の距離で等間隔に隣接して配列され
た複数のコネクタを有するコンピュータのバックプレー
ン内に挿入されるように形成され、集積回路チップを低
い外形（プロファイル）で高密度に実装した装置に係り
、本装置は［０００７］ 第１の表面及び第２の表面に導電性部分を有し、バック
プレーンのコネクタ内に挿入されるように形成されてい
る回路基板、［０００８］ それぞれが、第１の側と第２の側とを有し、第１及び第
２の側にこれらの側上の導電性部分と導電的に取りつけ
られている低外形集積回路チップを有する少なくとも２
つのほぼ平面状のマルチチップモジュール、［０００９
］ 前記少なくとも２つのマルチチップモジュールの一方を
回路基板の第１の表面上の導電性部分の選択された点に
、また前記少なくとも２つのマルチチップモジュールの
他方を回路基板の第２の表面上の導電性部分の選択され
た点にそれぞれ機械的に接続し、回路基板の前記選択さ
れた点とマルチチップモジュールの第１及び第２の側の
導電性部分の選択された点とを電気的に接続するように
形成され寸法決めされ、そして配列されている縁接続手
段、及び［００１０］ 隣接し合う基板をバックプレーンのコネクタ内に受入れ
るために前記所定の距離を変更するような再設計の要を
なくして上述のように組立てられた低外形パッケージを
バックプレーン内に挿入可能ならしめるように、熱消散
が過度に集中するのを回避するパターンで低外形チップ
を付勢及び滅勢することによって熱負荷を分散させるよ
うに低外形チップが発生する熱負荷を管理する熱的手段
を具備する。 ［００１１］ 本発明の好ましい実施例は、間隔に関する制約に反する
ためにまたは冷却仕様に反するためにバックプレーンま
たはコンピュータ冷却システムの再設計の要をなくして
、メモリアレイパッケージを標準コンピュータバックプ
レーン内に挿入可能ならしめるような低外形で熱的に管
理された高密度メモリアレイパッケージを提供する。 ［００１２］ 変形として、多層相互接続部材上のメモリチップを回路
基板に相互接続する高密度マルチチップモジュールが提
供され、このモジュールはメモリサブシステムの性能及
び密度を増大せしめる。 ［００１３］ 本発明の別の変形では、相互接続部材上にそれ程複雑で
はなく、歩どまりが高く、低廉なＲＡ、Ｍを集積する新
しい、改善された高密度メモリアレイ実装方法及びこの
ようにして高密度に実装された装置が提供される。 ［００１４］ 本発明の上述の及び他の特色は、互いに所定の距離で等
間隔に配置されたコネクタを有するコンピュータバック
プレーン内に挿入されるように形成されたＩＣチップの
低外形、高密度パッケージを提供することによって達成
される。要約すれば、回路基板上にＩＣチップを高密度
に実装するために、第１のマルチチップメモリモジュー
ルが準備される。第１の側と第２の側とを有し、第１の
側が電気信号を送受信するための導電性部分を有するよ
うな第１の多層相互接続部材を作る。次で、これらの導
電性部分と導電関係を有するように低外形メモリチップ
を第１の側に取りつける。同様に、第１の側と第２の側
とを有し、第１の側が電気信号を送受信するための導電
性部分を有するような第２の多層相互接続部材を作る。 これらの導電性部分と導電関係を有するように低外形メ
モリチップを第１の側に取りつける。次で、第２の部材
の第２の側と第１の側の第２の側とを貼り合わせた後に
低外形エツジクリップによってこれらの部材の第１の側
の導電性部分を回路基板の第１の表面の関連導電性部分
に電気的に、及び機械的に接続する。 ［００１５］ 上に述べたのと同じようにして作られた第１及び第２の
多層相互接続部材を含む第２のマルチチップメモリモジ
ュールをも準備する。これも上述の第１のマルチチップ
メモリモジュールと同じようにして、低外形メモリチッ
プを部材の第１の側に取りつける。これらの部材の第２
の側を互に接合した後、低外形エツジクリップによって
これらの部材の第１の側の導電性部分を回路基板の第２
の表面の関連導電性部分に電気的に、及び機械的に接続
する。次に熱負荷を分散させる熱管理技術を適用し、そ
れによって準備コンピュータバックプレーンコネクタ内
へ挿入可能な高密度パッケージを作る。 ［００１６］ 本発明の変形においては、第１及び第２の側に導電性部
分を有する少なくとも２つの相互接続部材のそれぞれの
第１及び第２の側に低外形メモリチップを取りつける。 これらのメモリチップは相互接続部材の導電性部分と導
電関係にあるように取りつけられる。相互接続部材の一
方を回路基板の第１の表面に、また別の相互接続部材を
回路基板の第２の表面にそれぞれ機械的に、及び電気的
に接続するために、低外形エツジクリップを使用する。 このように組立てたパッケージは再設計の要をなくして
標準コンピュータバックプレーン内に挿入することがで
きる。 ［００１７］ 以上に添付図面を参照して実施例を説明する。 ［００１８］ 【実施例】 図１は典型的なコンピュータ外囲器即ちキャビネット（
図示せず）内に設置される型のコンピュータバックプレ
ーン１０の内部の平面図である。このバックプレーン１
０は従来のバックプレーンであって、バックプレーンの
スロット（図示せず）を部分的に限定する等間隔に配列
された複数のエツジコネクタ（レセプタクル）１１〜１
３を含む。各コネクタ１１〜１３は、典型的には１つの
コネクタ１２の中心から隣接コネクタ１１．１３の中心
まで１２．５〜２５ｍｍ （０，５〜１．０インチ）の
範囲の距離Ｓだけ離間し、バックプレーンスロット内へ
挿入できる回路基板を受入れるように配列されている。 図１には隣り合った２つの回路基板１５．８５を示しで
ある。 ［００１９］ 回路基板１５（８５）は、例えば一方の縁（図示せず）
に電気的エツジコネクタ部分を有する全体的には矩形で
、大よそ平面の板状部材である普通の型の印刷配線基板
であり、１つのコネクタ１２またはバックプレーン１０
のスロット内に挿入されるようになっている。回路基板
１５は、２つの主たる対向表面１４．１６に導電層を有
する絶縁サブストレート材料からなり、導電層の選択さ
れた部分は２つの主表面上に導電路を限定するように除
去されている。また回路基板１５は創外面１４．１６間
に挾まれた多くの内部導電層及び非導電層を有すること
ができる。 ［００２０］ 図１及び図２を参照する。図示した本発明の高密度に実
装された装置の実施例の回路基板１５には、ＩＣ装置即
ちチップ１８を含む表面マウント型電子成分が両面１６
．１４上に取りつけられている。２つのマルチチップメ
モリモジュール２０．２１も回路基板１５上に示しであ
る。本発明は、回路基板１５の表面１６１４に電子成分
が直接表面取りつけされてはいないが両面１６．１４上
に１またはそれ以上のマルチチップモジュール２０．２
１を取りつけた高密度に実装された装置にも同じように
適用できることを理解されたい。第１図及び第２図に示
す実施例はこのように実装された装置の熱管理問題を説
明するのにも使用される［００２１］ 図１及び図２（及び図３乃至図６）の諸要素はやや誇張
して画かれており、図及び説明を容易にする目的で縮尺
通りには画かれていない。即ち、回路基板またはマルチ
チップメモリモジュール上に取りつけられているチップ
の総数、もしくは回路基板に接続されているチップまた
はツブの尺度寸法を示すものではなく、それらの互に他
に対する関係を示しているのである。 ［００２２］ 回路基板１５の両面１６．１４上にはＩＣチップ１８を
含む複数の電子成分が取りつけられている。各チップ１
８は受動素子、または金属酸化物半導体（ＭＯＳ）のよ
うな多くの異なる技術の１つによって製造された超大規
模集積回路（ＶＬＳＩ）または極超大規模集積回路（Ｕ
ＬＳＩ）のような能動装置であってよい。本発明の長所
を取り入れてＩＣチップと類似の他の装置を使用しても
差支えないが、本発明のこの実施例においてはこれらの
装置はスタティックＲＡＭ（ＳＲＡＭ）またはダイナミ
ックＲＡＭ （ＤＲＡＭ）チップ１８の何れかとする。 ［００２３］ ＤＲＡＭチップ１８は、超スモールアウトライン実装技
術（ｖｓｏｐ） 薄スモールアウトライン実装技術（
ＴＳＯＰ） 及びテープ自動ボンディング（ＴＡＢ）
プロセスによる実装技術のような周知の表面マウント技
術及び実装法を使用して回路基板１５の導電性部分に対
して導電的に取りつけられている。これらの実装技術は
゛′低外形“チップ実装技術と呼ばれ、典型的には３．
７５ｍｍ （０，１５インチ）の普通のスモールアウト
ラインＪリード（ＳＯＪ）実装技術よりも遥かに低い典
型的には１．１２５ｍｍ （０，０４５インチ）以下の
実装高さである。低外形チップ実装技術によれば、従来
のバックプレーンスロット間隔制約に反することなく回
路基板上に成分を両面に表面取りつけすることができる
。 ［００２４］ 本発明によれば、低外形、高密度にメモリを実装した装
置が提供され、この装置は回路基板１５の表面に取りつ
けられた第１の高密度マルチチップメモリモジュール２
０を含み、モジュール２０はその側２６に取りつけられ
たチップ２４と側３６に取りつけられたチップ３４とを
含む。同様に、モジュール２０と類似の第２の高密度マ
ルチチップメモリモジュール２１が基板１５の表面１４
に取りつけられ、モジュール２１は側２９上に取りつけ
られたチップ２７と側３９上に取りつけられたチップ３
７とを含む。マルチチップモジュール２０．２１は回路
基板１５の表面１６．１４にほぼ平行に且つ近接して形
成され、配列され、そして位置ぎめされている。即ち回
路基板１５の表面１６．１４と、基板１５に対面してい
るモジュール２０．２１の最も近い部分との間の距離Ｐ
はほぼ等しく、約１゜２５〜２．５ｍｍ （０，０５０
〜０．１００インチ）の範囲内にある。 ［００２５］ 図１に示された回路基板８５はバックプレーン１０のコ
ネクタ１１内に挿入され、回路基板１５の高密度に実装
されたメモリ装置に隣接している。隣接した回路基板８
５にも回路基板１５で説明したようにしてチップ８８及
びマルチチップメモリモジュール８０．８１が取りつけ
られ、本発明による別の高密度に実装されたメモリ装置
を構成している。本発明の特色は、典型的には最悪の場
合に１つのコネクタの中心から隣のコネクタの中心まで
が約１２．５ｍｍ （０，５インチ）である距離Ｓで限
定される間隔を有する標準の、普通のコンピュータバッ
クプレーン内に挿入できる低外形、高密度メモリアレイ
パッケージを提供することである。 この特色によれば、回路基板１５．８５の完全装備高密
度メモリパッケージの相対寸法は上記間隔制約に適合し
、従って雨パッケージを普通のバックプレーンの隣り合
うコネクタ内に挿入することができる。換言すれば、表
面１６．１４（８６，８４）にそれぞれ取りつけられて
いる少なくとも２つのマルチチップモジュール２０．２
１（８１，８０）を有する回路基板１５（８５）の巾Ｒ
は約９ｍｍ（０、３６０インチ）であり、異なる言い方
をすれば、回路基板１５（８５）の中心から互に対面し
合うマルチチップモジュール２１（８１）の遠い方の側
２９（８９）までの距離Ｑは４．５ｍｍ （０，１８０
インチ）である。これらの寸法は、充分に普通のバック
プレーンに要求される１２．５ｍｍ （０，５インチ）
の間隔内にある。 ［００２６］ 図３は、図２に示した高密度マルチチップメモリモジュ
ール２０の側面図であす、側２６．３６上に導電性部分
２５．３５を有する複数の多層相互接続部材２２．３２
を含む。導電性部分２５．３５は、半導体材料としてシ
リコンを使用することが好ましい複数のチップ２４．３
４を相互接続する。多層相互接続部材２２（３２）は全
体的に矩形であり、はぼ平面状の部材であって、後述す
るようにサブストレート材料のベース上に沈積させた複
数の導電性及び非導電性層からなっている。高密度相互
接続を達成するために、多層相互接続部材２２は伝統的
な印刷配線基板とは異なる技法で作られる。即ち、多層
相互接続部材２２は半導体製造に使用される薄膜及びリ
トグラフ技術を用いて製造される。これによって印刷配
線基板よりも充分に細い導体線及び薄い絶縁層を有する
多層相互接続が得られる。 ［００２７］ チップ２４はＭＯ５技術で製造されなＵＩ、ＳＩチップ
であり、本例ではＤＲＡＭチップであるが、本発明によ
れば類似のＩＣチップも使用可能である。ＤＲＡＭチッ
プ２４は裸の”ＤＲＡＭチップであることが好ましい。 即ちチップ２４はＩＣパッケージ内に、またはＩＣ包装
技術によって収納されていないことが好ましい。裸のＤ
ＲＡＭチップ２４及び多層相互接続部材２２は組立て前
に個々に、且つ別々に試５験され、チップ２４と多層部
材２２との組立てはパフリップチップ″ボンディングと
して知られるような裸チップ組立て技術を使用して行わ
れる［００２８］ 図から明らかなように、多層相互接続部材２２の側２８
は多層相互接続部材３２の側３８に結合され、複数のチ
ップを取りつける側２６．３６を有する高密度マルチチ
ップメモリモジュール２０を形成する。側２８．３８は
電子用エポキシのような接着材によって固着させること
が好ましいが、例えば機械的エツジクリップを用いる等
地の適当な技術によって突合せ関係に結合してもよい。 ［００２９］ 本発明によれば、高密度マルチチップメモリモジュール
２０はエツジクリップ３０のような縁接続手段によって
回路基板１５に結合する。エツジクリップ３゜は、回路
基板１．５の導電性部分１９がら部材２２．３２の２５
．３５のような選択された導電性部分への電気接続を得
るように形成され、寸法液めされ、そして配列されてい
る。エツジクリップ３０と相互接続部材２２．３２の導
電性部分２５．３５との間の電気接続は普通のはんだ付
けによって行われ、エツジクリップ３０と回路基板１５
の導電性部分１９との間の電気接続は普通の表面取りっ
け手段によって行われる。 ［００３０］ エツジクリップ３０は、マルチチップモジュール２０と
回路基板１５との間の機械的結合及び構造支持をも提供
しながら、高密度マルチチップモジュール２゜を゛′低
外形″に維持する。実際に、両側にチップ２４．３４を
配したマルチチップモジュール２０の高さＴは普通のＳ
ＯＪパッケージより低い約３．３ｍｍ （０，１３０イ
ンチ）であり、一方エッジクリップ３０に結合されたマ
ルチチップモジュール２０の高さＶは約４．５ｍｍ （
０，１８０インチ）である。本発明の装置に使用できる
低外形エッジクリップが、 １９８６年６月３日付のジ
ャック・セイドラーの合衆国特許４．５９２．６１７号
に記載されている。 ［００３１］ 図４は図３の多層相互接続部材２２を示す図であって、
部材２２はサブストレート層４０上に沈積させた複数の
導電層４４及び絶縁層４６からなる。サブストレート層
４０は多層相互接続部材２２のベースを形成しており、
上側４２及び底側４１を有し、その長さは部材２２の長
さに等しい。サブストレート層４ｏは、セラミックまた
は金属のような多くの適当なサブストレート材料の何れ
がで製造することができるが、熱伝導性が良いので、シ
リコンが好ましい材料である。またシリコンを使用する
と、チップ２４のボンデイングパッド２３を部材２２の
シリコンサブストレート層４０へはんだ付けした時の熱
的不整合を最小にする。換言すれば、例えば裸チップ２
４及びサブストレート層４ｏの両方にシリコンのような
類似の材料全使用することによって熱的不整含め可能性
は減少するので、異なる材料を使用した場合には異なる
熱膨張率のために破壊するかも知れないはんだ緩衝継手
４８の完全性を保持する。 ［００３２］ シリコンサブストレート層４０の上側４２上には、複数
の絶縁体の層４６にょ特開平４−１４４１６０ （ｉ４
） って分離された複数の導体の層４４（抵抗が低いために
アルミニウムまたは銅の何れかであることが好ましい）
が配置されている。後述するように、本発明の特色はマ
ルチチップメモリモジュール２０の修理可能性、より具
体的に言えばカフセル封じする前に多層相互接続部材２
２に組立てられた若干の裸チップ２４を交換する能力に
ある。このような修理は部材２２の構造、即ちサブスト
レート層４０の一方の側（側４２）上への部材２２の構
築の関数である。ポリイミドは誘電定数が低く、スピニ
ングまたは吹付けによって付着させた時に下になる導体
パターンの構造を平面化することができ、それによって
階段カバレッジの問題を生ずることなく多層金属性構造
の製造を可能ならしめるので、絶縁層４６に好ましい材
料である。 ［００３３］ 前述のように、裸チップ２４はフリップチップボンディ
ングと呼ばれる技術（それを好ましく実現したものがは
んだ緩衝である）を使用して多層相互接続部材２２に組
込まれる。フリップチップボンディングは裸チップ２４
を相互接続部材２２の側２６上に下向きに位置ぎめし、
チップ２４のボンデイングパッド２３を部材２２の導電
性部分２５に整列させ、パッド２３と導電性２５に導電
関係に結合することを含む。普通の印刷配線基板とは異
なり、多層相互接続部材２２はチップ２４のボンデイン
グパッド２３間の厳格な間隔即ち″ピッチ″を受入れる
ように設計されている。ボンデイングパッド２３間のピ
ッチは典型的には０．１５〜０、２０ｍｍ （０，００
６〜Ｏ，Ｏ’０８インチ）であり、これはＴＳＯＰ、Ｖ
ＳＯＰ及びＴＡＢパッケージリードに対比される（これ
らは約０．５ｍｍ （０，０２０インチ）であり普通の
印刷配線基板技術によって受入れることができるもので
ある）。 ［００３４］ フリップチップボンディングは、チップ２４を部材２２
へ結合するのに必要な足跡即ち面積がチップ２４自体の
面積に等しい（他の低外形実装技術ＶＳＯＰ、ＴＳＯＰ
またはＴＡＢはより大きい足跡を必要とする）ので、高
密度チップ実装には望ましい。フリップチップボンディ
ングは、チップ２４のパッド２３を部材２２に結合する
のに典型的に約０．０２５４〜０．０３８ｍｍ （０，
００１〜０．００１．５インチ）の高さＹと、約０．０
５〜０．１ｍｍ （０，００２〜０．００４インチ）の
巾Ｚででよい比較的小さいはんだバンプ１８を使用する
。高い実装密度を可能にする他に、この小さいはんだバ
ンプ４８は長いリードが付加するインダクタンス及び浮
遊容量を最外にするので、信号の完全性を改善する。ま
たフリップチップボンディングは裸の“′チップ２４を
多層相互接続部材２２に取りつけ可能ならしめるから、
このボンディング技術はマルチチップモジュール２０の
高さを低外形にするのを援助し、従って高密度に実装し
た装置の総合的な大きさ及び寸法を減少させるの全援助
する。 ［００３５］ 本発明の特色によれば、多層相互接続部材２２の側２６
上に組立てられた裸のＤＲＡＭデツプ２４を交換するこ
とができ、従ってマルチチップメモリモジュール２０全
体を例えば電子用エポキシカプセル封じ材のような適当
な包装材料でカプセル封じする前に修理することができ
る。チップ２４及び多層相互接続部材２２は共に予め個
々に試験されているのではある力板若干の場合には設計
速度でチップ２４を予備試、験することが困難であるの
で、この点で修理が必要となるかも知れない。従って、
チップ２４が設計速度仕様に合致できないか、またはチ
ップ２４がボンディングプロセスで欠陥となる可能性が
ある。部材２２の一方の側だけははんだを再び流す必要
があるから、何れの場合でもカプセル封じする前に側２
６に結合されたチップ２４を交換することは時間及び価
格の点から経済的である。 ［００３６］ 前述のように、本発明の別の特色は、バックプレーンス
ロット間隔制約に反することなくパッケージを標準コン
ピュータバックプレーン内に挿入可能ならしめるような
低外形、高密度メモリアレイパッケージを提供すること
である。従って標準バックプレーン内に垂直に挿入され
る完全装備メモリアレイパッケージの巾、即ち標準バッ
クプレーン内に垂直に挿入される少なくとも１つの完全
装備マルチチップメモリアレイパッケージを含むパッケ
ージの巾、即ち回路基板の一方の表面に取りつけられた
少なくとも１つの完全装備マルチチップメモリモジュー
ルと回路基板の反対の表面に取りつけられた少なくとも
１つの完全装備マルチチップメモリモジュールとを含む
パッケージの巾は約９．１４ｍｍ （ＣＬ３６０インチ
）であり、これはＳＯＪ装置実装技術で装備した従来の
画面表面マウント回路基板と同程度であるので、このメ
モリアレイパッケージは標準コンピュータバックプレー
ン内に挿入することができる。 ［００３７］ このような低外形、高密度パッケージをバックプレーン
内へ挿入すると、コンピュータキャビネット内に存在す
る使用可能電力及び冷却能力に伴なう問題を増大させる
。本発明の別の特色は、活動装置及びチップの高密度相
互接続によって発生する熱負荷を分散させるように配列
されたメモリアレイパッケージを含む。 換言すれば、このような高密度実装は当然単位面積当り
の装置またはチップをより多く含み、それが単位面積当
りの電力消散をより大きくする。本発明の好ましい実施
例は、読み出し／書き込み動作中のようにチップがアク
セスされている時には高電力モードで動作する特性を有
し、またチップが現状態情報を保持する時には低電力モ
ードで動作するＤＲＡＭメモリチップを使用している。 従って、また第１図に戻って、回路基板１５の表面１６
に取りつけられているマルチチップメモリモジュール２
０は、側２６に結合されているチップ２４が高電力動作
即ち゛′ターンオン″シている時には、その直下にあっ
てマルチチップメモリモジュール２０の反対側表面３６
上に位置しているチップ３４は低電力動作即ち″ターン
オフ するように構成されている。同様に、また類似の
応用においては、メモリアレイパッケージ全体は、マル
チチップメモリモジュール２０が高電力動作にある即ち
チップ２４．３４がターンオンの時にはマルチチップメ
モリモジュール２１、正確にはチップ２７．３７が低電
力動作即ちターンオフであるように構成することができ
る。若干のメモリチップ即ち″メモリパンダ′をそれら
の位置に依存して付勢及び滅勢するこの交番パターンは
マルチチップモジュールのメモリアレイパッケージ全体
にわたって繰返されるので、使用可能なコンピュータ資
源と共に本発明の装置の熱的管理が行われる。勿論、上
記本発明の概念から逸脱することなく他の付勢／滅勢パ
ターンも使用可能であることは明白である。 ［００３８］ 本発明によれば、マルチチップメモリモジュール２０の
熱エネルギ伝導はＤＲＡＭをカプセル封じする方法によ
って改善される。マルチチップメモリモジュール２０．
に結合された裸チップ２４を同時に、即ち結合したチッ
プを試、験した後にカプセル封じすると、従来のＳＯＪ
パッケージを取囲むのに使用されるプラスチック成型材
料よりも約１けた薄いカプセル封じ材が付着するように
なる。このようなカプセル封じによる電力消散は従来の
実装よりも効率的である。 ［００３９］ 本発明の高密度に実装された装置のこの特定実施例は、
従来のメモリ装置を配した両面表面マウント回路基板に
比して６倍までのメモリ密度を提供することができる。 本発明のこの付加的な特色は、従来の主メモリサブシス
テム実装上の限界を解消する。即ちコンピュータシステ
ムの総合の大きさ及び改善されたコンピュータ性能に相
応する大きく且つ高速なメモリ能力に関する要望に応え
る。
業に衝撃を与え、高速低価格及び高密度コンピュータシ
ステムに対する要望を増加させた。集積回路（ＩＣ）機
能の寸法はほぼ１ミクロンまで縮小され、それによって
回路の集積規模の増大を容易ならしめた。現在では、コ
ンピュータの中央処理装置（ＣＰＵ）の機能は単一のＩ
Ｃチップ上に実現できるので、コンピュータシステムを
高速で動作させることが可能である。このようなチップ
レベルの能力の恩恵を最大にするためにはメモリサブシ
ステムの性能をコンピュータの性能に、特定的にはＣＰ
Ｕの性能に厳密に整合させなければならない。 ［０００３］ メモリサブシステムの大きさ（サイズ）及び価格はコン
ピュータシステムの値段／性能における主要因である。 主メモリの最大の大きさは、一般的にＣＰＵのアドレス
指定能力によって制限される。高性能ＣＰＵチップが開
発されるに及んで高速で大きいメモリ能力が必要とされ
ている。しかし現代のランダムアクセスメモリ即ちＲＡ
Ｍは比較的高価であり、コンピュータシステムの総合的
な大きさの大きい部分を占めている。従って、高密度メ
モリアレイの実装技術、特に既存のコンピュータのプラ
ットフォームもしくはキャビネットを再設計する要をな
くして古い型の、低廉なメモリチップ技術を使用できる
技術が要望されている。若干の場合には、高密度にメモ
リを実装することが間隔的制約に反するためにバックプ
レーンのような、または高密度実装による熱を除去でき
ないなめに冷却システムのような、コンピュータのプラ
ットフォーム／キャビネット要素を再設計する必要をも
たらす。 ［０００４］ 主メモリの別の要求は主記憶サブシステム及びＣＰＵチ
ップ内のＲＡＭ間の高速相互接続である。何故ならば、
このようなオフチップ相互接続がシステムの温合性能を
制限する要因となるからである。一般にメモリ装置はバ
スに方向付けられているので、主メモリとＣＰＵとの間
の相互接続はそれ程複雑ではなく、またエラーも生じに
くい。それでもＲＡＭチップ間相互接続は、メモリサブ
システムの性能が低下するのを避けるために、インダク
タンス及び浮遊容量が付加されるのを最４′Ｘならしめ
なくてはならない。 ［０００５］ ［発明の概要］ 本発明はより大きく、より経済的なメモリサブシステム
が得られるように改善された高密度メモリアレイ実装方
法及び高密度に実装されたメモリアレイ装置を提供する
。 ［０００６］ 本発明は、その広に面において、隣接する複数の基板を
受入れるように所定の距離で等間隔に隣接して配列され
た複数のコネクタを有するコンピュータのバックプレー
ン内に挿入されるように形成され、集積回路チップを低
い外形（プロファイル）で高密度に実装した装置に係り
、本装置は［０００７］ 第１の表面及び第２の表面に導電性部分を有し、バック
プレーンのコネクタ内に挿入されるように形成されてい
る回路基板、［０００８］ それぞれが、第１の側と第２の側とを有し、第１及び第
２の側にこれらの側上の導電性部分と導電的に取りつけ
られている低外形集積回路チップを有する少なくとも２
つのほぼ平面状のマルチチップモジュール、［０００９
］ 前記少なくとも２つのマルチチップモジュールの一方を
回路基板の第１の表面上の導電性部分の選択された点に
、また前記少なくとも２つのマルチチップモジュールの
他方を回路基板の第２の表面上の導電性部分の選択され
た点にそれぞれ機械的に接続し、回路基板の前記選択さ
れた点とマルチチップモジュールの第１及び第２の側の
導電性部分の選択された点とを電気的に接続するように
形成され寸法決めされ、そして配列されている縁接続手
段、及び［００１０］ 隣接し合う基板をバックプレーンのコネクタ内に受入れ
るために前記所定の距離を変更するような再設計の要を
なくして上述のように組立てられた低外形パッケージを
バックプレーン内に挿入可能ならしめるように、熱消散
が過度に集中するのを回避するパターンで低外形チップ
を付勢及び滅勢することによって熱負荷を分散させるよ
うに低外形チップが発生する熱負荷を管理する熱的手段
を具備する。 ［００１１］ 本発明の好ましい実施例は、間隔に関する制約に反する
ためにまたは冷却仕様に反するためにバックプレーンま
たはコンピュータ冷却システムの再設計の要をなくして
、メモリアレイパッケージを標準コンピュータバックプ
レーン内に挿入可能ならしめるような低外形で熱的に管
理された高密度メモリアレイパッケージを提供する。 ［００１２］ 変形として、多層相互接続部材上のメモリチップを回路
基板に相互接続する高密度マルチチップモジュールが提
供され、このモジュールはメモリサブシステムの性能及
び密度を増大せしめる。 ［００１３］ 本発明の別の変形では、相互接続部材上にそれ程複雑で
はなく、歩どまりが高く、低廉なＲＡ、Ｍを集積する新
しい、改善された高密度メモリアレイ実装方法及びこの
ようにして高密度に実装された装置が提供される。 ［００１４］ 本発明の上述の及び他の特色は、互いに所定の距離で等
間隔に配置されたコネクタを有するコンピュータバック
プレーン内に挿入されるように形成されたＩＣチップの
低外形、高密度パッケージを提供することによって達成
される。要約すれば、回路基板上にＩＣチップを高密度
に実装するために、第１のマルチチップメモリモジュー
ルが準備される。第１の側と第２の側とを有し、第１の
側が電気信号を送受信するための導電性部分を有するよ
うな第１の多層相互接続部材を作る。次で、これらの導
電性部分と導電関係を有するように低外形メモリチップ
を第１の側に取りつける。同様に、第１の側と第２の側
とを有し、第１の側が電気信号を送受信するための導電
性部分を有するような第２の多層相互接続部材を作る。 これらの導電性部分と導電関係を有するように低外形メ
モリチップを第１の側に取りつける。次で、第２の部材
の第２の側と第１の側の第２の側とを貼り合わせた後に
低外形エツジクリップによってこれらの部材の第１の側
の導電性部分を回路基板の第１の表面の関連導電性部分
に電気的に、及び機械的に接続する。 ［００１５］ 上に述べたのと同じようにして作られた第１及び第２の
多層相互接続部材を含む第２のマルチチップメモリモジ
ュールをも準備する。これも上述の第１のマルチチップ
メモリモジュールと同じようにして、低外形メモリチッ
プを部材の第１の側に取りつける。これらの部材の第２
の側を互に接合した後、低外形エツジクリップによって
これらの部材の第１の側の導電性部分を回路基板の第２
の表面の関連導電性部分に電気的に、及び機械的に接続
する。次に熱負荷を分散させる熱管理技術を適用し、そ
れによって準備コンピュータバックプレーンコネクタ内
へ挿入可能な高密度パッケージを作る。 ［００１６］ 本発明の変形においては、第１及び第２の側に導電性部
分を有する少なくとも２つの相互接続部材のそれぞれの
第１及び第２の側に低外形メモリチップを取りつける。 これらのメモリチップは相互接続部材の導電性部分と導
電関係にあるように取りつけられる。相互接続部材の一
方を回路基板の第１の表面に、また別の相互接続部材を
回路基板の第２の表面にそれぞれ機械的に、及び電気的
に接続するために、低外形エツジクリップを使用する。 このように組立てたパッケージは再設計の要をなくして
標準コンピュータバックプレーン内に挿入することがで
きる。 ［００１７］ 以上に添付図面を参照して実施例を説明する。 ［００１８］ 【実施例】 図１は典型的なコンピュータ外囲器即ちキャビネット（
図示せず）内に設置される型のコンピュータバックプレ
ーン１０の内部の平面図である。このバックプレーン１
０は従来のバックプレーンであって、バックプレーンの
スロット（図示せず）を部分的に限定する等間隔に配列
された複数のエツジコネクタ（レセプタクル）１１〜１
３を含む。各コネクタ１１〜１３は、典型的には１つの
コネクタ１２の中心から隣接コネクタ１１．１３の中心
まで１２．５〜２５ｍｍ （０，５〜１．０インチ）の
範囲の距離Ｓだけ離間し、バックプレーンスロット内へ
挿入できる回路基板を受入れるように配列されている。 図１には隣り合った２つの回路基板１５．８５を示しで
ある。 ［００１９］ 回路基板１５（８５）は、例えば一方の縁（図示せず）
に電気的エツジコネクタ部分を有する全体的には矩形で
、大よそ平面の板状部材である普通の型の印刷配線基板
であり、１つのコネクタ１２またはバックプレーン１０
のスロット内に挿入されるようになっている。回路基板
１５は、２つの主たる対向表面１４．１６に導電層を有
する絶縁サブストレート材料からなり、導電層の選択さ
れた部分は２つの主表面上に導電路を限定するように除
去されている。また回路基板１５は創外面１４．１６間
に挾まれた多くの内部導電層及び非導電層を有すること
ができる。 ［００２０］ 図１及び図２を参照する。図示した本発明の高密度に実
装された装置の実施例の回路基板１５には、ＩＣ装置即
ちチップ１８を含む表面マウント型電子成分が両面１６
．１４上に取りつけられている。２つのマルチチップメ
モリモジュール２０．２１も回路基板１５上に示しであ
る。本発明は、回路基板１５の表面１６１４に電子成分
が直接表面取りつけされてはいないが両面１６．１４上
に１またはそれ以上のマルチチップモジュール２０．２
１を取りつけた高密度に実装された装置にも同じように
適用できることを理解されたい。第１図及び第２図に示
す実施例はこのように実装された装置の熱管理問題を説
明するのにも使用される［００２１］ 図１及び図２（及び図３乃至図６）の諸要素はやや誇張
して画かれており、図及び説明を容易にする目的で縮尺
通りには画かれていない。即ち、回路基板またはマルチ
チップメモリモジュール上に取りつけられているチップ
の総数、もしくは回路基板に接続されているチップまた
はツブの尺度寸法を示すものではなく、それらの互に他
に対する関係を示しているのである。 ［００２２］ 回路基板１５の両面１６．１４上にはＩＣチップ１８を
含む複数の電子成分が取りつけられている。各チップ１
８は受動素子、または金属酸化物半導体（ＭＯＳ）のよ
うな多くの異なる技術の１つによって製造された超大規
模集積回路（ＶＬＳＩ）または極超大規模集積回路（Ｕ
ＬＳＩ）のような能動装置であってよい。本発明の長所
を取り入れてＩＣチップと類似の他の装置を使用しても
差支えないが、本発明のこの実施例においてはこれらの
装置はスタティックＲＡＭ（ＳＲＡＭ）またはダイナミ
ックＲＡＭ （ＤＲＡＭ）チップ１８の何れかとする。 ［００２３］ ＤＲＡＭチップ１８は、超スモールアウトライン実装技
術（ｖｓｏｐ） 薄スモールアウトライン実装技術（
ＴＳＯＰ） 及びテープ自動ボンディング（ＴＡＢ）
プロセスによる実装技術のような周知の表面マウント技
術及び実装法を使用して回路基板１５の導電性部分に対
して導電的に取りつけられている。これらの実装技術は
゛′低外形“チップ実装技術と呼ばれ、典型的には３．
７５ｍｍ （０，１５インチ）の普通のスモールアウト
ラインＪリード（ＳＯＪ）実装技術よりも遥かに低い典
型的には１．１２５ｍｍ （０，０４５インチ）以下の
実装高さである。低外形チップ実装技術によれば、従来
のバックプレーンスロット間隔制約に反することなく回
路基板上に成分を両面に表面取りつけすることができる
。 ［００２４］ 本発明によれば、低外形、高密度にメモリを実装した装
置が提供され、この装置は回路基板１５の表面に取りつ
けられた第１の高密度マルチチップメモリモジュール２
０を含み、モジュール２０はその側２６に取りつけられ
たチップ２４と側３６に取りつけられたチップ３４とを
含む。同様に、モジュール２０と類似の第２の高密度マ
ルチチップメモリモジュール２１が基板１５の表面１４
に取りつけられ、モジュール２１は側２９上に取りつけ
られたチップ２７と側３９上に取りつけられたチップ３
７とを含む。マルチチップモジュール２０．２１は回路
基板１５の表面１６．１４にほぼ平行に且つ近接して形
成され、配列され、そして位置ぎめされている。即ち回
路基板１５の表面１６．１４と、基板１５に対面してい
るモジュール２０．２１の最も近い部分との間の距離Ｐ
はほぼ等しく、約１゜２５〜２．５ｍｍ （０，０５０
〜０．１００インチ）の範囲内にある。 ［００２５］ 図１に示された回路基板８５はバックプレーン１０のコ
ネクタ１１内に挿入され、回路基板１５の高密度に実装
されたメモリ装置に隣接している。隣接した回路基板８
５にも回路基板１５で説明したようにしてチップ８８及
びマルチチップメモリモジュール８０．８１が取りつけ
られ、本発明による別の高密度に実装されたメモリ装置
を構成している。本発明の特色は、典型的には最悪の場
合に１つのコネクタの中心から隣のコネクタの中心まで
が約１２．５ｍｍ （０，５インチ）である距離Ｓで限
定される間隔を有する標準の、普通のコンピュータバッ
クプレーン内に挿入できる低外形、高密度メモリアレイ
パッケージを提供することである。 この特色によれば、回路基板１５．８５の完全装備高密
度メモリパッケージの相対寸法は上記間隔制約に適合し
、従って雨パッケージを普通のバックプレーンの隣り合
うコネクタ内に挿入することができる。換言すれば、表
面１６．１４（８６，８４）にそれぞれ取りつけられて
いる少なくとも２つのマルチチップモジュール２０．２
１（８１，８０）を有する回路基板１５（８５）の巾Ｒ
は約９ｍｍ（０、３６０インチ）であり、異なる言い方
をすれば、回路基板１５（８５）の中心から互に対面し
合うマルチチップモジュール２１（８１）の遠い方の側
２９（８９）までの距離Ｑは４．５ｍｍ （０，１８０
インチ）である。これらの寸法は、充分に普通のバック
プレーンに要求される１２．５ｍｍ （０，５インチ）
の間隔内にある。 ［００２６］ 図３は、図２に示した高密度マルチチップメモリモジュ
ール２０の側面図であす、側２６．３６上に導電性部分
２５．３５を有する複数の多層相互接続部材２２．３２
を含む。導電性部分２５．３５は、半導体材料としてシ
リコンを使用することが好ましい複数のチップ２４．３
４を相互接続する。多層相互接続部材２２（３２）は全
体的に矩形であり、はぼ平面状の部材であって、後述す
るようにサブストレート材料のベース上に沈積させた複
数の導電性及び非導電性層からなっている。高密度相互
接続を達成するために、多層相互接続部材２２は伝統的
な印刷配線基板とは異なる技法で作られる。即ち、多層
相互接続部材２２は半導体製造に使用される薄膜及びリ
トグラフ技術を用いて製造される。これによって印刷配
線基板よりも充分に細い導体線及び薄い絶縁層を有する
多層相互接続が得られる。 ［００２７］ チップ２４はＭＯ５技術で製造されなＵＩ、ＳＩチップ
であり、本例ではＤＲＡＭチップであるが、本発明によ
れば類似のＩＣチップも使用可能である。ＤＲＡＭチッ
プ２４は裸の”ＤＲＡＭチップであることが好ましい。 即ちチップ２４はＩＣパッケージ内に、またはＩＣ包装
技術によって収納されていないことが好ましい。裸のＤ
ＲＡＭチップ２４及び多層相互接続部材２２は組立て前
に個々に、且つ別々に試５験され、チップ２４と多層部
材２２との組立てはパフリップチップ″ボンディングと
して知られるような裸チップ組立て技術を使用して行わ
れる［００２８］ 図から明らかなように、多層相互接続部材２２の側２８
は多層相互接続部材３２の側３８に結合され、複数のチ
ップを取りつける側２６．３６を有する高密度マルチチ
ップメモリモジュール２０を形成する。側２８．３８は
電子用エポキシのような接着材によって固着させること
が好ましいが、例えば機械的エツジクリップを用いる等
地の適当な技術によって突合せ関係に結合してもよい。 ［００２９］ 本発明によれば、高密度マルチチップメモリモジュール
２０はエツジクリップ３０のような縁接続手段によって
回路基板１５に結合する。エツジクリップ３゜は、回路
基板１．５の導電性部分１９がら部材２２．３２の２５
．３５のような選択された導電性部分への電気接続を得
るように形成され、寸法液めされ、そして配列されてい
る。エツジクリップ３０と相互接続部材２２．３２の導
電性部分２５．３５との間の電気接続は普通のはんだ付
けによって行われ、エツジクリップ３０と回路基板１５
の導電性部分１９との間の電気接続は普通の表面取りっ
け手段によって行われる。 ［００３０］ エツジクリップ３０は、マルチチップモジュール２０と
回路基板１５との間の機械的結合及び構造支持をも提供
しながら、高密度マルチチップモジュール２゜を゛′低
外形″に維持する。実際に、両側にチップ２４．３４を
配したマルチチップモジュール２０の高さＴは普通のＳ
ＯＪパッケージより低い約３．３ｍｍ （０，１３０イ
ンチ）であり、一方エッジクリップ３０に結合されたマ
ルチチップモジュール２０の高さＶは約４．５ｍｍ （
０，１８０インチ）である。本発明の装置に使用できる
低外形エッジクリップが、 １９８６年６月３日付のジ
ャック・セイドラーの合衆国特許４．５９２．６１７号
に記載されている。 ［００３１］ 図４は図３の多層相互接続部材２２を示す図であって、
部材２２はサブストレート層４０上に沈積させた複数の
導電層４４及び絶縁層４６からなる。サブストレート層
４０は多層相互接続部材２２のベースを形成しており、
上側４２及び底側４１を有し、その長さは部材２２の長
さに等しい。サブストレート層４ｏは、セラミックまた
は金属のような多くの適当なサブストレート材料の何れ
がで製造することができるが、熱伝導性が良いので、シ
リコンが好ましい材料である。またシリコンを使用する
と、チップ２４のボンデイングパッド２３を部材２２の
シリコンサブストレート層４０へはんだ付けした時の熱
的不整合を最小にする。換言すれば、例えば裸チップ２
４及びサブストレート層４ｏの両方にシリコンのような
類似の材料全使用することによって熱的不整含め可能性
は減少するので、異なる材料を使用した場合には異なる
熱膨張率のために破壊するかも知れないはんだ緩衝継手
４８の完全性を保持する。 ［００３２］ シリコンサブストレート層４０の上側４２上には、複数
の絶縁体の層４６にょ特開平４−１４４１６０ （ｉ４
） って分離された複数の導体の層４４（抵抗が低いために
アルミニウムまたは銅の何れかであることが好ましい）
が配置されている。後述するように、本発明の特色はマ
ルチチップメモリモジュール２０の修理可能性、より具
体的に言えばカフセル封じする前に多層相互接続部材２
２に組立てられた若干の裸チップ２４を交換する能力に
ある。このような修理は部材２２の構造、即ちサブスト
レート層４０の一方の側（側４２）上への部材２２の構
築の関数である。ポリイミドは誘電定数が低く、スピニ
ングまたは吹付けによって付着させた時に下になる導体
パターンの構造を平面化することができ、それによって
階段カバレッジの問題を生ずることなく多層金属性構造
の製造を可能ならしめるので、絶縁層４６に好ましい材
料である。 ［００３３］ 前述のように、裸チップ２４はフリップチップボンディ
ングと呼ばれる技術（それを好ましく実現したものがは
んだ緩衝である）を使用して多層相互接続部材２２に組
込まれる。フリップチップボンディングは裸チップ２４
を相互接続部材２２の側２６上に下向きに位置ぎめし、
チップ２４のボンデイングパッド２３を部材２２の導電
性部分２５に整列させ、パッド２３と導電性２５に導電
関係に結合することを含む。普通の印刷配線基板とは異
なり、多層相互接続部材２２はチップ２４のボンデイン
グパッド２３間の厳格な間隔即ち″ピッチ″を受入れる
ように設計されている。ボンデイングパッド２３間のピ
ッチは典型的には０．１５〜０、２０ｍｍ （０，００
６〜Ｏ，Ｏ’０８インチ）であり、これはＴＳＯＰ、Ｖ
ＳＯＰ及びＴＡＢパッケージリードに対比される（これ
らは約０．５ｍｍ （０，０２０インチ）であり普通の
印刷配線基板技術によって受入れることができるもので
ある）。 ［００３４］ フリップチップボンディングは、チップ２４を部材２２
へ結合するのに必要な足跡即ち面積がチップ２４自体の
面積に等しい（他の低外形実装技術ＶＳＯＰ、ＴＳＯＰ
またはＴＡＢはより大きい足跡を必要とする）ので、高
密度チップ実装には望ましい。フリップチップボンディ
ングは、チップ２４のパッド２３を部材２２に結合する
のに典型的に約０．０２５４〜０．０３８ｍｍ （０，
００１〜０．００１．５インチ）の高さＹと、約０．０
５〜０．１ｍｍ （０，００２〜０．００４インチ）の
巾Ｚででよい比較的小さいはんだバンプ１８を使用する
。高い実装密度を可能にする他に、この小さいはんだバ
ンプ４８は長いリードが付加するインダクタンス及び浮
遊容量を最外にするので、信号の完全性を改善する。ま
たフリップチップボンディングは裸の“′チップ２４を
多層相互接続部材２２に取りつけ可能ならしめるから、
このボンディング技術はマルチチップモジュール２０の
高さを低外形にするのを援助し、従って高密度に実装し
た装置の総合的な大きさ及び寸法を減少させるの全援助
する。 ［００３５］ 本発明の特色によれば、多層相互接続部材２２の側２６
上に組立てられた裸のＤＲＡＭデツプ２４を交換するこ
とができ、従ってマルチチップメモリモジュール２０全
体を例えば電子用エポキシカプセル封じ材のような適当
な包装材料でカプセル封じする前に修理することができ
る。チップ２４及び多層相互接続部材２２は共に予め個
々に試験されているのではある力板若干の場合には設計
速度でチップ２４を予備試、験することが困難であるの
で、この点で修理が必要となるかも知れない。従って、
チップ２４が設計速度仕様に合致できないか、またはチ
ップ２４がボンディングプロセスで欠陥となる可能性が
ある。部材２２の一方の側だけははんだを再び流す必要
があるから、何れの場合でもカプセル封じする前に側２
６に結合されたチップ２４を交換することは時間及び価
格の点から経済的である。 ［００３６］ 前述のように、本発明の別の特色は、バックプレーンス
ロット間隔制約に反することなくパッケージを標準コン
ピュータバックプレーン内に挿入可能ならしめるような
低外形、高密度メモリアレイパッケージを提供すること
である。従って標準バックプレーン内に垂直に挿入され
る完全装備メモリアレイパッケージの巾、即ち標準バッ
クプレーン内に垂直に挿入される少なくとも１つの完全
装備マルチチップメモリアレイパッケージを含むパッケ
ージの巾、即ち回路基板の一方の表面に取りつけられた
少なくとも１つの完全装備マルチチップメモリモジュー
ルと回路基板の反対の表面に取りつけられた少なくとも
１つの完全装備マルチチップメモリモジュールとを含む
パッケージの巾は約９．１４ｍｍ （ＣＬ３６０インチ
）であり、これはＳＯＪ装置実装技術で装備した従来の
画面表面マウント回路基板と同程度であるので、このメ
モリアレイパッケージは標準コンピュータバックプレー
ン内に挿入することができる。 ［００３７］ このような低外形、高密度パッケージをバックプレーン
内へ挿入すると、コンピュータキャビネット内に存在す
る使用可能電力及び冷却能力に伴なう問題を増大させる
。本発明の別の特色は、活動装置及びチップの高密度相
互接続によって発生する熱負荷を分散させるように配列
されたメモリアレイパッケージを含む。 換言すれば、このような高密度実装は当然単位面積当り
の装置またはチップをより多く含み、それが単位面積当
りの電力消散をより大きくする。本発明の好ましい実施
例は、読み出し／書き込み動作中のようにチップがアク
セスされている時には高電力モードで動作する特性を有
し、またチップが現状態情報を保持する時には低電力モ
ードで動作するＤＲＡＭメモリチップを使用している。 従って、また第１図に戻って、回路基板１５の表面１６
に取りつけられているマルチチップメモリモジュール２
０は、側２６に結合されているチップ２４が高電力動作
即ち゛′ターンオン″シている時には、その直下にあっ
てマルチチップメモリモジュール２０の反対側表面３６
上に位置しているチップ３４は低電力動作即ち″ターン
オフ するように構成されている。同様に、また類似の
応用においては、メモリアレイパッケージ全体は、マル
チチップメモリモジュール２０が高電力動作にある即ち
チップ２４．３４がターンオンの時にはマルチチップメ
モリモジュール２１、正確にはチップ２７．３７が低電
力動作即ちターンオフであるように構成することができ
る。若干のメモリチップ即ち″メモリパンダ′をそれら
の位置に依存して付勢及び滅勢するこの交番パターンは
マルチチップモジュールのメモリアレイパッケージ全体
にわたって繰返されるので、使用可能なコンピュータ資
源と共に本発明の装置の熱的管理が行われる。勿論、上
記本発明の概念から逸脱することなく他の付勢／滅勢パ
ターンも使用可能であることは明白である。 ［００３８］ 本発明によれば、マルチチップメモリモジュール２０の
熱エネルギ伝導はＤＲＡＭをカプセル封じする方法によ
って改善される。マルチチップメモリモジュール２０．
に結合された裸チップ２４を同時に、即ち結合したチッ
プを試、験した後にカプセル封じすると、従来のＳＯＪ
パッケージを取囲むのに使用されるプラスチック成型材
料よりも約１けた薄いカプセル封じ材が付着するように
なる。このようなカプセル封じによる電力消散は従来の
実装よりも効率的である。 ［００３９］ 本発明の高密度に実装された装置のこの特定実施例は、
従来のメモリ装置を配した両面表面マウント回路基板に
比して６倍までのメモリ密度を提供することができる。 本発明のこの付加的な特色は、従来の主メモリサブシス
テム実装上の限界を解消する。即ちコンピュータシステ
ムの総合の大きさ及び改善されたコンピュータ性能に相
応する大きく且つ高速なメモリ能力に関する要望に応え
る。
【００４０】
第５図は低外形、高密度に実装したメモリアレイ装置の
変形実施例の斜視図である。本発明によれば、高密度に
実装されたメモリ装置は回路基板５５の表面５６に取り
つけられた第１の高密度マルチチップメモリモジュール
６０を含み、モジュール６０はその側６６に取りつけら
れたチップ６４と側６８に取りつけられたチップ６５を
含む。同様に、モジュール６０と類似の第２の高密度マ
ルチチップメモリモジュール６１が回路基板５５の表面
５４に取りつけられ、モジュール６１は側６９に取りつ
けられているチップ６７と反対の側（図示せず）に取り
つけられているチップ（図示せず）とを含む。これらの
マルチチップモジュール６０．６１は回路基板５５の表
面５６．５４にほぼ平行に且つ近接関係にあるように形
成され、配列され、そして位置ぎめされている。回路基
板５５の表面５６．５４とモジュール６０．６１の最も
近い点との間の距離は約１．２５〜２．５ｍｍ （０゜
０５０〜０．１００インチ）に等しく、この範囲内にあ
る。 ［００４１］ 回路基板５５は図１の回路基板１５に類似し、ＲＡＭチ
ップ５８を含む表面マウント電子成分がその両面５４．
５６上に取りつけられている。勿論、本発明は回路基板
５５の表面５４．５６に電子成分が直接取りつけられて
いない高密度に実装されたメモリ装置にも等しく適用さ
れる。チップ５８はＶＳＯＰ、ＴＳＯＰ及びＴＡＢのよ
うな周知の低外形表面マウント技術及びパッケージを使
用して回路基板５５の導電性部分と導電関係に取りつけ
られる。 ［００４２］ 図６は図５の高密度マルチチップメモリモジュール６０
の側面図であって、複数のチップ６４．６５を相互接続
する導電性部分を有する相互接続部材６２を含む。本発
明のこの変形実施例によれば、チップ６４．６５は低外
形パッケージＴｓｏｐ、ｖｓｏｐまなはＴＡＢによって
封じられている。この場合、裸チップ組立て技術が付課
する制限を受入れる必要がない相互接続部材６２は、図
４の相互接続部材２２に類似の多層相互接続部材または
普通の印刷配線基板の何れであってもよい。従って、チ
ップ６４．６５は周知の表面取りつけ技術を使用して相
互接続部材６２の側６６．６８に取りつけられる。 ［００４３］ 高密度マルチチップメモリモジュール６０は、エツジク
リップ７０のような縁接続手段を使用して回路基板５５
に結合する。エツジクリップ７０は、図３のエツジクリ
ップ３０と同様に、回路基板５５の導電性部分５９と部
材６２の側６６６８の選択された導電性部分６３．７３
とを電気的に接続するように形成され寸法決めされ、そ
して配列されている。エツジクリップ７０と相互接続部
材６２の導電性部分６３．７３との間の電気的接続は普
通のはんだ付けによって行われ、エツジクリップ７０と
回路基板５５の導電性部分５９との間の電気的接続は普
通の表面取りつけ方法によって行われる。 ［００４４］ エツジクリップ７０はマルチチップモジュール６０と回
路基板５５との間の機械的結合及び構造支持をも提供し
、マルチチップモジュール６０の低外形化にも寄与して
いる。しかしこの変形実施例においては両側６６．６８
にチップ６４．６５を配したマルチチップモジュール６
０の高さＸは、普通の低外形ＳＯＪパッケージ並みの約
４．１９ｍｍ （０，１６５インチ）である。 ［００４５］ 以上のようにして組立てられた高密度に実装されたメモ
リアレイ装置の変形実施例は、メモリ装置を取りつけた
従来の両面表面マウント回路基板のメモリ密度の３乃至
４倍のメモリ密度を提供することができる。回路基板５
５の中心がらマルチチップ６０の側６６までの距離Ｗは
約４．９５ｍｍ（０，１９５インチ）であり、そのため
、この変形実施例は従来のコンピュータバックプレーン
に対する間隔制約に反しない。さらに、若干のメモリバ
ンクをそれらの位置に依存して付勢／滅勢する交番パタ
ーンをマルチチップモジュール６０．６１の実装した装
置全体にわたって実装させるので、現存コンピュータシ
ステム資源の熱及び電力管理が行われる。 ［００４６］ 以上に本発明の好ましい実施例を説明した力板本発明の
範囲から逸脱することなく変更及び変形が可能である。 本発明の特色の１つは、現存のコンピュータバックプレ
ーンの主コネクタを再設計する必要がない低外形、高密
度メモリアレイ基板の実装を提供することである。また
上記説明は古い型のメモリチップ高密度実装技術に関す
るものであっため板本発明は高密度チップ実装が重要な
個所におけるより新しいチップ及びＵＬＳＩチップにも
等しく適用できる。
変形実施例の斜視図である。本発明によれば、高密度に
実装されたメモリ装置は回路基板５５の表面５６に取り
つけられた第１の高密度マルチチップメモリモジュール
６０を含み、モジュール６０はその側６６に取りつけら
れたチップ６４と側６８に取りつけられたチップ６５を
含む。同様に、モジュール６０と類似の第２の高密度マ
ルチチップメモリモジュール６１が回路基板５５の表面
５４に取りつけられ、モジュール６１は側６９に取りつ
けられているチップ６７と反対の側（図示せず）に取り
つけられているチップ（図示せず）とを含む。これらの
マルチチップモジュール６０．６１は回路基板５５の表
面５６．５４にほぼ平行に且つ近接関係にあるように形
成され、配列され、そして位置ぎめされている。回路基
板５５の表面５６．５４とモジュール６０．６１の最も
近い点との間の距離は約１．２５〜２．５ｍｍ （０゜
０５０〜０．１００インチ）に等しく、この範囲内にあ
る。 ［００４１］ 回路基板５５は図１の回路基板１５に類似し、ＲＡＭチ
ップ５８を含む表面マウント電子成分がその両面５４．
５６上に取りつけられている。勿論、本発明は回路基板
５５の表面５４．５６に電子成分が直接取りつけられて
いない高密度に実装されたメモリ装置にも等しく適用さ
れる。チップ５８はＶＳＯＰ、ＴＳＯＰ及びＴＡＢのよ
うな周知の低外形表面マウント技術及びパッケージを使
用して回路基板５５の導電性部分と導電関係に取りつけ
られる。 ［００４２］ 図６は図５の高密度マルチチップメモリモジュール６０
の側面図であって、複数のチップ６４．６５を相互接続
する導電性部分を有する相互接続部材６２を含む。本発
明のこの変形実施例によれば、チップ６４．６５は低外
形パッケージＴｓｏｐ、ｖｓｏｐまなはＴＡＢによって
封じられている。この場合、裸チップ組立て技術が付課
する制限を受入れる必要がない相互接続部材６２は、図
４の相互接続部材２２に類似の多層相互接続部材または
普通の印刷配線基板の何れであってもよい。従って、チ
ップ６４．６５は周知の表面取りつけ技術を使用して相
互接続部材６２の側６６．６８に取りつけられる。 ［００４３］ 高密度マルチチップメモリモジュール６０は、エツジク
リップ７０のような縁接続手段を使用して回路基板５５
に結合する。エツジクリップ７０は、図３のエツジクリ
ップ３０と同様に、回路基板５５の導電性部分５９と部
材６２の側６６６８の選択された導電性部分６３．７３
とを電気的に接続するように形成され寸法決めされ、そ
して配列されている。エツジクリップ７０と相互接続部
材６２の導電性部分６３．７３との間の電気的接続は普
通のはんだ付けによって行われ、エツジクリップ７０と
回路基板５５の導電性部分５９との間の電気的接続は普
通の表面取りつけ方法によって行われる。 ［００４４］ エツジクリップ７０はマルチチップモジュール６０と回
路基板５５との間の機械的結合及び構造支持をも提供し
、マルチチップモジュール６０の低外形化にも寄与して
いる。しかしこの変形実施例においては両側６６．６８
にチップ６４．６５を配したマルチチップモジュール６
０の高さＸは、普通の低外形ＳＯＪパッケージ並みの約
４．１９ｍｍ （０，１６５インチ）である。 ［００４５］ 以上のようにして組立てられた高密度に実装されたメモ
リアレイ装置の変形実施例は、メモリ装置を取りつけた
従来の両面表面マウント回路基板のメモリ密度の３乃至
４倍のメモリ密度を提供することができる。回路基板５
５の中心がらマルチチップ６０の側６６までの距離Ｗは
約４．９５ｍｍ（０，１９５インチ）であり、そのため
、この変形実施例は従来のコンピュータバックプレーン
に対する間隔制約に反しない。さらに、若干のメモリバ
ンクをそれらの位置に依存して付勢／滅勢する交番パタ
ーンをマルチチップモジュール６０．６１の実装した装
置全体にわたって実装させるので、現存コンピュータシ
ステム資源の熱及び電力管理が行われる。 ［００４６］ 以上に本発明の好ましい実施例を説明した力板本発明の
範囲から逸脱することなく変更及び変形が可能である。 本発明の特色の１つは、現存のコンピュータバックプレ
ーンの主コネクタを再設計する必要がない低外形、高密
度メモリアレイ基板の実装を提供することである。また
上記説明は古い型のメモリチップ高密度実装技術に関す
るものであっため板本発明は高密度チップ実装が重要な
個所におけるより新しいチップ及びＵＬＳＩチップにも
等しく適用できる。
［図１］
図１は本発明の好ましい実施例による高密度に実装した
メモリアレイ装置を収納したコンピュータバックプレー
ンの正面概要図であり、［図２］ 図２は図１のバックプレーン内に使用されている高密度
に実装したメモリアレイ装置の分解斜視図であり、 ［図３］ 図３は図１のメモリアレイ装置に使用されている高密度
マルチチップモジュールの一実施例の側面図であり、
メモリアレイ装置を収納したコンピュータバックプレー
ンの正面概要図であり、［図２］ 図２は図１のバックプレーン内に使用されている高密度
に実装したメモリアレイ装置の分解斜視図であり、 ［図３］ 図３は図１のメモリアレイ装置に使用されている高密度
マルチチップモジュールの一実施例の側面図であり、
【図４１
図４は図３の高密度マルチチップモジュール内に使用さ
れている多層相互接続部材の断面図であり、 【図５】 図５は本発明による高密度に実装したメモリアレイ装置
の別の実施例の斜視図であり、
れている多層相互接続部材の断面図であり、 【図５】 図５は本発明による高密度に実装したメモリアレイ装置
の別の実施例の斜視図であり、
【図６】
図６は図５のメモリアレイ装置内に使用されている高密
度マルチチップモジュールの変形実施例の側面図である
。
度マルチチップモジュールの変形実施例の側面図である
。
１０ コンピュータバックプレーン
１１．１２．１３ エツジコネクタ（レセプタクル）
１４．１６，５４，５６，８４．８６ 回路基板表面
１５．５５．８５ 回路基板 １８．５８．８８ ＩＣチップ １９．５９ 回路基板の導電性部分 ２０．２１．６０’、６１，８０．８１ マルチチッ
プメモリモジュール２２．３２．６２ 相互接続部材 ２４．２７，３４．．３７，６４，６５．６７ メモ
リチップ２５．３５，６３．７３ 相互接続部材の導
電性部分２６．２９，３６，３９．６９ モジュール
の側２８．３８，６６．６８ 相互接続部材の側３０
．７０ エツジクリラフ ４０ ザブストレート層 ４４ 導電層 ４６ 絶縁層 ４８ 緩衝結合器（はんだバンプ）
１４．１６，５４，５６，８４．８６ 回路基板表面
１５．５５．８５ 回路基板 １８．５８．８８ ＩＣチップ １９．５９ 回路基板の導電性部分 ２０．２１．６０’、６１，８０．８１ マルチチッ
プメモリモジュール２２．３２．６２ 相互接続部材 ２４．２７，３４．．３７，６４，６５．６７ メモ
リチップ２５．３５，６３．７３ 相互接続部材の導
電性部分２６．２９，３６，３９．６９ モジュール
の側２８．３８，６６．６８ 相互接続部材の側３０
．７０ エツジクリラフ ４０ ザブストレート層 ４４ 導電層 ４６ 絶縁層 ４８ 緩衝結合器（はんだバンプ）
図面
【図１】
【図３】
へ
Claims (13)
- 【請求項１】隣接する複数の基板を受入れるように所定
の距離で等間隔に隣接して配列された複数のコネクタを
有するコンピュータのバックプレーン内に挿入されるよ
うに形成され、集積回路チップを低外形、高密度に実装
した装置であって、 第１の表面及び第２の表面に導電性部分を有し、バック
プレーンのコネクタ内に挿入されるように形成されてい
る回路基板、それぞれが、第１の側と第２の側とを有し
、第１及び第２の側にこれらの側上の導電性部分と導電
的に取りつけられている低外形集積回路チップを有する
少なくとも２つのほぼ平面状のマルチチップモジュール
、前記少なくとも２つのマルチチップモジュールの一方
を回路基板の第１の表面上の導電性部分の選択された点
に、また前記少なくとも２つのマルチチップモジュール
の他方を回路基板の第２の表面上の導電性部分の選択さ
れた点にそれぞれ機械的に接続し、回路基板の前記選択
された点とマルチチップモジュールの第１及び第２の側
の導電性部分の選択された点とを電気的に接続するよう
に形成され、寸法ぎめされ、そして配列されている縁接
続手段、及び隣接し合う基板をバックプレーンのコネク
タ内に受入れるために前記所定の距離を変更するような
再設計の要をなくして組立てられた低外形パッケージを
バックプレーン内に挿入可能ならしめるように、熱消散
が過度に集中するのを回避するパターンで低外形チップ
を付勢及び滅勢することによって熱負荷を分散させるよ
うに低外形チップが発生する熱負荷を管理する熱的手段
を具備する装置。 - 【請求項２】マルチチップモジュールが、低外形チップ
を電気的に相互接続する相互接続部材をも備える請求項
１記載の装置。 - 【請求項３】低外形集積回路チップが、回路基板の第１
及び第２の表面にも取りつけられていて、回路基板の導
電性部分の別の選択された点と導電関係にある請求項２
記載の装置。 - 【請求項４】縁接続手段が低外形エッジクリップを含む
請求項３記載の装置。 - 【請求項５】低外形集積回路チップがＲＡＭチップであ
る請求項４記載の装置。 - 【請求項６】間隔に制約がある標準コンピュータバック
プレーン内に挿入可能な高密度メモリアレイパッケージ
を製造する方法であって、電気信号を送受信するための
導電性部分を有する第１の側と、第２の側とを有する第
１の多層相互接続部材を形成し、 電気信号を送受信するための導電性部分を有する第１の
側と、第２の側とを有する第２の多層相互接続部材を形
成し、 第１の多層相互接続部材の第１の側と、第２の多層相互
接続部材の第１の側とにそれぞれメモリチップを取付け
てこれらの側上の導電性部分と導電関係を持たせ、そし
て 組立てられた高密度メモリアレイパッケージを間隔の制
約に反することなく標準バックプレーン内に挿入できる
ように、両多層相互接続部材の第１の側上の導電性部分
を回路基板の表面上の導電性部分に電気的に、及び機械
的に接続する諸段階を具備する方法。 - 【請求項７】第１及び第２の多層相互接続部材が、サブ
ストレート層の一方の側上に絶縁材料の層によって分離
されている導電材料の層を沈積せしめて形成される請求
項６記載の方法。 - 【請求項８】メモリチップが、裸の低外形メモリチップ
である請求項７記載の方法。 - 【請求項９】裸のメモリチップが、フリップチップボン
ディングによって取りつけられる請求項８記載の方法。 - 【請求項１０】多層相互接続部材が、低外形エッジクリ
ップによって回路基板に接続されている請求項９記載の
方法。 - 【請求項１１】ボンデイングパッドを有する裸の集積回
路チップを高密度に相互接続し、電気信号を送受信する
ための導電性部分を有していて標準コンピュータバック
プレーン内に挿入可能な回路基板に接続されるように形
成されたマルチチップモジュールであって、 電気信号を送受信するための導電性部分を有する第１の
側と、第２の側とを有する第１の多層相互接続部材、 電気信号を送受信するための導電性部分を有する第１の
側と、第２の側とを有する第２の多層相互接続部材、 チップのボンデイングパッドを第１及び第２の多層相互
接続部材の第１の側上の導電性部分に導電的に結合する
裸チップ組立て手段、第２の多層相互接続部材の第２の
側を第１の多層相互接続部材の第２の側へ固着させる接
着手段、及び 両多層相互接続部材の第１の側上の導電性部分を回路基
板の導電性部分に電気的に、及び機械的に接続する縁接
続手段 を具備するモジュール。 - 【請求項１２】第１及び第２の多層相互接続部材が、サ
ブストレート層の一方の側上に沈積させた複数の導電層
をも備え、これらの導電層が複数の絶縁層によって分離
されている請求項１１記載のモジュール。 - 【請求項１３】コンピュータのバックプレーン内に挿入
されるように形成されている印刷配線基板上に取りつけ
る高密度マルチチップモジュールを構成する装置であっ
て、裸の集積回路チップ、 それぞれが第１及び第２の側を有し、少なくとも各第１
の側に導電性部分を有する全体が平面状のほぼ同一の形
状の第１及び第２の多層相互接続部材、裸のチップを各
多層相互接続部材の第１の側上の導電性部分に導電的に
接続する裸チップ組立て手段、及び 第１及び第２の多層相互接続部材の第２の側を突合せて
機械的に接続し、且つ（ａ）第１及び第２の多層相互接
続部材の第１の側上の導電性部分の選択された点への電
気的接続を提供し、（ｂ）組立てられた高密度マルチチ
ップモジュールとバツクプレーン内に挿入可能な印刷配
線基板の導電性部分との電気的接続を可能ならしめるよ
うに形成され、寸法決めされ、そして配列されている縁
接続手段 を具備する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45351889A | 1989-12-20 | 1989-12-20 | |
| US453518 | 1989-12-20 |
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|---|---|
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| JPH0817222B2 JPH0817222B2 (ja) | 1996-02-21 |
Family
ID=23800870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403237A Expired - Lifetime JPH0817222B2 (ja) | 1989-12-20 | 1990-12-18 | 集積回路チップのための低外形、高密度のパッケージとする装置 |
Country Status (3)
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|---|---|
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| JP (1) | JPH0817222B2 (ja) |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920645U (ja) * | 1982-07-30 | 1984-02-08 | 富士通株式会社 | 集合半導体モジユ−ル |
| JPS61183589U (ja) * | 1985-05-08 | 1986-11-15 | ||
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Family Cites Families (3)
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| DE8428437U1 (de) * | 1984-09-27 | 1986-01-30 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungshybrid für elektronische Schaltungen |
| US4763188A (en) * | 1986-08-08 | 1988-08-09 | Thomas Johnson | Packaging system for multiple semiconductor devices |
-
1990
- 1990-12-10 CA CA 2031865 patent/CA2031865C/en not_active Expired - Fee Related
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- 1990-12-18 EP EP19900403639 patent/EP0434543A3/en not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920645U (ja) * | 1982-07-30 | 1984-02-08 | 富士通株式会社 | 集合半導体モジユ−ル |
| JPS61183589U (ja) * | 1985-05-08 | 1986-11-15 | ||
| JPS62260354A (ja) * | 1986-05-06 | 1987-11-12 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0434543A3 (en) | 1991-09-04 |
| JPH0817222B2 (ja) | 1996-02-21 |
| CA2031865C (en) | 1993-07-20 |
| CA2031865A1 (en) | 1993-07-20 |
| EP0434543A2 (en) | 1991-06-26 |
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