JP2017072509A - 試験装置、試験信号供給装置、試験方法、およびプログラム - Google Patents

Abstract

【課題】試験装置に設けられるパターン発生器の数を低減させて試験コストを低減する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスの試験中に、被試験デバイスに供給するべき試験パターンをパケット化して送信するパケット送信部と、パケット送信部により送信されたパケットを伝送するパケット伝送部と、パケット伝送部を介して伝送された試験パターンを受信するパケット受信部と、パケット受信部により受信された試験パターンをバッファリングするバッファ部と、バッファ部から取得した試験パターンに応じた試験信号を被試験デバイスに供給する試験信号供給部と、を備える試験装置および試験方法を提供する。
【選択図】図１

Description

本発明は、試験装置、試験信号供給装置、試験方法、およびプログラムに関する。

従来、被試験デバイスを試験する試験装置は、試験パターンを発生するパターン発生器を被試験デバイスの近傍に設け、試験開始の信号に応じて当該パターン発生器が試験パターンを発生して被試験デバイスに供給していた（関連文献として、例えば、特許文献１〜５参照）。
特許文献１ 特開２００３−３５７５３号公報
特許文献２ 特開平４−２６４９３１号公報
特許文献３ 特開２００４−１４４４８８号公報
特許文献４ 特開２００１−１５５４９７号公報
特許文献５ 特開平１０−１６０８０８号公報

このようなパターン発生器は、被試験デバイスの試験サイクルを高速に実行すべく、ＡＳＩＣおよび／またはＦＰＧＡ等を用いたハードウェアによる専用の設計によって実現していた。したがって、１台の試験装置で複数の被試験デバイスを測定する場合、複数の被試験デバイスの近傍に高価なパターン発生器をそれぞれ設けることになり、試験装置のコストが増加していた。また、試験パターン発生器の変更は、ハードウェアの変更を伴う場合があり、この場合、複数のパターン発生部の全てを変更することになって手間とコストが増加していた。

本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスの試験中に、被試験デバイスに供給するべき試験パターンをパケット化して送信するパケット送信部と、パケット送信部により送信されたパケットを伝送するパケット伝送部と、パケット伝送部を介して伝送された試験パターンを受信するパケット受信部と、パケット受信部により受信された試験パターンをバッファリングするバッファ部と、バッファ部から取得した試験パターンに応じた試験信号を被試験デバイスに供給する試験信号供給部と、を備える試験装置および試験方法を提供する。

本発明の第２の態様においては、被試験デバイスを試験する試験装置に設けられる試験信号供給装置であって、被試験デバイスに供給する試験パターンをパケットにより伝送するパケット伝送部から、被試験デバイスの試験中に試験パターンを受信するパケット受信部と、パケット受信部により受信された試験パターンをバッファリングするバッファ部と、バッファ部から取得した試験パターンに応じた試験信号を被試験デバイスに供給する試験信号供給部と、を備える試験信号供給装置を提供する。

本発明の第３の態様においては、コンピュータに実行されて、第１の態様の試験装置が用いる試験パターンを発生させるプログラムであって、当該プログラムは、コンピュータを、被試験デバイスの試験中に、被試験デバイスに供給するべき試験パターンを発生するパターン発生部と、発生した試験パターンをパケット化して送信するパケット送信部と、して機能させるプログラムを提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１００の構成例をＤＵＴ１０と共に示す。 本実施形態に係る試験装置１００の動作フローの一例を示す。 本実施形態に係る試験装置１００の第１の変形例をＤＵＴ１０と共に示す。 本実施形態に係る試験装置１００の第２の変形例をＤＵＴ１０と共に示す。 本実施形態に係る試験装置１００の第３の変形例をＤＵＴ１０と共に示す。 本実施形態に係るサーバ装置２０として機能するコンピュータ１９００のハードウェア構成の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１００の構成例をＤＵＴ１０と共に示す。試験装置１００は、被試験デバイスを試験する。試験装置１００は、試験パターンを発生するパターン発生器を、被試験デバイスと接続するテストヘッドとは異なる位置に設け、パターン発生器の数を低減させる。なお、図１において、被試験デバイスをＤＵＴ１０と示す。ＤＵＴ１０は、例えば、アナログ回路、デジタル回路、メモリ、および／またはシステム・オン・チップ（ＳＯＣ）等のデバイスである。

試験装置１００は、ＤＵＴ１０を試験するための試験パターンに基づく試験信号をＤＵＴ１０に入力して、試験信号に応じてＤＵＴ１０が出力する出力信号に基づいてＤＵＴ１０の良否を判定する。試験装置１００は、サーバ装置２０と、パケット伝送部１３０と、テストヘッド３０と、を備える。

サーバ装置２０は、試験装置１００が用いる試験パターンを生成し、パケット伝送部１３０を介して、ＤＵＴ１０に接続されたテストヘッド３０に当該試験パターンを伝送する。サーバ装置２０は、ＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋ Ｓｔａｔｉｏｎ：エンジニアリングワークステーション）、ワークステーション、およびパソコン等のうちのいずれかであってよく、また、これらの組み合わせでもよい。サーバ装置２０は、パターン発生部１１０と、パケット送信部１２０と、を有する。

パターン発生部１１０は、ＤＵＴ１０に供給するべき試験パターンを発生する。パターン発生部１１０は、当該試験装置１００がＤＵＴ１０の試験中に、試験パターンを発生してよい。これに代えて、またはこれに加えて、パターン発生部１１０は、当該試験装置１００がＤＵＴ１０の試験前に、試験パターンを発生してもよい。パターン発生部１１０は、ソフトウェアまたはハードウェアの動作に基づき、試験パターンを発生する。図１は、パターン発生部１１０がソフトウェアおよびハードウェアの動作に基づき、試験パターンをそれぞれ発生する例を説明する。パターン発生部１１０は、メモリ１１２と、ＣＰＵ１１４と、アルゴリズミックパターン発生器１１６と、を含む。

メモリ１１２は、ＤＵＴ１０を試験するための試験プログラムを格納する。これに代えて、またはこれに加えて、メモリ１１２は、ＤＵＴ１０に供給するべき試験パターンを格納してもよい。この場合、メモリ１１２は、サーバ装置２０の外部または内部で予め生成された試験パターンを格納してよい。また、メモリ１１２は、パターン発生部１１０がパターンを発生させる過程で生成する（または利用する）中間データ、算出結果、およびパラメータ等をそれぞれ記憶してもよい。また、メモリ１１２は、サーバ装置２０内の各部の要求に応じて、記憶したデータ等を要求元に供給してよい。

ＣＰＵ１１４は、試験プログラムを実行して試験パターンを生成する。この場合、ＣＰＵ１１４は、メモリ１１２が格納した試験プログラムを読み出して実行してよい。これに代えて、またはこれに加えて、ＣＰＵ１１４は、メモリ１１２に格納された試験パターンを送信するように指示してもよい。これに代えて、またはこれに加えて、ＣＰＵ１１４は、アルゴリズミックパターン発生器１１６に試験パターンの発生を指示してもよい。

アルゴリズミックパターン発生器１１６は、予め定められたアルゴリズムを実装したハードウェアにより試験パターンを発生する。アルゴリズミックパターン発生器１１６は、ＦＰＧＡおよび／またはＡＳＩＣ等を含んでよい。

以上のように、本実施形態に係るパターン発生部１１０は、ＣＰＵ１１４によるソフトウェアの実行で生成した試験パターン、メモリ１１２が格納した試験パターン、およびアルゴリズミックパターン発生器１１６が発生する試験パターンのうち、少なくとも１つを、パケット送信部１２０に供給する。なお、パターン発生部１１０は、ソフトウェアの実行、メモリ１１２の格納、およびハードウェアの発生の３つのパターン発生機能のうち、１または複数の機能を有してパターンを発生させてよい。

パケット送信部１２０は、ＤＵＴ１０の試験中に、ＤＵＴ１０に供給するべき試験パターンをパケット化して送信する。パケット送信部１２０は、パターン発生部１１０から受け取った試験パターンをパケット化して送信する。ここで、パケット送信部１２０は、例えば、ＤＵＴ１０の試験前に生成された試験パターンを、ＤＵＴの試験中にパケット化して送信する。これに代えて、またはこれに加えて、パケット送信部１２０は、ＤＵＴ１０の試験中に生成された試験パターンを、ＤＵＴの試験中にパケット化して送信してもよい。

パケット送信部１２０は、試験パターンを一部ずつパケット化して送信してよい。パケット送信部１２０は、一例として、試験パターンの一部と、当該試験パターンの一部の送信先の情報等を含めたヘッダ情報とを、予め定められたデータサイズにしてパケット化する。パケット送信部１２０は、複数の送信先に送信する複数の試験パターンの一部を１つのパケットにする場合、複数の送信先の情報と、送信すべき試験パターンのパケット内における位置と当該送信先とを対応づけた情報を含むヘッダヘッダ情報とを、予め定められたデータサイズにしてパケット化してよい。

また、パケット送信部１２０は、例えば、パターン発生部１１０が生成した試験パターンをＤＭＡ転送する。パケット送信部１２０は、一例として、メモリ１１２に格納された試験パターンをＤＭＡ転送によりパケット伝送部１３０へと送信する。また、パケット送信部１２０は、ＣＰＵ１１４がソフトウェアの実行で生成した試験パターンおよび／またはアルゴリズミックパターン発生器１１６が発生する試験パターンを、ＤＭＡ転送によりパケット伝送部１３０へと送信してもよい。パケット送信部１２０は、パケット伝送部１３０を介してテストヘッド３０に試験パターンを伝送する。

パケット伝送部１３０は、パケット送信部１２０により送信されたパケットをテストヘッド３０に伝送する。パケット伝送部１３０は、規格化された方式を用いて、パケットを伝送してよい。パケット伝送部１３０は、一例として、イーサネット（登録商標）規格を用いてパケットを伝送してよい。この場合、パケット伝送部１３０は、ネットワークの一部または全部であってもよい。また、パケット伝送部１３０は、他のネットワーク等に接続されてもよい。また、パケット伝送部１３０は、装置間を直接接続するＰ２Ｐ（Ｐｅｅｒ ｔｏ Ｐｅｅｒ：ピアツーピア）接続でパケットを伝送してもよい。

パケット伝送部１３０は、分岐、分配、および切り換え等の機能を有し、パケットを伝送してよい。図１は、パケット伝送部１３０がパケットを分岐する機能を有する例を示す。この場合、パケット伝送部１３０は、分岐器１３２を有する。分岐器１３２は、パケット送信部１２０から受け取ったパケットを分岐する。分岐器１３２は、一例として、パケットの送信先を含むヘッダ情報等を参照して、当該パケットに含まれるデータを対応する送信先へと分岐する。分岐器１３２は、テストヘッド３０の内部の対応する送信先へとパケットを分岐する。

テストヘッド３０は、１または複数のＤＵＴ１０に接続され、伝送された試験パターンに基づき、当該ＤＵＴ１０を試験する。図１は、テストヘッド３０が１つのＤＵＴ１０に接続され、当該ＤＵＴ１０を試験する例を示す。テストヘッド３０は、チャネル回路１４０と、同期部１５０と、を有する。

チャネル回路１４０は、ＤＵＴ１０に接続される少なくとも１つの試験端子に対応して設けられ、伝送された試験パターンに基づく試験信号および試験信号に応じた応答信号を授受する。ここで、試験端子は、ＤＵＴ１０に設けられた１または複数の入出力端子に対応して、チャネル回路１４０に１または複数設けられてよい。即ち、チャネル回路１４０は、ＤＵＴ１０の１または複数の入出力端子毎に、複数設けられてよい。図１は、チャネル回路１４０が、ＤＵＴ１０の入出力端子毎に複数設けられる例を示す。なお、このような１つのＤＵＴに対応して設けられる複数のチャネル回路１４０を、チャネルグループ回路とする。チャネルグループ回路（複数のチャネル回路１４０）のそれぞれは、パケット受信部１４２と、バッファ部１４４と、試験信号供給部１４６と、比較部１４８と、タイミング発生部１５２と、を含む。

パケット受信部１４２は、パケット伝送部１３０を介して伝送された試験パターンを受信する。パケット受信部１４２は、一例として、受信したパケットのヘッダ情報を除いたデータを、バッファ部１４４に供給する。即ち、パケット受信部１４２は、受信した試験パターンの情報をバッファ部１４４に供給する。

バッファ部１４４は、パケット受信部１４２により受信された試験パターンをバッファリングする。バッファ部１４４は、パケット受信部１４２が受信した１または複数のパケット毎にバッファリングして、試験パターンを一部ずつ蓄積してよい。バッファ部１４４は、バッファリングして蓄積した試験パターンの一部を試験信号供給部１４６に供給する。バッファ部１４４は、ＦＩＦＯ回路を含んでよく、時間的に先にバファリングしたデータを、時間的に後にバッファリングされたデータよりも先に試験信号供給部１４６に供給してよい。

試験信号供給部１４６は、バッファ部１４４から取得した試験パターンに応じた試験信号をＤＵＴ１０に供給する。試験信号供給部１４６は、ドライバ回路を有してよく、当該ドライバ回路を介して予め定められた信号電圧範囲の試験信号をＤＵＴ１０に供給してよい。また、試験信号供給部１４６は、試験信号に応じてＤＵＴ１０が出力する応答信号の期待値を生成してよい。この場合、試験信号供給部１４６は、生成した期待値を比較部１４８に供給する。

比較部１４８は、試験信号に応じてＤＵＴ１０が出力する応答信号を受信する。比較部１４８は、コンパレータ回路を含んでよく、この場合、当該コンパレータ回路によりＤＵＴ１０の応答信号と閾値とを比較して、応答信号のデータ値を取得してよい。比較部１４８は、ＤＵＴ１０の応答信号に含まれるデータ値と試験信号供給部１４６が生成する期待値とを比較し、比較結果に基づき、ＤＵＴ１０の良否を判定してよい。

タイミング発生部１５２は、ＤＵＴ１０に試験パターンを供給するタイミングを発生する。タイミング発生部１５２は、一例として、バッファ部１４４が試験パターンをバッファリングして蓄積した量に基づき、試験パターンを供給するタイミング信号を発生させる。即ち、タイミング発生部１５２は、サーバ装置２０がパケットをテストヘッド３０に伝送するタイミングとは別個独立のタイミング信号を発生して試験信号供給部１４６に供給する。

これにより、試験信号供給部１４６は、バッファ部１４４にバッファリングされた試験パターンに応じた試験信号を、タイミング発生部１５２が発生するタイミングでＤＵＴ１０に供給する。なお、タイミング発生部１５２は、比較部１４８に応答信号を受信するタイミング信号および／または期待値との比較タイミング信号等を供給してもよい。このように、タイミング発生部１５２は、チャネル回路１４０のタイミング制御機能を有してよい。

同期部１５０は、複数のチャネル回路１４０（即ち、チャネルグループ回路）の同期を取る。即ち、同期部１５０は、１つのＤＵＴ１０に設けられた入出力端子と授受する複数の試験信号および応答信号の送受信タイミングを同期制御する。同期部１５０は、同期タイミング信号を生成して、複数のチャネル回路１４０がそれぞれ有するタイミング発生部１５２に当該同期タイミング信号を供給して同期制御してよい。なお、異なる入出力端子間の試験信号および応答信号の送受信タイミングを同期しなくても不具合無く動作するＤＵＴ１０を用いる場合、同期部１５０はなくてもよい。

以上の本実施形態に係る試験装置１００は、テストヘッド３０とは異なるサーバ装置２０にパターン発生部１１０が設けられる。そして、パターン発生部１１０は、ＤＵＴ１０の複数の入出力端子のそれぞれに対応して送信すべき試験パターンを生成し、複数の入出力端子のそれぞれに対応するチャネル回路１４０にそれぞれ伝送するようにパケット送信する。これにより、試験装置１００は、ＤＵＴ１０の入出力端子に対応したチャネル回路毎にパターン発生部１１０を設けることなく、例えば、１つのＤＵＴ１０に対応した１つのパターン発生部を用いることで、当該ＤＵＴ１０を試験することができる。このような試験装置１００の動作を次に説明する。

図２は、本実施形態に係る試験装置１００の動作フローの一例を示す。まず、パターン発生部１１０は、試験の開始前に試験パターンを発生する（Ｓ２１０）。パターン発生部１１０は、用いる試験パターンに応じて、発生させる手段を選択してよい。パターン発生部１１０は、単純なアルゴリズム、および簡易なプログラム等でパターンを発生できる場合、ＣＰＵ１１４が対応するプログラムをメモリ１１２から読み出し、ＣＰＵ１１４が当該プログラムを実行することで試験パターンを発生させてよい。

また、パターン発生部１１０は、試験パターンが複雑なアルゴリズム等によって生成される場合、当該試験パターンをアルゴリズミックパターン発生器１１６に発生させてよい。これに代えて、パターン発生部１１０は、予め内部または外部で生成してメモリ１１２に記憶させた試験パターンをパケット送信部１２０に供給してもよい。これにより、パターン発生部１１０は、ＣＰＵ１１４の負荷を軽減させることができる。また、パターン発生部１１０は、発生した試験パターンをＤＭＡ転送させてよく、これにより、ＣＰＵ１１４の負荷を軽減させ、大容量の試験パターンを高速に伝送させることができる。

パターン発生部１１０は、発生させた試験パターンを順次伝送させる。パターン発生部１１０は、試験中止等の指示がない場合、テストヘッド３０の動作とは独立に、試験パターンの発生が終了するまで試験パターンの伝送を継続させてよい。

次に、パケット送信部１２０は、ＤＵＴ１０の試験前からパターン発生部１１０が生成した試験パターンを送信する（Ｓ２２０）。パケット送信部１２０は、試験パターンを、パケット伝送部１３０を介してテストヘッド３０の対応するチャネル回路１４０に送信する。そして、チャネル回路１４０のそれぞれが有するバッファ部１４４は、受け取った試験パターンをバッファリングする（Ｓ２３０）。

タイミング発生部１５２は、バッファ部１４４が試験パターンをバッファリングして蓄積した量が予め定められた閾値を超えたことに応じて、試験パターンを供給するタイミングを発生させて、試験信号供給部１４６に供給する。これにより、試験信号供給部１４６は、ＤＵＴ１０の試験を開始する（Ｓ２４０）。

なお、タイミング発生部１５２は、パケット伝送部１３０の伝送量、バッファ部のバッファ容量、ならびに試験信号供給部１４６および比較部１４８の試験速度等に応じて、蓄積量の閾値を定めてよい。また、同期部１５０がチャネルグループ回路の同期をとる場合、タイミング発生部１５２は、同期部１５０から同期信号を受け取ったことを条件に、バッファ部１４４の蓄積量が予め定められた閾値を超えたことに応じて、試験パターンを供給するタイミングを発生させてよい。

試験信号供給部１４６は、試験パターンに応じた試験信号を順次ＤＵＴ１０に供給する。試験信号供給部１４６は、バッファ部１４４にバッファリングされた試験パターンの全てがＤＵＴ１０に供給されるまで、試験信号の供給を継続させる。また、試験信号供給部１４６は、バッファ部１４４から取得した試験パターンが、ウェイトサイクルの挿入を許可するウェイト許可コードを含み、かつ、バッファ部１４４にバッファリングされた試験パターンの残量が基準以下である場合に、ＤＵＴ１０に供給する試験信号にウェイトサイクルを挿入してよい。

これにより、試験信号供給部１４６は、試験信号の供給において、待ちサイクルを挿入する制御を実行することができる。なお、試験信号供給部１４６は、挿入した待ちサイクルの間にバッファ部１４４に蓄積される試験パターンがオーバーフローしない程度に、バッファ部１４４の試験パターンの残量の基準を定め、バッファ部１４４の空き領域を確保してよい。

また、試験信号供給部１４６は、バッファ部１４４から取得した試験パターンが、バッファ部１４４のサイズ未満の範囲内での分岐命令を含む場合に、既にバッファリングされた分岐先の試験パターンに分岐してよい。これにより、試験信号供給部１４６は、試験信号の供給において、試験パターンの分岐制御を実行することができる。なお、試験装置１００は、バッファ部１４４のサイズ以上の範囲内における分岐命令を実行する場合、パケット送信部１２０のパケット送信段階において、当該分岐命令を実行してよい。

また、バッファ部１４４は、バッファリングされた試験パターンを使用後に予め定められたサイクル個数分保持してもよい。この場合、試験信号供給部１４６は、バッファ部１４４から取得した試験パターンが、前方分岐命令を含む場合に、バッファ部１４４に保持された使用済みの試験パターンに分岐する。このように、本実施形態に係る試験信号供給部１４６は、バッファ部１４４にバッファリングされた試験パターンを用いて、分岐命令を実行することができる。これにより、パケット送信部１２０側の負担を軽減させ、安定なパケット送信を実行させることができる。

なお、試験信号供給部１４６は、ＤＵＴ１０へ試験信号の供給を継続している間において、バッファ部１４４にバッファリングした試験パターンが不足した場合、バッファ部１４４にアンダーフローが生じたと判断する（Ｓ２５０：Ｙｅｓ）。この場合、試験信号供給部１４６は、ＤＵＴ１０の試験が失敗したと判断して、試験を中止または中断する（Ｓ２６０）。試験信号供給部１４６は、試験の中止をサーバ装置２０に指示してよく、サーバ装置２０は、当該指示に応じて、試験動作を中止して、ユーザ等に試験失敗を通知してよい。

また、試験信号供給部１４６が、バッファ部１４４の試験パターンの不足無しに、試験信号の供給を終了させた場合（Ｓ２５０：Ｎｏ）、比較部１４８は、試験信号に応じてＤＵＴ１０が出力する応答信号を受信する。比較部１４８は、ＤＵＴ１０の応答信号に含まれるデータ値と試験信号供給部１４６が生成する期待値とを比較して、ＤＵＴ１０の良否を判定する（Ｓ２７０）。

試験装置１００は、試験を継続する場合、次の試験に応じた試験パターンをパターン発生部１１０に発生させる（Ｓ２８０：Ｎｏ）。試験装置１００は、実行すべき試験が終了するまで、Ｓ２１０からＳ２７０の動作を繰り替えしてよい。試験装置１００は、実行すべき試験が終了した場合、試験を終了させる（Ｓ２８０：Ｙｅｓ）。

以上のように、本実施形態に係る試験装置１００は、サーバ装置２０の試験パターンの発生および送信動作と、テストヘッド３０の試験動作とを、バッファ部１４４のバッファリング動作が破綻しない範囲において、それぞれ別個独立に実行させることができる。これにより、テストヘッド３０とは別個独立のサーバ装置２０が試験パターンを発生させることができるので、テストヘッド３０のパターン発生部１１０を省略することができる。

また、パケット伝送部１３０は、サーバ装置２０が発生させた試験パターンを分岐、分配、および切り換え等の機能を有して伝送できるので、試験装置１００に設けられるパターン発生部１１０の数を低減させることができる。また、パターン発生部１１０は、サーバ装置２０といった汎用の装置を用いて構成されるので、専用に設計する手間を削減することができる。また、パターン発生部１１０は、試験パターンの発生動作の一部または全部をソフトウェアによって実行することができるので、パターンの一部であるパターン制御命令の変更が生じても、手間およびコストを掛けずに容易に実行することができる。

また、試験装置１００に設けられるパターン発生部１１０の数を低減できるので、パターン発生部１１０のハードウェアの変更が生じたとしても、一括して変更することができる。このように、本実施形態に係る試験装置１００は、当該試験装置１００に設けられるパターン発生器の数を低減させ、かつ、試験パターン発生動作の一部または全部をソフトウェアによって実行するので、試験コストを低減させることができる。

以上の本実施形態に係る試験装置１００は、１つのＤＵＴ１０を試験する例を説明した。これに加えて、試験装置１００は、複数のＤＵＴ１０を試験してもよい。この場合、試験装置１００は、１つのチャネルグループ回路が複数のＤＵＴ１０を試験してもよく、これに代えて、複数のチャネルグループ回路が複数のＤＵＴ１０に対応して、それぞれ試験してもよい。試験装置１００が、複数のＤＵＴ１０に対応して、複数のチャネルグループ回路を有する例を次に説明する。

図３は、本実施形態に係る試験装置１００の第１の変形例をＤＵＴ１０と共に示す。図３は、２つのチャネルグループ回路を有する試験装置１００が、チャネルグループ回路毎にＤＵＴ１０に接続され、２つのＤＵＴ１０をそれぞれ試験する例を示す。第１の変形例の試験装置１００において、図１に示された本実施形態に係る試験装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。

試験装置１００は、テストヘッド３０に、ＤＵＴ１０に接続される少なくとも１つの試験端子に対応して設けられ、それぞれがバッファ部１４４および試験信号供給部１４６を有する複数のチャネルグループ回路を備える。試験装置１００は、チャネルグループ回路毎に同期を取ってよく、この場合、チャネルグループ回路毎に同期部１５０を設けてよい。図３は、２つのＤＵＴ１０に対応する２つのチャネルグループ回路と、当該２つのチャネルグループ回路の同期をそれぞれ制御する２つの同期部１５０と、を備える試験装置１００を示す。

なお、図３は、２つのＤＵＴ１０に対して同種または略同一の試験を実行する例を示す。即ち、図３は、試験装置１００が１つのサーバ装置２０を備え、１つのパターン発生部１１０が発生させた試験パターンを、２つのチャネルグループ回路を介して２つのＤＵＴ１０にそれぞれ供給する例を示す。パケット送信部１２０は、図１に示す試験装置１００のパケット送信部１２０と同様に、パターン発生部１１０が発生させた試験パターンをパケット化して送信してよい。なお、パケット送信部１２０は、パケットのヘッダに、送信先のチャネルグループ回路の指示を加えてよい。

パケット伝送部１３０は、パケット送信部１２０により送信されたパケットを、２以上のチャネルグループ回路にマルチキャストする。この場合、パケット伝送部１３０は、パケット送信部１２０から受け取ったパケットをｎ分配する分配器１３４を有し、ｎ個のチャネルグループ回路にマルチキャストしてよい。図３は、分配器１３４が受け取ったパケットを２つのチャネルグループ回路に等分配する例を示す。

また、パケット伝送部１３０は、複数のチャネルグループ回路に対応する複数の分岐器１３２が設けられ、当該複数の分岐器１３２は、パケット送信部１２０から受け取ったパケットをそれぞれ分岐する。図３は、２つのチャネルグループ回路に対応する２つの分岐器１３２が、分配器１３４からそれぞれ受け取ったパケットを対応するチャネル回路１４０へと分岐する例を示す。これによって、複数のチャネルグループ回路のパケット受信部１４２は、当該パケット受信部１４２が設けられるチャネル回路１４０に接続されるＤＵＴ１０の入出力端子に供給すべき試験パターンを受信することができる。

そして、複数のチャネルグループ回路のそれぞれのバッファ部１４４は、パケット受信部１４２が受信したパケットに含まれる、複数のチャネルグループ回路のそれぞれに対応付けられた試験パターンをバッファリングする。複数のチャネルグループ回路のタイミング発生部１５２は、対応するバッファ部１４４が試験パターンをバッファリングして蓄積した量に基づき、試験パターンを供給するタイミングを発生させる。複数のチャネル回路１４０が実行する試験の動作は、図１および図２で説明した動作と略同一なのでここでは省略する。

以上の第１の変形例の試験装置１００は、パターン発生部１１０が発生して送信するパケットを複数のチャネルグループ回路に分配するので、パターン発生部１１０の数をチャネルグループ回路の数よりも少なくすることができる。なお、この場合において、パターン発生部１１０の動作の負荷は、図１および図２で説明した試験装置１００が有するパターン発生部１１０の動作負荷と略同一であるので、試験パターンを安定に供給しつつ、複数のＤＵＴ１０の試験を実行することができる。したがって、第１の変形例の試験装置１００は、当該試験装置１００に設けられるパターン発生器の数を低減させて試験コストを低減できる。

図４は、本実施形態に係る試験装置１００の第２の変形例をＤＵＴ１０と共に示す。図４は、２つのチャネルグループ回路を有する試験装置１００が、チャネルグループ回路毎にＤＵＴ１０に接続され、２つのＤＵＴ１０をそれぞれ別個の試験を実行する例を示す。第２の変形例の試験装置１００において、図１および図３に示された本実施形態に係る試験装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。

試験装置１００は、テストヘッド３０に、複数のチャネルグループ回路を備える。試験装置１００は、チャネルグループ回路毎に同期を取ってよく、この場合、チャネルグループ回路毎に同期部１５０を設けてよい。図４は、図３と同様に、２つのＤＵＴ１０に対応して２つのチャネルグループ回路と、当該２つのチャネルグループ回路の同期をそれぞれ制御する２つの同期部１５０と、を備える試験装置１００を示す。

なお、図４は、２つのＤＵＴ１０に対して異なる種類の試験を実行する例を示す。即ち、図４は、試験装置１００がパターン発生部１１０を有するサーバ装置２０を２つ備え、２つのパターン発生部１１０が発生させた異なる試験パターンを、２つのＤＵＴ１０に対応するチャネルグループ回路にそれぞれ供給する例を示す。この場合、パケット送信部１２０もサーバ装置２０にそれぞれ設けられ、パターン発生部１１０が発生させた試験パターンをパケット化してそれぞれ送信してよい。なお、パケット送信部１２０は、パケットのヘッダに、送信先のチャネルグループ回路の指示を加えてもよい。

パケット伝送部１３０は、パケット送信部１２０により送信されたパケットを、いずれのチャネルグループ回路に伝送するかを切り換える切換部１３６を有する。図４は、２つのパケット送信部１２０により送信されたパケットのうちいずれか一方を、出力に接続された１つのチャネルグループ回路に伝送するように切り換える、２入力１出力の切換部１３６の例を示す。パケット伝送部１３０は、送信先のチャネルグループ回路の数に対応して、複数の切換部１３６を有してよい。

この場合、パケット伝送部１３０は、パケット送信部１２０から受け取ったパケットをｎ分配する分配器１３４をｎ個有し、分配器１３４のそれぞれは、ｎ個の切換部１３６を介してｎ個のチャネルグループ回路にマルチキャストしてよい。図４は、２つの分配器１３４のそれぞれが、受け取ったパケットを２つの切換部１３６を介して２つのチャネルグループ回路に略等分配する例を示す。また、パケット伝送部１３０は、複数のチャネルグループ回路に対応する複数の分岐器１３２が設けられ、当該複数の分岐器１３２は、パケット送信部１２０から受け取ったパケットをそれぞれ分岐する。

これによって、複数のチャネルグループ回路のパケット受信部１４２は、当該パケット受信部１４２が設けられるチャネル回路１４０に接続されるＤＵＴ１０の入出力端子に供給すべき試験パターンを受信することができる。ここで、試験装置１００は、複数のサーバ装置２０のそれぞれから、異なる試験パターンを供給してもよく、パケット受信部１４２は、複数の試験パターンのうち、対応するＤＵＴ１０の入出力端子に供給すべき試験パターンを受信することができる。

以上の本実施形態に係る試験装置１００は、タイミング発生部１５２が試験パターンをＤＵＴ１０に供給するタイミングを発生させて、ＤＵＴ１０の試験を開始する例を説明した。これに代えて、またはこれに加えて、試験装置１００は、サーバ装置２０が試験パターンをＤＵＴ１０に供給するタイミングを発生させてもよい。このような試験装置１００について、図５を用いて説明する。

図５は、本実施形態に係る試験装置１００の第３の変形例をＤＵＴ１０と共に示す。図５は、１つのチャネルグループ回路を有する試験装置１００が、１つのＤＵＴ１０に接続され、サーバ装置２０が発生するタイミングによってＤＵＴ１０の試験を実行する例を示す。第３の変形例の試験装置１００において、図１に示された本実施形態に係る試験装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。

第３の変形例の試験装置１００は、テストヘッド３０側からサーバ装置２０へと、パケット伝送部１３０を介してチャネル回路１４０の状況が通知される。一例として、バッファ部１４４が試験パターンをバッファリングして蓄積した量の情報が、サーバ装置２０へと通知される。この場合、バッファ部１４４が、パケット受信部１４２を介してパケット送信部１２０へと当該情報を供給してよく、これに代えて、タイミング発生部１５２が、パケット受信部１４２を介してパケット送信部１２０へと当該情報を供給してもよい。

なお、第３の変形例の試験装置１００は、パケット受信部１４２が当該情報の送信機能を有し、パケット送信部１２０が当該情報の受信機能を有する。パケット送信部１２０およびパケット受信部１４２は、パケットの送受信機能を有することが好ましい。そして、第３の変形例の試験装置１００は、サーバ装置２０が試験開始部２１０および通知部２２０を更に有する。

試験開始部２１０は、バッファ部１４４に試験パターンが予め定められた量以上バッファリングされたことに応じて、ＤＵＴ１０の試験を開始する。試験開始部２１０は、テストヘッド３０側から通知されるバッファ部１４４の蓄積量の情報と、予め定められた量との比較結果に応じて、ＤＵＴ１０の試験を開始するか否かを判断してよい。試験開始部２１０は、ＤＵＴ１０の試験を開始する場合、バッファ部１４４に試験開始を通知する。この場合、試験開始部２１０は、パケット送信部１２０から試験開始を通知するタイミング信号をパケット伝送部１３０およびパケット受信部１４２を介して供給してよい。

これにより、テストヘッド３０は、バッファ部１４４のバッファリング量に応じたタイミングでＤＵＴ１０の試験を開始することができる。また、サーバ装置２０は、テストヘッド３０に供給した試験パターンのバッファリング量を把握することができる。即ち、サーバ装置２０は、テストヘッド３０側の試験パターンのバッファリング動作が正常か否かを検知することができる。

通知部２２０は、ＤＵＴ１０の試験中にバッファ部１４４がアンダーフローとなったことに応じて、当該試験装置１００に起因する試験失敗を通知する。即ち、通知部２２０は、テストヘッド３０側の試験パターンのバッファリング動作に異常を検知した場合、試験装置１００のユーザ等に当該異常を通知する。また、通知部２２０は、サーバ装置２０の表示部等に、当該異常の検知を表示してもよい。これにより、サーバ装置２０は、テストヘッド３０側の試験パターンのバッファリング動作の異常を検知して通知することができる。また、サーバ装置２０は、当該異常の検知結果に応じて、試験を中止または中断してもよい。

以上のように、本実施形態に係るサーバ装置２０は、ＤＵＴ１０から離間した位置において、試験パターンを発生させてテストヘッド３０に供給する。テストヘッド３０は、供給された試験パターンを用いて、サーバ装置２０との試験パターンを受け取るタイミングとは独立したタイミングでＤＵＴ１０を試験する。これにより、テストヘッド３０に設けられるチャネル回路１４０は、試験パターンを生成する機能が不要となり、受け取った試験パターンに応じてＤＵＴ１０を試験する試験装置１００に設けられる試験信号供給装置として動作することができる。

以上の本実施形態に係る試験装置１００は、サーバ装置２０が試験パターンを生成し、当該生成した試験パターンに基づき、試験信号供給部１４６が試験信号をＤＵＴ１０に供給することを説明した。これに代えて、試験装置１００は、アナログ波形をＤＵＴ１０に供給する任意波形発生装置として機能してもよい。

この場合、サーバ装置２０は、一例として、ＤＵＴ１０に供給すべき信号波形の信号パターンを生成し、試験信号供給部１４６は、ＤＵＴ１０に供給するアナログ信号を供給する。即ち、試験信号供給部１４６はＤＡ変換器を含み、サーバ装置２０が発生した信号パターンをアナログ信号に変換して、ＤＵＴ１０に供給する。このような試験装置１００においても、試験装置１００は、ＤＵＴ１０の入出力端子に対応したチャネル回路毎にパターン発生部１１０を設けることなく、当該ＤＵＴ１０を試験することができる。

図６は、本実施形態に係るサーバ装置２０として機能するコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、および表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、およびＤＶＤドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、および入出力チップ２０７０を有するレガシー入出力部と、を備える。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００およびグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０およびＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＤＶＤドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラムおよびデータを格納する。ＤＶＤドライブ２０６０は、ＤＶＤ−ＲＯＭ２０９５からプログラムまたはデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、および入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラム、および／または、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラムまたはデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０を入出力コントローラ２０８４へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ２０８４へと接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＤＶＤ−ＲＯＭ２０９５、またはＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

プログラムは、コンピュータ１９００にインストールされ、コンピュータ１９００をパターン発生部１１０、メモリ１１２、ＣＰＵ１１４、アルゴリズミックパターン発生器１１６、パケット送信部１２０、試験開始部２１０、および通知部２２０として機能させる。

プログラムに記述された情報処理は、コンピュータ１９００に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段であるパターン発生部１１０、メモリ１１２、ＣＰＵ１１４、アルゴリズミックパターン発生器１１６、パケット送信部１２０、試験開始部２１０、および通知部２２０として機能する。そして、この具体的手段によって、本実施形態におけるコンピュータ１９００の使用目的に応じた情報の演算または加工を実現することにより、使用目的に応じた特有のサーバ装置２０が構築される。

一例として、コンピュータ１９００と外部の装置等との間で通信を行う場合には、ＣＰＵ２０００は、ＲＡＭ２０２０上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス２０３０に対して通信処理を指示する。通信インターフェイス２０３０は、ＣＰＵ２０００の制御を受けて、ＲＡＭ２０２０、ハードディスクドライブ２０４０、フレキシブルディスク２０９０、またはＤＶＤ−ＲＯＭ２０９５等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス２０３０は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式により記憶装置との間で送受信データを転送してもよく、これに代えて、ＣＰＵ２０００が転送元の記憶装置または通信インターフェイス２０３０からデータを読み出し、転送先の通信インターフェイス２０３０または記憶装置へとデータを書き込むことにより送受信データを転送してもよい。

また、ＣＰＵ２０００は、ハードディスクドライブ２０４０、ＤＶＤドライブ２０６０（ＤＶＤ−ＲＯＭ２０９５）、フレキシブルディスク・ドライブ２０５０（フレキシブルディスク２０９０）等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をＤＭＡ転送等によりＲＡＭ２０２０へと読み込ませ、ＲＡＭ２０２０上のデータに対して各種の処理を行う。そして、ＣＰＵ２０００は、処理を終えたデータを、ＤＭＡ転送等により外部記憶装置へと書き戻す。このような処理において、ＲＡＭ２０２０は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはＲＡＭ２０２０および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、ＣＰＵ２０００は、ＲＡＭ２０２０の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはＲＡＭ２０２０の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもＲＡＭ２０２０、メモリ、および／または記憶装置に含まれるものとする。

また、ＣＰＵ２０００は、ＲＡＭ２０２０から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、ＲＡＭ２０２０へと書き戻す。例えば、ＣＰＵ２０００は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合（または不成立であった場合）に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。

また、ＣＰＵ２０００は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第１属性の属性値に対し第２属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、ＣＰＵ２０００は、記憶装置に格納されている複数のエントリの中から第１属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第２属性の属性値を読み出すことにより、所定の条件を満たす第１属性に対応付けられた第２属性の属性値を得ることができる。

以上に示したプログラムまたはモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＤＶＤ−ＲＯＭ２０９５の他に、ＤＶＤ、Ｂｌｕ−ｒａｙ（登録商標）、またはＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークまたはインターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ ＤＵＴ、２０ サーバ装置、３０ テストヘッド、１００ 試験装置、１１０ パターン発生部、１１２ メモリ、１１４ ＣＰＵ、１１６ アルゴリズミックパターン発生器、１２０ パケット送信部、１３０ パケット伝送部、１３２ 分岐器、１３４ 分配器、１３６ 切換部、１４０ チャネル回路、１４２ パケット受信部、１４４ バッファ部、１４６ 試験信号供給部、１４８ 比較部、１５０ 同期部、１５２ タイミング発生部、２１０ 試験開始部、２２０ 通知部、１９００ コンピュータ、２０００ ＣＰＵ、２０１０ ＲＯＭ、２０２０ ＲＡＭ、２０３０ 通信インターフェイス、２０４０ ハードディスクドライブ、２０５０ フレキシブルディスク・ドライブ、２０６０ ＤＶＤドライブ、２０７０ 入出力チップ、２０７５ グラフィック・コントローラ、２０８０ 表示装置、２０８２ ホスト・コントローラ、２０８４ 入出力コントローラ、２０９０ フレキシブルディスク、２０９５ ＤＶＤ−ＲＯＭ

Claims (20)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの試験中に、前記被試験デバイスに供給するべき試験パターンをパケット化して送信するパケット送信部と、
   前記パケット送信部により送信されたパケットを伝送するパケット伝送部と、
   前記パケット伝送部を介して伝送された試験パターンを受信するパケット受信部と、
   前記パケット受信部により受信された試験パターンをバッファリングするバッファ部と、
   前記バッファ部から取得した試験パターンに応じた試験信号を前記被試験デバイスに供給する試験信号供給部と、
   を備える試験装置。
2. 前記被試験デバイスに供給するべき試験パターンを発生するパターン発生部を更に備える請求項１に記載の試験装置。
3. 前記パターン発生部は、前記被試験デバイスの試験中に、試験パターンを発生する請求項２に記載の試験装置。
4. 前記パターン発生部は、
   前記被試験デバイスを試験するための試験プログラムを格納するメモリと、
   前記試験プログラムを実行して試験パターンを生成するＣＰＵと、
   を有する請求項２または３に記載の試験装置。
5. 前記パターン発生部は、予め定められたアルゴリズムを実装したハードウェアにより試験パターンを発生するアルゴリズミックパターン発生器を有する請求項２から４のいずれか一項に記載の試験装置。
6. 前記パケット送信部は、前記被試験デバイスの試験前に生成された試験パターンを、前記被試験デバイスの試験中にパケット化して送信する請求項１に記載の試験装置。
7. 前記被試験デバイスに供給するべき試験パターンを格納するメモリを有し、
   前記パケット送信部は、前記メモリに格納された試験パターンをＤＭＡ転送により前記パケット伝送部へと送信する請求項１から６のいずれか一項に記載の試験装置。
8. 前記被試験デバイスに試験パターンを供給するタイミングを発生するタイミング発生部を更に備え、
   前記試験信号供給部は、前記バッファ部にバッファリングされた試験パターンに応じた試験信号を、前記タイミング発生部が発生するタイミングで前記被試験デバイスに供給する
   請求項１から７のいずれか一項に記載の試験装置。
9. 前記被試験デバイスに接続される少なくとも１つの試験端子に対応して設けられ、それぞれが前記バッファ部および前記試験信号供給部を有する複数のチャネルグループ回路を備える請求項１から８のいずれか一項に記載の試験装置。
10. 前記複数のチャネルグループ回路のそれぞれの前記バッファ部は、前記パケット受信部が受信したパケットに含まれる、前記複数のチャネルグループ回路のそれぞれに対応付けられた試験パターンをバッファリングする請求項９に記載の試験装置。
11. 前記パケット伝送部は、前記パケット送信部により送信されたパケットを、２以上のチャネルグループ回路にマルチキャストする請求項９または１０に記載の試験装置。
12. 前記パケット伝送部は、前記パケット送信部により送信されたパケットを、いずれのチャネルグループ回路に伝送するかを切り換える切換部を有する請求項９から１１のいずれか一項に記載の試験装置。
13. 前記パケット送信部は、前記被試験デバイスの試験前から試験パターンを送信し、
    前記バッファ部に試験パターンが予め定められた量以上バッファリングされたことに応じて前記被試験デバイスの試験を開始する試験開始部を更に備える
    請求項１から１２のいずれか一項に記載の試験装置。
14. 前記被試験デバイスの試験中に前記バッファ部がアンダーフローとなったことに応じて、当該試験装置に起因する試験失敗を通知する通知部を更に備える請求項１から１３のいずれか一項に記載の試験装置。
15. 前記試験信号供給部は、前記バッファ部から取得した試験パターンが、ウェイトサイクルの挿入を許可するウェイト許可コードを含み、かつ、前記バッファ部にバッファリングされた試験パターンの残量が基準以下である場合に、前記被試験デバイスに供給する試験信号にウェイトサイクルを挿入する請求項１から１４のいずれか一項に記載の試験装置。
16. 前記試験信号供給部は、前記バッファ部から取得した試験パターンが、前記バッファ部のサイズ未満の範囲内での分岐命令を含む場合に、既にバッファリングされた分岐先の試験パターンに分岐する請求項１から１５のいずれか一項に記載の試験装置。
17. 前記バッファ部は、バッファリングされた試験パターンを使用後に予め定められたサイクル個数分保持しておき、
    前記試験信号供給部は、前記バッファ部から取得した試験パターンが、前方分岐命令を含む場合に、前記バッファ部に保持された使用済みの試験パターンに分岐する
    請求項１６に記載の試験装置。
18. 被試験デバイスを試験する試験装置に設けられる試験信号供給装置であって、
    前記被試験デバイスに供給する試験パターンをパケットにより伝送するパケット伝送部から、前記被試験デバイスの試験中に試験パターンを受信するパケット受信部と、
    前記パケット受信部により受信された試験パターンをバッファリングするバッファ部と、
    前記バッファ部から取得した試験パターンに応じた試験信号を前記被試験デバイスに供給する試験信号供給部と、
    を備える試験信号供給装置。
19. 被試験デバイスを試験する試験方法であって、
    前記被試験デバイスの試験中に、前記被試験デバイスに供給するべき試験パターンをパケット化して送信するパケット送信段階と、
    前記パケット送信段階により送信されたパケットを伝送するパケット伝送段階と、
    前記パケット伝送段階により伝送された試験パターンを受信するパケット受信段階と、
    前記パケット受信段階により受信された試験パターンをバッファ部にバッファリングするバッファ段階と、
    前記バッファ部から取得した試験パターンに応じた試験信号を前記被試験デバイスに供給する試験信号供給段階と、
    を備える試験方法。
20. コンピュータに実行されて、請求項１に記載の試験装置が用いる試験パターンを発生させるプログラムであって、
    当該プログラムは、前記コンピュータを、
    被試験デバイスの試験中に、前記被試験デバイスに供給するべき試験パターンを発生するパターン発生部と、
    発生した試験パターンをパケット化して送信するパケット送信部と、
    して機能させるプログラム。

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