JP2012013609A - テスト回路及び半導体集積回路 - Google Patents

Abstract

【課題】入力されたパルス波形の遅延及び鈍りの影響を抑制し、より高精度なテストを実現すること。
【解決手段】テスト回路６は、複数の論理値を保持する複数のデータ保持／選択回路と、複数の外部端子に含まれる互いに異なる外部端子を介して入力される論理値間の伝播遅延量の検出に基づいて、複数のデータ保持／選択回路それぞれに対して、複数のデータ保持／選択回路それぞれが保持している複数の論理値のいずれを出力すべきかを個別に制御するスキュー調整回路２０と、基準クロックの立上がり及び立下りそれぞれに応じて外部端子に入力した論理値を第１及び第２論理値として個別に検出すると共に、個別に検出した第１及び第２論理値の少なくとも一方と期待値間の比較に基づいて、第１及び第２論理値の一方をデータ保持／選択回路に供給する複数の論理値生成／選択回路と、を備える。
【選択図】図２

Description

本発明はテスト回路に関し、特に複数の外部端子とテスト対象回路間に接続されるテスト回路に関する。また、本発明は、このテスト回路が搭載された半導体集積回路に関する。

近年、半導体集積回路（以下、LSI(Large-Scale Integration)と呼ぶこともある）の大規模化に伴い、LSI内に様々な機能回路（以下、マクロと呼ぶこともある）が搭載されている。例えば、LSIには、RAM(Random Access Memory)等の記憶回路が搭載される。機能回路の信頼性を確保するためには、マクロが実際に動作している際の周波数(実動作周波数)でテストすることが要求される。

特許文献１には、FIFO(First-In First-Out)メモリを有する半導体集積回路が開示されている。この半導体集積回路は、次のように動作する。FIFOメモリは外部からスキャンインされたテストデータを蓄積する。この動作は、テストデータをスキャンクロックに同期させてスキャンインするので比較的低速で行なわれる。次に、蓄積されたテストデータを半導体集積回路装置内のテスト対象ブロックの入力端子を介して当該テスト対象ブロック内に入力させる。このとき、テストデータは、当該半導体集積回路装置のシステムクロックに同期させることにより、当該半導体集積回路装置の実際の動作速度（高速度）で入力される。

実動作周波数にて連続的に機能回路をテストする場合、特許文献１の場合には次の問題点が生じる。具体的には、連続的なテストを実現するためには、ある程度のデータ量のテストデータをFIFOメモリに蓄積させる必要があり、この結果、FIFOメモリの容量が増大してしまう。現実的には、半導体集積回路に搭載されるFIFOメモリの容量は有限である。従って、特許文献１の手法を採用したとしても、実動作周波数にて連続的に機能回路をテストすることは難しい。

特許文献２には、PCI(Peripheral component Interconnect)Expressに関する受信装置が開示されている。具体的には、シンボルの個数が各々のレーン毎に異なる場合であっても、簡単な処理によって、各々のレーンに対応する分割データ列の間のスキュー調整を行なう受信装置が開示されている。

特開平２−２４７５８６号公報 特開２００８−１７２６５７号公報

実動作周波数にて機能回路を連続的にテストするためには、一時的にテストデータを保持するFIFOメモリを排除し、半導体集積回路内のテスト対象回路に対してテストデータを外部から連続的に供給すると良い。しかしながら、半導体集積回路の外部端子とテスト対象回路の入力端子間を伝播する過程にて信号の伝播遅延が生じるおそれがある。また、半導体集積回路の外部端子とテスト対象回路の入力端子間に存在する回路内に含まれるトランジスタの特性の影響を受けて、入力されたパルス波形に鈍り（パルス波形の乱れ）が生じるおそれがある。

図１５を参照して例示的に説明する。外部端子PADに入力されたパルスは、所定の遅延を伴ってテストパスに存在するF/F(Flip/Flop)に到達する。F/Fは、クロックCLKの立上がりに同期して入力パルスのHレベルを検出する。しかしながら、入力パルスの波形に乱れがあると、Hレベルを検出できない場合が有りうる。この場合、入力信号を正確に検知できない結果、誤ったテストデータを用いて機能回路をテストすることになってしまう。なお、トランジスタの特性は、プロセス、温度、電圧条件等により左右される。

上述のように、入力されたパルス波形の遅延及び鈍りの影響を抑制し、より高精度なテストを実現することが求められている。

本発明に係るテスト回路は、複数の外部端子とテスト対象回路間に接続されるテスト回路であって、複数の前記外部端子それぞれと前記テスト対象回路間に接続され、複数の論理値を保持する複数の論理値保持回路と、複数の前記外部端子に含まれる互いに異なる前記外部端子を介して入力される前記論理値間の伝播遅延量の検出に基づいて、複数の前記論理値保持回路それぞれに対して、複数の前記論理値保持回路それぞれが保持している複数の前記論理値のいずれを出力すべきかを個別に制御する遅延制御回路と、基準クロックの立上がり及び立下りそれぞれに応じて前記外部端子に入力した前記論理値を第１及び第２論理値として個別に検出すると共に、個別に検出した前記第１及び第２論理値の少なくとも一方と期待値間の比較に基づいて、前記第１及び第２論理値の一方を前記論理値保持回路に供給する複数の論理値供給回路と、を備える。

遅延制御回路を具備することによって入力信号の伝播遅延の影響を抑制すると共に、論理値供給回路を具備することによって入力値の検出誤りを抑制する。これによって、入力されたパルス波形の遅延及び鈍りの影響を抑制し、より高精度なテストを実現することが可能になる。

本発明に係る半導体集積回路は、複数の外部端子と、テスト対象回路と、複数の前記外部端子と前記テスト対象回路間に接続されるテスト回路と、を備える半導体集積回路であって、前記テスト回路は、複数の前記外部端子それぞれと前記テスト対象回路間に接続され、複数の論理値を保持する複数の論理値保持回路と、複数の前記外部端子に含まれる互いに異なる前記外部端子を介して入力される前記論理値間の伝播遅延量の検出に基づいて、複数の前記論理値保持回路それぞれに対して、複数の前記論理値保持回路それぞれが保持している複数の前記論理値のいずれを出力すべきかを個別に制御する遅延制御回路と、 基準クロックの立上がり及び立下りそれぞれに応じて前記外部端子に入力した前記論理値を第１及び第２論理値として個別に検出すると共に、個別に検出した前記第１及び第２論理値の少なくとも一方と期待値間の比較に基づいて、前記第１及び第２論理値の一方を前記論理値保持回路に供給する複数の論理値供給回路と、を備える。

本発明によれば、入力されたパルス波形の遅延及び鈍りの影響を抑制し、より高精度なテストを実現することが可能になる。

実施の形態１にかかるＬＳＩの概略的な模式図である。 実施の形態１にかかるテスト回路の概略的なブロック図である。 実施の形態１にかかる論理値生成／選択回路の概略的な回路図である。 実施の形態１にかかる論理値生成／選択回路の動作を示すタイミングチャートである。 実施の形態１にかかるデータ保持選択回路の概略的な回路図である。 実施の形態１にかかるスキュー調整回路の概略的なブロック図である。 実施の形態１にかかるスキュー調整部の動作を示すフローチャートである。 実施の形態１にかかるスキュー調整部の概略的な回路図である。 実施の形態１にかかるスキュー調整回路の動作を示すタイミングチャートである。 実施の形態２にかかるテスト回路の概略的なブロック図である。 実施の形態２にかかるスキュー調整部の概略的な回路図である。 実施の形態２にかかるスキュー調整回路の動作を示すタイミングチャートである。 実施の形態２にかかるスキュー調整回路の動作を示すタイミングチャートである。 比較例にかかるＬＳＩの概略的な模式図である。 本発明の課題を説明するための説明図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、ＬＳＩの概略的な模式図である。図２は、テスト回路の概略的なブロック図である。図３は、論理値生成／選択回路の概略的な回路図である。図４は、論理値生成／選択回路の動作を示すタイミングチャートである。図５は、データ保持選択回路の概略的な回路図である。図６は、スキュー調整回路の概略的なブロック図である。図７は、スキュー調整部の動作を示すフローチャートである。図８は、スキュー調整部の概略的な回路図である。図９は、スキュー調整回路の動作を示すタイミングチャートである。

図１に示すように、ＬＳＩ５００は、階層Ａ〜Ｆから構成されるＬＳＩである。外部端子５０２とテストマクロ７間にはセレクタ５０４が存在する。セレクタ５０４は、セレクト信号に応じて、テストパス又は通常パスのいずれかをテストマクロ７に接続する。テストマクロ７の出力は、テストパスと通常パスに分岐する。テストパス上には、階層Ｄに属する中継Ｆ／Ｆ、階層Ｂに属する中継Ｆ／Ｆ、階層Ａに属する中継Ｆ／Ｆが存在する。テストマクロ７の出力は、これらの中継Ｆ／Ｆを介して外部端子５０２に接続される。

ＬＳＩ５００は、階層単位でレイアウト設計されている。図２に示すテスト回路６及び記憶回路７は、共通の階層Ｆに属する。テスト対象である記憶回路７とテスト回路６を共通の階層Ｆに配置することによって、大規模な集積回路のレイアウト設計に適した構成とすることができる。

なお、図１から模式的に理解できるように、階層Ｆに属するテスト回路６には、他の階層内の回路を介することなく外部端子５０２が接続される。また、ＬＳＩ５００は、アナログ回路５０３を有する。図１では、テスト回路６の具体的な図示を省略している。

マクロの高速試験を実現するためには、図１４に示すように、外部端子とテストマクロ７の入力端子間を接続するテストパス間に中継Ｆ／Ｆ５０５を配置することも考えられる。しかしながら、テストに最適な位置に中継Ｆ／Ｆを置くことは困難な場合がある。例えば、レイアウト設計フローの終盤で実線から破線のようにテストパスの構成を変更する場合には、再度、階層単位でレイアウトを見直す必要がある。このような繰り返し作業を生じさせるテスト回路の実装は極力さける必要がある。

本実施形態では、上述のように、他の階層に中継Ｆ／Ｆを配置することなく、テストマクロ７が属する階層に対してテスト回路６を配置する。これによってレイアウト設計フローの過程にて繰り返し作業を極力生じさせない構成を実現することができる。

図２に示すように、ＬＳＩ５００は、外部端子群５、テスト回路６、及びテストマクロとしての記憶回路７を有する。外部端子群５は、複数の端子ＥＴ０１〜ＥＴ０３を有する。テスト回路６は、論理値生成／選択回路（論理値供給回路）１０〜１２、データ保持／選択回路（論理値保持回路）１３〜１５、セレクタ１６〜１８、及びスキュー調整回路（遅延制御回路）２０を有する。記憶回路７は、ＲＡＭ、ＲＯＭ等である。なお、記憶回路以外の回路をテスト対象回路としても良い。

なお、本願では、説明を簡略化するため、外部端子の数、データ保持／選択回路の数、セレクタの数、記憶回路の入力端子の数、スキー調整回路内に含まれるスキュー調整部（図５参照）の数を３つに省略している。これは、説明の便宜上の問題である。

外部端子ＥＴ０１は、論理値生成／選択回路１０の入力端子に接続される。論理値生成／選択回路１０の出力端子は、データ保持／選択回路１３の入力端子に接続される。また、論理値生成／選択回路１０の出力端子は、スキュー調整回路２０の入力端子Ｔｉｎ２１に接続される。データ保持／選択回路１３の出力端子は、セレクタ１６の第１入力端子に接続される。セレクタ１６の第１入力端子にはテストパスＴＰ０１が接続され、セレクタ１６の第２入力端子には通常パスＮＰ０１が接続される。セレクタ１６の出力端子は、記憶回路７の入力端子Ｔｉｎ７１に接続される。スキュー調整回路２０の第１出力端子は、データ保持／選択回路１３に接続される。

外部端子ＥＴ０２と記憶回路７の入力端子Ｔｉｎ７２間の接続関係も上述の場合と同様である。外部端子ＥＴ０３と記憶回路７の入力端子Ｔｉｎ７３間の接続関係も上述の場合と同様である。従って、重複する説明は省略する。

論理値生成／選択回路１０〜１２は、外部端子ＥＴ０１〜ＥＴ０３と記憶回路７の入力端子Ｔｉｎ７１〜Ｔｉｎ７３間のパス数に対応して設けられている。

論理値生成／選択回路１０は、クロックＣＬＫ（基準クロック）の立上がり及び立下りに同期して、入力したパルス信号に基づいて第１論理値及び第２論理値を検出する。また、論理値生成／選択回路１０は、第２論理値と期待値間の比較に基づいて、第１論理値及び第２論理値のいずれかを選択的に出力する。他の論理値生成／選択回路１１、１２についても同様である。なお、第２論理値に代えて又は加えて、第１論理値と期待値間の比較を行なっても良い。クロックＣＬＫは、テスト回路６、記憶回路７に対して共通に供給される。各テスト回路、記憶回路７は、クロックＣＬＫに同期して動作する。

データ保持／選択回路１３〜１５は、外部端子ＥＴ０１〜ＥＴ０３と記憶回路７の入力端子Ｔｉｎ７１〜Ｔｉｎ７３間のパス数に対応して設けられている。

データ保持／選択回路１３は、論理値生成／選択回路１０から時間的に連続して出力される論理値をその順で複数保持し、スキュー調整回路２０から供給される制御信号に応じて、現在保持している複数の論理値のいずれかを選択的に出力する。他のデータ保持／選択回路１４、１５についても同様である。

セレクタ１６〜１８は、外部端子ＥＴ０１〜ＥＴ０３と記憶回路７の入力端子Ｔｉｎ７１〜Ｔｉｎ７３間のパス数に対応して設けられている。

セレクタ１６は、テストモード又は通常動作モードのいずれかを示すモード信号に応じて、テストパス又は通常パスのいずれかを記憶回路７の入力端子Ｔｉｎ７１に接続する。他のセレクタ１７、１８についても同様である。尚、テストモードのとき、セレクタ１６〜１８のセレクト状態を制御するモード信号はＨレベルである。通常動作モードのとき、そのモード信号はＬレベルである。

スキュー調整回路２０は、論理値生成／選択回路１０〜１２から供給される複数の論理値に基づいて、データ保持／選択回路１３〜１５それぞれに対して、データ保持／選択回路１３〜１５が現在保持している論理値のいずれを出力するのかを制御する。

図３に示すように、論理値生成／選択回路１０は、Ｆ／Ｆ（論理値生成回路）３１、Ｆ／Ｆ（論理値生成回路）３２、判定回路（比較回路）３３、及びセレクタ（選択回路）３４を有する。判定回路３３は、ＥＸＯＲ（比較回路）３５、ＡＮＤ３６、及びＤ−ＦＦ３７を有する。

外部端子ＥＴ０１は、Ｆ／Ｆ３１の入力端子、及びＦ／Ｆ３２の入力端子それぞれに接続される。Ｆ／Ｆ３１の出力端子は、セレクタ３４の入力端子ＩＮ１に接続される。Ｆ／Ｆ３２の出力端子は、セレクタ３４の入力端子ＩＮ２に接続される。Ｆ／Ｆ３２の出力は、ＥＸＯＲ３５の第１入力端子に接続される。ＥＸＯＲ３５の第２入力端子には、期待値ＥＶが供給される。ＥＸＯＲ３５の出力は、ＡＮＤ３６の第１入力端子に接続される。ＡＮＤ３６の第２入力端子には、モード信号ＭＳが接続される。ＡＮＤ３６の出力端子は、Ｄ−ＦＦ３７のイネーブル端子ＥＮに接続される。Ｄ−ＦＦ３７の入力端子ＩＮには、ハイクランプ電圧が供給される。Ｄ−ＦＦ３７の出力端子Ｑは、セレクタ３４のセレクト端子に接続される。Ｆ／Ｆ３１のクロック端子、Ｆ／Ｆ３２のクロック端子、及びＤ−ＦＦ３７のクロック端子には、クロックＣＬＫが供給される。なお、Ｆ／Ｆ３２のクロック端子には、反転したクロックＣＬＫが供給される。クロックＣＬＫは、テスト時であっても、記憶回路７の実動作周波数にセットされる。なお、上述のモード信号ＭＳは、学習モードであるか、非学習モードであるのかを示す信号である。具体的には、モード信号ＭＳがＨレベルのとき学習モードであり、モード信号ＭＳがＬレベルのとき非学習モードである。モード信号ＭＳは、セレクタ１６〜１８に供給されるモード信号とは別の端子から供給される。

Ｆ／Ｆ３１は、クロックＣＬＫの立上がりに同期して、外部端子ＥＴ０１を介して入力されるパルス波形に応じた論理値を取り込み、取り込んだ論理値ＬＶ１を出力する。Ｆ／Ｆ３２は、クロックＣＬＫの立下りに同期して、外部端子ＥＴ０１を介して入力されるパルス波形に応じた論理値を取り込み、取り込んだ論理値ＬＶ２を出力する。ＥＸＯＲ３５は、Ｆ／Ｆ３２から供給される論理値ＬＶ２と期待値ＥＶとが一致した時に一致信号（Ｈレベル信号）を出力し、それらが不一致の時には不一致信号（Ｌレベル信号）を出力する。ＡＮＤ３６は、Ｆ／Ｆ３６の出力がＨレベルであり、かつモード信号ＭＳもＨレベル（学習モードを示す）のとき、Ｈレベルのイネーブル信号をＤ−ＦＦ３７に出力する。ＡＮＤ３６は、Ｆ／Ｆ３６の出力又はモード信号ＭＳのいずれかがＬレベルのとき、Ｌレベルのディスイネーブル信号をＤ−ＦＦ３７に出力する。Ｄ−ＦＦ３７は、ＡＮＤ３６からイネーブル信号が供給されるとき、Ｈレベルの選択信号Ｓｉｇ＿ｓｅｌをセレクタ３４に出力して、セレクタ３４に対してＦ／Ｆ３２の出力（ＬＶ２）を選択的に出力させる。Ｄ−ＦＦ３７は、ＡＮＤ３６からディスイネーブル信号が供給されるとき、Ｌレベルの選択信号Ｓｉｇ＿ｓｅｌをセレクタ３４に出力して、セレクタ３４に対してＦ／Ｆ３１の出力（論理値ＬＶ１）を選択的に出力させる。

上述の説明から明らかなように、本実施形態においては、クロックＣＬＫの立上がり及び立下りの双方に同期して、外部端子を介して入力した論理値の検出を行う。このとき、クロック立下りに同期して検出した論理値と期待値とを比較することによって、クロックの立下りに同期して検出した論理値が正しいか否かを判定する。この判定の結果、クロックの立下りに同期して検出した論理値が正しい場合には、クロックの立下りに同期して検出した論理値を選択的に出力する。クロックの立下りに同期して検出した論理値が正しくない場合には、クロックの立上がりに同期して検出した論理値を選択的に出力する。換言すると、上述の判定結果に応じて、Ｆ／Ｆ３１とセレクタ３４の入力端子ＩＮ１間の立上がりパスとＦ／Ｆ３２とセレクタ３４の入力端子ＩＮ２間の立下りパスの一方を選択する。これによって、連続的な高速試験を行う場合であっても、入力パルス波形のなまり（乱れ、変形）の影響によってテストデータ自体が消失し、この誤ったテストデータを用いてマクロをテストすることを効果的に抑制することができる。なお、上述の場合に代えて、又は上述の場合に加えて、論理値ＬＶ１と期待値ＥＶとを比較し、この比較判定に基づいてセレクト動作をしても良い。

図４に示す場合、外部端子ＰＡＤに入力された入力値は、所定の遅延を伴って論理値生成／選択回路１０の入力端子Ｄｉｎ０１に到達する。Ｆ／Ｆ３１は、クロックの立上がりに同期して入力値を検出できず、誤った論理値を出力する。Ｆ／Ｆ３２は、クロックの立下りに同期して入力値を検出する。この場合、Ｆ／Ｆ３２からの出力値は、期待値に一致する。従って、ＥＸＯＲ３５は、Ｈレベル信号を出力する。テスト動作をしているため、モード信号ＭＳは、Ｈレベルである。従って、ＡＮＤ３６は、イネーブル信号を出力する。この結果、Ｄ−ＦＦ３７は、クロックに同期して、Ｈレベルのセレクト信号Ｓｉｇ＿ｓｅｌを出力する。セレクタ３４は、Ｆ／Ｆ３２の出力を選択する。このようにして、パルス波形の乱れによって入力した論理値１が論理値０として誤って検出されることを抑制し、記憶回路７に入力されるテストデータの信頼性を高めることができる。

図５に示すように、データ保持／選択回路１３は、Ｆ／Ｆ４１、Ｆ／Ｆ４２、Ｆ／Ｆ４３、セレクタ４４、及びＦ／Ｆ４５を有する。なお、Ｆ／Ｆの接続数は任意である。

論理値生成／選択回路１０の出力端子は、Ｆ／Ｆ４１の入力端子に接続される。Ｆ／Ｆ４１の出力端子は、Ｆ／Ｆ４２の入力端子に接続される。Ｆ／Ｆ４２の出力端子は、Ｆ／Ｆ４３の入力端子に接続される。セレクタ４４の入力端子Ｔｉｎ４４ａには、Ｆ／Ｆ４３の出力端子が接続される。セレクタ４４の入力端子Ｔｉｎ４４ｂには、Ｆ／Ｆ４２の出力端子が接続される。セレクタ４４の入力端子Ｔｉｎ４４ｃには、Ｆ／Ｆ４１の出力端子が接続される。セレクタ４４の入力端子Ｔｉｎ４４ｄには、論理値生成／選択回路１０の出力端子が接続される。セレクタ４４の出力端子は、Ｆ／Ｆ４５の入力端子に接続される。Ｆ／Ｆ４５の出力端子は、セレクタ１６の入力端子に接続される。Ｆ／Ｆ４１〜４３、４５それぞれのクロック端子には、クロックＣＬＫが供給される。

論理値生成／選択回路１０から供給される論理値は、クロックＣＬＫに同期して順次Ｆ／Ｆ４１〜４３に保持される。また、論理値生成／選択回路１０から供給される論理値、Ｆ／Ｆ４１〜４３に保持されている論理値は、セレクタ４４の入力端子Ｔｉｎ４４ａ〜Ｔｉｎ４４ｂにそれぞれ供給される。セレクタ４４は、スキュー調整回路２０から供給される制御値ＳＬ０１に応じて、入力端子Ｔｉｎ４４ａ〜Ｔｉｎ４４ｄのいずれかの入力を選択的に出力する。Ｆ／Ｆ４５は、クロックＣＬＫに同期して、セレクタ４４から供給された論理値を出力する。

図６に示すように、スキュー調整回路２０は、スキュー調整部（遅延制御部）５１〜５３を有する。スキュー調整部５１〜５３は、外部端子ＥＴ０１〜ＥＴ０３と記憶回路７の入力端子Ｔｉｎ７１〜Ｔｉｎ７３間のパス数に対応して設けられている。

スキュー調整部５１の入力端子Ｔｉｎ２１には、論理値生成／選択回路１０の出力端子が接続される。スキュー調整部５２の入力端子Ｔｉｎ２２には、論理値生成／選択回路１１の出力端子が接続される。スキュー調整部５３の入力端子Ｔｉｎ２３には、論理値生成／選択回路１２の出力端子が接続される。各スキュー調整部５１〜５３には、期待値ＥＶが供給される（図８に示す）。スキュー調整部５１の出力端子ＥＳ５１は、スキュー調整部５２の入力端子ＦＴ１、及びスキュー調整部５３の入力端子ＦＴ１に接続される。スキュー調整部５２の出力端子ＥＳ５２は、スキュー調整部５１の入力端子ＦＴ２、スキュー調整部５３の入力端子ＦＴ２に接続される。スキュー調整部５３の出力端子ＥＳ５３は、スキュー調整部５１の入力端子ＦＴ３、スキュー調整部５２の入力端子ＦＴ３に接続される。スキュー調整部５１の出力端子ＯＴ５１は、データ保持／選択回路１３（セレクタ４４のセレクト端子）に接続される。スキュー調整部５２の出力端子ＯＴ５２は、データ保持／選択回路１４（セレクタのセレクト端子）に接続される。スキュー調整部５３の出力端子ＯＴ５３は、データ保持／選択回路１５（セレクタのセレクト端子）に接続される。

スキュー調整部５１は、入力した論理値と期待値が一致したとき、Ｈレベルのエンド信号を出力端子ＥＳ５１から出力する。他のスキュー調整部についても同様である。スキュー調整部５１は、他のスキュー調整部５２、５３からＨレベルのエンド信号が入力すると、そのタイミングからカウント動作を開始する。その後、スキュー調整部５１は、自身がＨレベルのエンド信号ＥＮＤ１を生成したタイミングに応じてカウント動作を停止する。スキュー調整部５１は、カウント動作にて得られたカウント値（制御値ＳＬ０１に等しい）をデータ保持／選択回路１３に供給する。データ保持／選択回路１３内のセレクタ４４は、スキュー調整部５１から供給されたカウント値に応じて、入力端子Ｔｉｎ４４ａ〜Ｔｉｎ４４ｄに供給されている論理値のいずれかを選択的に出力する。例えば、カウント値＝０の場合、セレクタ４４は、入力端子Ｔｉｎ４４ａに供給された論理値を選択的に出力する。カウント値＝１の場合、セレクタ４４は、入力端子Ｔｉｎ４４ｂに供給された論理値を選択的に出力する。カウント値＝２の場合、セレクタ４４は、入力端子Ｔｉｎ４４ｃに供給された論理値を選択的に出力する。カウント値＝３の場合、セレクタ４４は、入力端子Ｔｉｎ４４ｄに供給された論理値を選択的に出力する。このようにして、各テストパス間に存在する入力論理値間の遅延が調整可能になる。

図７のフローチャートを参照して、各スキュー調整部の動作について補足説明する。

まず、カウンタの初期化をする（Ｓ１００）。スキュー調整部のカウント値は初期値にセットされる。次に、Ｈレベルのエンド信号ＥＮＤが到達したか判断する（Ｓ１０１）。他のスキュー調整部からエンド信号ＥＮＤが到達したらカウントを開始する（Ｓ１０２）。次に、自身がＨレベルのエンド信号ＥＮＤを生成したか判断する（Ｓ１０３）。自身がＨレベルのエンド信号ＥＮＤを生成しない場合は、カウントを継続する（Ｓ１０４）。自身がＨレベルのエンド信号ＥＮＤを生成した場合には、カウント値に基づいて遅延調整値を決定する（Ｓ１０５）。なお、本例の場合は、カウント値＝遅延調整値として説明している。

図８に示すように、スキュー調整部５１は、ＥＸＯＲ（比較回路）６１、Ｄ−ＦＦ６２、ＯＲ６３、ＡＮＤ６４、カウンタ６５、及びレジスタ６６を有する。Ｄ−ＦＦ６２、ＯＲ６３、ＡＮＤ６４、カウンタ６５、及びレジスタ６６は、制御値生成回路を構成する。

ＥＸＯＲ６１の第１入力端子には、論理値生成／選択回路１０の出力端子が接続される。ＥＸＯＲ６１の第２入力端子には、期待値ＥＶが供給される。ＥＸＯＲ６１の出力端子は、Ｄ−ＦＦ６２のイネーブル端子ＥＮに接続される。Ｄ−ＦＦ６２の入力端子には、ハイクランプ電圧が供給される。Ｄ−ＦＦ６２には、モード信号ＭＳが供給される。Ｄ−ＦＦ６２の出力端子は、反転されてＡＮＤ６４の第２入力端子に接続される。Ｄ−ＦＦ６２のＱ端子は、スキュー調整部５２の入力端子ＦＴ１、及びスキュー調整部５３の入力端子ＦＴ１それぞれに接続される。Ｄ−ＦＦ６２のＱ端子は、レジスタ６６のイネーブル端子ＥＮに接続される。ＯＲ６３の第１入力端子には、スキュー調整部５２に含まれるＤ−ＦＦのＱ端子が接続される。ＯＲ６３の第２入力端子には、スキュー調整部５３に含まれるＤ−ＦＦのＱ端子が接続される。ＯＲ６３の出力端子は、ＡＮＤ６４の第１入力端子に接続される。ＡＮＤ６４の出力端子は、カウンタ６５の入力端子ＩＮに接続される。カウンタ６５のイネーブル端子ＥＮには、モード信号ＭＳが供給される。カウンタ６５の出力端子は、レジスタ６６の入力端子ＩＮに接続される。レジスタ６６の出力端子は、セレクタ４４のセレクト端子に接続される。Ｄ−ＦＦ６２のクロック端子、カウンタ６５のクロック端子、およびレジスタ６６のクロック端子それぞれには、クロックＣＬＫが供給される。

ＥＸＯＲ６１は、第１入力端子に入力された論理値と第２入力端子に入力された期待値とが一致する場合には、Ｈレベルのイネーブル信号（検出信号）を出力する。ＥＸＯＲ６１は、それ以外の場合、Ｌレベルのディスイネーブル信号を出力する。Ｄ−ＦＦ６２は、イネーブル信号が入力しているとき、クロックＣＬＫに同期してＨレベルのエンド信号ＥＮＤ１を出力する。

ＯＲ６３の第１入力端子には、スキュー調整部５２からＨレベルのエンド信号ＥＮＤ２が供給される。ＯＲ６３の第２入力端子には、スキュー調整部５３からＨレベルのエンド信号ＥＮＤ３が供給される。ＯＲ６３は、少なくとも一方のエンド信号ＥＮＤ２、ＥＮＤ３がＨレベルであるとき、Ｈレベルの論理値を出力する。

ＡＮＤ６４は、ＯＲ６３の出力がＨレベルであり、Ｄ−ＦＦ６２の出力がＬレベルであるとき、Ｈレベルのイネーブル信号を出力する。それ以外の場合には、ＡＮＤ６４は、Ｌレベルのディスイネーブル信号を出力する。カウンタ６５は、モード信号ＭＳがハイレベルであるとき（すなわち、学習モードのとき）、ＡＮＤ６４からＨレベルのイネーブル信号が供給されると、クロックＣＬＫに同期してカウント動作を開始する。

カウンタ６５は、ＡＮＤ６４からＬレベルのディスイネーブル信号が供給されると、上述のカウント動作を停止する。なお、Ｄ−ＦＦ６２がＨレベルのエンド信号を出力すると、ＡＮＤ６４は、Ｌレベルのディスイネーブル信号を出力する。Ｄ−ＦＦ６２がＨレベルのエンド信号を出力すると、レジスタ６６のイネーブル端子にはＨレベルの論理値が供給される。レジスタ６６は、このタイミングで、カウンタ６５にカウント値の出力を指示する信号Ｓｉｇ＿ｃａｐを出力する。その後、レジスタ６６は、クロックＣＬＫに同期して、カウンタ６５から入力端子ＩＮに供給されるカウント値を取得保持する。

なお、スキュー調整部５２、５３は、スキュー調整部５１と同様の構成を有するものとする。従って、重複する説明は省略する。

本実施形態では、各スキュー調整部５１〜５３のレジスタは、各テストパス間に存在する入力値間の遅延を調整するためのカウント値（制御値に等しい）ＳＬ０１〜ＳＬ０３を保持する。各データ保持／選択回路１３〜１５は、各スキュー調整部５１〜５３から供給されるカウント値ＳＬ０１〜ＳＬ０３に応じて、現在保持している論理値のいずれかを選択的に出力する。このようにして、各テストパス間における遅延を調整することが可能になる。

図９を参照して、テスト回路６の動作について説明する。なお、予めカウンタは初期化されているものとする。

時刻ｔ１のとき、クロックＣＬＫの供給が開始される。時刻ｔ２のとき、モード信号がＨレベルになる。つまり、時刻ｔ２以降、学習モードに入る。

時刻ｔ３のとき、外部端子ＰＡＤにテストデータとしての論理値が入力される。この入力値は、期待値に等しいものとする。そして、この入力値は、論理値生成／選択回路にて処理される。なお、論理値生成／選択回路の動作は、図４を参照して説明したとおりである。

時刻ｔ７のとき、論理値生成／選択回路１１の出力値は、スキュー調整部５２に到達する。スキュー調整部５２内のＥＸＯＲ６１は、入力した論理値と期待値とが一致した条件にてＨレベルのイネーブル信号（検出信号）を出力する。

時刻ｔ８のとき、スキュー調整部５２のＤ−ＦＦ６２は、クロックＣＬＫに同期してエンド信号ＥＮＤ２を出力する。エンド信号ＥＮＤ２は、スキュー調整部５２から他のスキュー調整部５１、５３に供給される。スキュー調整部５１では、ハイレベルのエンド信号ＥＮＤ２の入力に応じて、ＯＲ６３は、ハイレベルの論理値を出力する。スキュー調整部５１のＤ−ＦＦ６２自体は、エンド信号ＥＮＤ１を出力していない状態にあるため、ＡＮＤ６４は、ハイレベルのイネーブル信号を出力する。これに応じて、カウンタ６５は、クロックＣＬＫに応じてカウント動作を開始する。時刻ｔ８の後、スキュー調整部５１のカウンタ６５のカウント値は、Ｖ０からＶ１に更新される。スキュー調整部５３の動作についても同様である。

時刻ｔ９のとき、論理値生成／選択回路１２の出力値は、スキュー調整部５３に到達する。スキュー調整部５３内のＥＸＯＲ６１は、入力した論理値と期待値とが一致した条件にてＨレベルのイネーブル信号（検出信号）を出力する。

時刻ｔ１０のとき、スキュー調整部５３のＤ−ＦＦ６２は、クロックＣＬＫに同期してハイレベルのエンド信号ＥＮＤ３を出力する。スキュー調整部５３のＡＮＤ６４の第２入力端子には、ハイレベルのエンド信号ＥＮＤ３が反転して入力し、ＡＮＤ６４は、ローレベルのディスイネーブル信号を出力する。そして、スキュー調整部５３のカウンタ６５は、カウントアップを停止し、カウント値＝Ｖ２を保持する。また、スキュー調整部５３のレジスタ６６のイネーブル端子ＥＮには、Ｄ−ＦＦ６２から出力されるハイレベルのエンド信号ＥＮＤ３が供給される。これに応じて、レジスタ６６は、カウンタ６５にカウント値Ｖ２を出力させ、カウンタ６５から出力されるカウント値Ｖ２を保持する。データ保持／選択回路１５のセレクタ４４には、スキュー調整部５３のレジスタ６６からカウント値Ｖ２が供給される。このセレクタ４４は、カウント値Ｖ２に応じて、入力端子Ｔｉｎ３に入力している論理値を選択的に出力する。

また、時刻ｔ１０のとき、論理値生成／選択回路１０の出力値は、スキュー調整部５１に到達する。スキュー調整部５１内のＥＸＯＲ６１は、入力した論理値と期待値とが一致した条件にてＨレベルのイネーブル信号（検出信号）を出力する。

時刻ｔ１１のとき、スキュー調整部５１のＤ−ＦＦ６２は、クロックＣＬＫに同期してハイレベルのエンド信号ＥＮＤ１を出力する。スキュー調整部５１のＡＮＤ６４の第２入力端子には、ハイレベルのエンド信号ＥＮＤ１が反転して入力し、ＡＮＤ６４は、ローレベルのディスイネーブル信号を出力する。そして、スキュー調整部５１のカウンタ６５は、カウントアップを停止し、カウント値＝Ｖ３を保持する。また、スキュー調整部５１のレジスタ６６のイネーブル端子ＥＮには、Ｄ−ＦＦ６２から出力されるハイレベルのエンド信号ＥＮＤ１が供給される。これに応じて、レジスタ６６は、カウンタ６５に現在のカウント値Ｖ３を出力させ、カウンタ６５から出力されるカウント値Ｖ３を保持する。データ保持／選択回路１３のセレクタ４４には、スキュー調整部５１のレジスタ６６からカウント値Ｖ３が供給される。このセレクタ４４は、カウント値Ｖ３に応じて、入力端子Ｔｉｎ４に入力している論理値を選択的に出力する。

このようにして各テストパス間のスキューが調整される。なお、スキュー調整部５２からは、カウント値Ｖ０が出力される。データ保持／選択回路１４のセレクタ４４は、スキュー調整部５２から供給されるカウント値Ｖ０に応じて入力端子Ｔｉｎ１に入力される論理値を選択的に出力する。

時刻ｔ１５のとき、モード信号ＭＳは、ハイレベルからローレベルになる。これによって、学習モードは終了する。

上述の説明から明らかなように、本実施形態では、テスト回路６は、各テストパスに論理値生成／選択回路を有する。これによって、上述のように、連続的な高速試験を行う場合であっても、入力パルス波形のなまり（乱れ、変形）の影響によってテストデータ自体が消失し、誤ったテストデータ（期待値データに一致しないデータ）を用いてマクロをテストすることを効果的に抑制することができる。

また、本実施形態では、各テストパスにデータ保持／選択回路１３〜１５を配置し、スキュー調整回路２０の動作によって、各テストパス間で生じる入力データの遅延量を調整する。この構成を採用することによって、テストデータを一時的に保持するＦＩＦＯメモリを設けることなく、外部からテストデータをテスト回路６及び記憶回路７に対して直接的に連続して供給することが可能になる。これは、各テストパス間に存在するデータ伝送遅延の影響が低減され、記憶回路７に対して各テストパスから同時に所望のテストデータを入力することが可能になるためである。このようにして、実動作周波数における連続したテストが実現可能になる。

実施の形態２
以下、図１０乃至図１３を参照して、実施形態２について説明する。なお、実施の形態１と重複する説明は省略する。実施の形態１と実施の形態２とは互いに独立したものではなく、相互に組み合わせ可能なものであり、かつ組み合わせによる相乗的な効果も理解されるものとする。

図１０は、テスト回路の概略的なブロック図である。図１１は、スキュー調整部の概略的な回路図である。図１２は、スキュー調整回路の動作を示すタイミングチャートである。図１３は、スキュー調整回路の動作を示すタイミングチャートである。なお、図１０は、実施形態１に示したテスト回路６とは異なる部分を模式的に示すにとどまる。実施形態１に示したテスト回路６と一致する点は、図１０には示されていない。図１０に示すデータ保持/選択回路１３の入力端子は、実施形態１と同様、論理値生成/選択回路１０の出力端子に接続される。データ保持/選択部１４、１５についても実施形態１の場合と同様である。セレクタ１６の出力端子は、記憶回路７の入力端子Ｔｉｎ７１に接続される。セレクタ１７、１８についても実施形態１の場合と同様である。

本実施形態では、実施形態１と比較して、次の点が異なる。図１０に模式的に示すように、スキュー調整回路２０には、論理値生成／選択回路１０〜１２の出力に代えて、データ保持／選択回路１３〜１５の出力が接続される。より具体的には、データ保持／選択回路１３の出力端子は、スキュー調整部５１の入力端子Ｔｉｎ２１に接続される。データ保持／選択回路１４の出力端子は、スキュー調整部５２の入力端子Ｔｉｎ２２に接続される。データ保持／選択回路１５の出力端子は、スキュー調整部５３の入力端子Ｔｉｎ２３に接続される。また、スキュー調整部５１〜５３間の接続関係も、実施形態１の場合と異なり、次のように簡素に構成される。スキュー調整部５１の出力端子ＥＳ５１は、スキュー調整部５２の入力端子ＦＴ１にのみ接続される。同様に、スキュー調整部５２の出力端子ＥＳ５２は、スキュー調整部５３の入力端子ＦＴ２にのみ接続される。スキュー調整部５３の出力端子ＥＳ５３は、スキュー調整部５３の入力端子ＦＴ３にのみ接続される。

このような回路構成を採用する場合であっても、実施形態１と同様の効果を得ることができる。また、このような回路構成を採用することによって、実施形態１の場合と比較して、スキュー調整回路２０内のロジック（配線関係）を簡素化することができる。実施形態１の場合に必要となりうる複雑なタイミング調整を抑制することができる。

図１１に示すように、スキュー調整部５１のＡＮＤ６４には、スキュー調整部５３のエンド信号ＥＮＤ３が供給される。実施形態１とは異なり、スキュー調整部５２のエンド信号ＥＮＤ２は供給されない。

図１２及び図１３を参照して、テスト回路６の動作について説明する。図１２は、１回目のスキュー調整処理を示す。図１３は、２回目のスキュー調整処理を示す。

図１２に示すように、時刻ｔ１０のとき、スキュー調整部５３は、エンド信号ＥＮＤ３を生成する。そして、このエンド信号ＥＮＤ３は、スキュー調整部５１に伝達される。スキュー調整部５１は、入力したエンド信号ＥＮＤ３に応じてカウントを開始する。

時刻ｔ１１のとき、スキュー調整部５１は、エンド信号ＥＮＤ１を生成する。これに応じて、スキュー調整部５１のレジスタ６６には、その時点でのカウント値Ｖ１が転送される。

図１２に示すテスト回路６の動作によって、外部端子ＥＴ０２を一端とするテストパスと外部端子ＥＴ０３を一端とするテストパス間のスキューは調整される。しかし、外部端子ＥＴ０１を一端するテストパスと上記テストパス間のスキューは完全には調整されていない。

図１３を参照して更に説明する。時刻ｔ８のとき、スキュー調整部５３は、エンド信号ＥＮＤ３を生成する。スキュー調整部５１は、スキュー調整部５３から伝送されたエンド信号ＥＮＤ３に応じてカウントを開始する。

時刻ｔ１０のとき、スキュー調整部５１は、エンド信号ＥＮＤ１を生成する。この後、スキュー調整部５１のレジスタ６６には、その時点でのカウンタ６５のカウント値が保持される。このように本実施形態では、段階的にスキューを調整する。このような場合であっても、第１実施形態と同様に、各テストパス間に生じるスキューを調整することが可能になる。

本実施形態では、上述のように、実施形態１の場合と比較して、スキュー調整回路２０内のロジック（配線関係）を簡素化することができる。実施形態１の場合に必要となりうる複雑なタイミング調整を抑制することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。テスト対象回路は、記憶回路以外の機能回路であっても良い。論理値生成／選択回路の具体的な回路構成は任意である。データ保持／選択回路の具体的な構成は任意である。スキュー調整回路２０の具体的な回路構成は任意である。

５ 外部端子群
６ テスト回路
７ テストマクロ
１０〜１２ 論理値生成／選択回路
１３〜１５ データ保持／選択回路
１６〜１８ セレクタ
２０ スキュー調整回路
５１ スキュー調整部
５２ スキュー調整部
５３ スキュー調整部

Claims (13)

1. 複数の外部端子とテスト対象回路間に接続されるテスト回路であって、
   複数の前記外部端子それぞれと前記テスト対象回路間に接続され、複数の論理値を保持する複数の論理値保持回路と、
   複数の前記外部端子に含まれる互いに異なる前記外部端子を介して入力される前記論理値間の伝播遅延量の検出に基づいて、複数の前記論理値保持回路それぞれに対して、複数の前記論理値保持回路それぞれが保持している複数の前記論理値のいずれを出力すべきかを個別に制御する遅延制御回路と、
   基準クロックの立上がり及び立下りそれぞれに応じて前記外部端子に入力した前記論理値を第１及び第２論理値として個別に検出すると共に、個別に検出した前記第１及び第２論理値の少なくとも一方と期待値間の比較に基づいて、前記第１及び第２論理値の一方を前記論理値保持回路に供給する複数の論理値供給回路と、
   を備えるテスト回路。
2. 複数の前記論理値供給回路それぞれは、
   前記第１論理値を生成する第１論理値生成回路と、
   前記第２論理値を生成する第２論理値生成回路と、
   前記第１及び第２論理値の少なくとも一方と前記期待値とを比較する比較回路と、
   前記比較回路による比較結果に基づいて、前記第１又は第２論理値生成回路から供給される前記第１及び第２論理値のいずれかを選択的に出力する選択回路と、
   を備えることを特徴とする請求項１に記載のテスト回路。
3. 前記遅延制御回路は、複数の前記論理値保持回路に対応する複数の遅延制御部を含み、
   複数の前記遅延制御部それぞれは、前記外部端子を介して入力した前記論理値を検出して検出信号を生成すると共に、自身以外の前記遅延制御部から供給される前記検出信号と自身が生成した前記検出信号とに基づいて前記伝播遅延量を検出することを特徴とする請求項１に記載のテスト回路。
4. 複数の前記遅延制御部それぞれは、自身以外の前記遅延制御部から供給される前記検出信号に基づいてカウント動作を開始し、自身が生成した前記検出信号に基づいて前記カウント動作を停止することを特徴とする請求項３に記載のテスト回路。
5. 複数の前記遅延制御部それぞれは、前記カウント動作で得られたカウント値に基づいて、前記論理値保持回路に対して、当該論理値保持回路が保持している前記論理値のいずれを出力すべきかを制御することを特徴とする請求項４に記載のテスト回路。
6. 複数の前記遅延制御部それぞれは、
   前記論理値と期待値との比較に基づいて前記検出信号を出力する比較回路と、
   他の前記遅延制御部から供給される前記検出信号と前記比較回路から出力される前記検出信号とに基づいて前記制御値を生成して出力する制御値生成回路と、
   を備えることを特徴とする請求項２に記載のテスト回路。
7. 複数の前記遅延制御部それぞれは、自身以外の複数の前記遅延制御部のいずれか１つに対して前記検出信号を供給することを特徴とする請求項２に記載のテスト回路。
8. 複数の前記遅延制御部は、少なくとも第１乃至第３遅延制御部を含み、
   前記第１遅延制御部は、前記検出信号を前記第２遅延制御部に供給し、
   前記第２遅延制御部は、前記検出信号を前記第３遅延制御部に供給することを特徴とする請求項２に記載のテスト回路。
9. 複数の前記遅延制御部それぞれは、前記論理値供給回路から出力される前記論理値を検出することを特徴とする請求項２に記載のテスト回路。
10. 複数の前記遅延制御部それぞれは、前記論理値保持回路から出力される前記論理値を検出することを特徴とする請求項２に記載のテスト回路。
11. 前記テスト対象回路は、記憶回路であることを特徴とする請求項１乃至１０のいずれか一項に記載のテスト回路。
12. 前記基準クロックは、前記テスト対象回路に供給されるクロックであることを特徴とする請求項１乃至１１のいずれか一項に記載のテスト回路。
13. 複数の外部端子と、
    テスト対象回路と、
    複数の前記外部端子と前記テスト対象回路間に接続されるテスト回路と、
    を備える半導体集積回路であって、
    前記テスト回路は、
    複数の前記外部端子それぞれと前記テスト対象回路間に接続され、複数の論理値を保持する複数の論理値保持回路と、
    複数の前記外部端子に含まれる互いに異なる前記外部端子を介して入力される前記論理値間の伝播遅延量の検出に基づいて、複数の前記論理値保持回路それぞれに対して、複数の前記論理値保持回路それぞれが保持している複数の前記論理値のいずれを出力すべきかを個別に制御する遅延制御回路と、
    基準クロックの立上がり及び立下りそれぞれに応じて前記外部端子に入力した前記論理値を第１及び第２論理値として個別に検出すると共に、個別に検出した前記第１及び第２論理値の少なくとも一方と期待値間の比較に基づいて、前記第１及び第２論理値の一方を前記論理値保持回路に供給する複数の論理値供給回路と、
    を備える、半導体集積回路。

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