JP2004144488A

JP2004144488A - 半導体試験装置

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Publication number: JP2004144488A
Application number: JP2002306284A
Authority: JP
Inventors: Tadanobu Toba; 鳥羽　忠信; Shuji Kikuchi; 菊地　修司; Katsunori Hirano; 平野　克典; Yuji Sonoda; 其田　裕次
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-10-21
Filing date: 2002-10-21
Publication date: 2004-05-20

Abstract

【課題】測定ユニットとパターンメモリとのインターフェイス数を大幅に削減し、半導体試験装置を小型化、低コスト化する。
【解決手段】パターン特徴抽出部２がテストパターンの特徴を抽出し、パターン変換部３が抽出したテストパターンの特徴を考慮してテストパターンの並び替え、スクランブルコードとともに出力する。パターンメモリ制御部５は、パターンメモリ４にアクセスし、パターン変換部３で変換されたテストパターンを読み出し、転送が必要な部分のみテスタ制御部６に転送する。テスタ制御部６は、読み出したテストパターンをスクランブルコードに基づいて復元し、試験波形を生成して被試験ＬＳＩに印加し、該被試験ＬＳＩの良否判定を行う。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、テストパターンを用いた半導体デバイスの試験技術に関し、特に、半導体試験装置の小型化、および低コスト化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
図８は、本発明者が検討した半導体試験装置の概略構成である。
【０００３】
図示するように、パターンシーケンサ５０から生成されるパターンアドレスを基にパターンメモリ５１を読み出し、このパターンメモリ５１に格納されている印加・期待値情報、およびタイミング生成情報をピンファンクション５２へ出力する。
【０００４】
ピンファンクション５２とドライバ５３は、試験データを基に電気信号に変換し、試験対象である被試験ＬＳＩへ印加し、該被試験ＬＳＩの出力をコンパレータ５４からピンファンクション５２へ入力して期待値と比較し良否を判定する。
【０００５】
このような半導体試験装置では、被試験ＬＳＩへの試験パターンをテストレートにも対応できる高速動作可能な測定ユニットへ与えることで試験を可能にしている。
【０００６】
最近の半導体製造において、ＳｏＣ（Ｓｙｓｔｅｍ　Ｏｎ　Ｃｈｉｐ）に代表される複雑で大規模なＬＳＩのテストは、テスト項目も莫大になり、テストパターン量が増大しておりテストコストを引き上げている。このような半導体のテストコストの高まりは、試験装置への低コスト、小形化への要求を強くしている。
【０００７】
半導体試験装置は、ピン毎にタイミング制御や被試験ＬＳＩへの印加、被試験ＬＳＩからの出力と期待値との比較を行う必要があり、それぞれに専用ＬＳＩで実現していた。
【０００８】
そのため、被試験ＬＳＩのピン数増加に伴い、該被試験ＬＳＩとの接続ピン数が増大し、半導体試験装置を構成するＬＳＩ数が増え、該半導体試験装置のコストを上昇させていることから、コスト上昇を抑えるための測定ユニット部分の高集積化は必然的である。
【０００９】
また、上記したような試験機能の高集積化は、従来試験装置と併用する形の外付け試験モジュールの実現を可能にする。図９に試験装置の測定ユニットの主要機能である、パターン発生器（ＰＧ）５５とタイミング発生器（ＴＧ）５６とに着目した集積化の概念を示す。
【００１０】
図９は、従来の測定ユニットの構成を示している。この場合、ＰＧ５５、ＴＧ５６は、別チップでそれぞれ構成されており、ＴＧ５６についても１ピンもしくは、２ピン単位にチップ化されている。
【００１１】
また、半導体試験装置において、パターンメモリへの格納方法を圧縮し、パターンメモリの使用量を削減することで、低コスト化に対応する特許の例として、特開平５−９９９８５号公報や特開２００２−２２８１１号公報などが知られている。
【００１２】
これらは、ピン方向に見た時のパターンの相違やパターン方向（時間方向）に見た時のパターンの相違に着目し、同一パターン部分の重複を削除する方法である。
【００１３】
特開平５−９９９８５号公報は、テストパターンの組み合わせを記憶する手段を設け、この記憶手段へのインデックスをパターンメモリに格納することでパターンメモリの容量を削減する方法である。
【００１４】
また、特開２００２−２２８１１号公報は、期待値パターンの不使用領域を利用することでパターンメモリを削減する方法である。
【００１５】
【発明が解決しようとする課題】
すなわち、同一パターン部分の重複を削除する方法では、ＳｏＣなどの複数のユニットを持ち、動作シーケンスも複雑・多岐に渡る被試験ＬＳＩの試験において、パターンの組み合わせが膨大になる上、パターンメモリとのインターフェイス数が削減されない。
【００１６】
また、組み合わせパターンを記憶するメモリの容量に制約されることになり、パターンによっては、格納できるパターンメモリ量が従来構成より少なくなる可能性がある。
【００１７】
さらに、期待値パターンの不使用領域を利用してパターンメモリを削減する技術では、印加パターンの削減が考慮されておらず、期待値パターンメモリの一部を削減するだけではパターン圧縮率は高くない上、パターンメモリとのインターフェイスの削減はできない。
【００１８】
以上のように、従来方式ではパターンメモリへの格納方法を圧縮し、パターンメモリの使用量を削減することで、低コスト化に対応する方式が提案されている。しかし、パターンメモリの削減だけでは試験装置コスト低減効果が小さく、測定ユニット、特にピン毎に必要なタイミング制御・発生回路であるピンファンクション部（図１）の集積化による部品点数の削減が有効である。
【００１９】
ただし、ピンファンクション部を集積化することは、集積化した測定ユニットで使用するパターンデータ量を増加することになり、パターンメモリとのインターフェイス数も増加する。インターフェイスの増加は、パッケージ、および実装時に制約となり、集積化できるピンファンクション数を制限する。したがって、低コスト・小形化を実現する為には、インターフェイス数が多いパターンメモリとのインターフェイス数削減は必須である。
【００２０】
本発明の目的は、被試験ＬＳＩに試験波形を供給する測定ユニットとテストパターンが格納されたパターンメモリとのインターフェイス数を大幅に削減することにより、半導体試験装置を小型化することにある。
【００２１】
【課題を解決するための手段】
本発明の半導体試験装置は、被試験ＬＳＩに印加する試験波形、および良品判定を行う期待値を含むテストパターンの特徴を抽出し、所望のフィールド長に該テストパターンを分割して並び替えるテストパターン抽出変換手段と、該テストパターン抽出変換手段が並び替えたテストパターンを格納するテストパターン格納手段と、該テストパターン格納手段に格納されたテストパターンを読み出し、更新されたフィールドを検出して出力するテストパターン制御手段と、異なるフィールドを出力するテストパターン制御手段と、該テストパターン制御手段から出力されたテストパターンを変換ルールにしたがって復元し、その復元したテストパターンに基づいて被試験ＬＳＩに印加する試験波形を生成する制御手段とを備えたものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
図１は、本発明の一実施の形態による半導体試験装置のブロック図、図２は、図１の半導体試験装置に設けられたパターンメモリ制御部、およびパターン復元処理部のブロック図、図３は、図１の半導体試験装置に設けられたパターン特徴抽出部、ならびにパターン変換部によるテストパターンの変換例を示す説明図、図４は、図３のパターン特徴抽出部、およびパターン変換部によるテストパターン処理のフローチャート、図５は、図１の半導体試験装置に設けられたパターン特徴抽出部、ならびにパターン変換部によるテストパターンの変換の他の例を示す説明図、図６は、図５のパターン特徴抽出部、およびパターン変換部によるテストパターン処理のフローチャート、図７は、図５のパターン特徴抽出部、ならびにパターン変換部によって変換されたテストパターンの復元例を示す説明図である。
【００２４】
本実施の形態において、半導体試験装置１は、たとえば、ＳｏＣなどの被試験ＬＳＩにおけるテストを行う。半導体試験装置１は、図１に示すように、パターン特徴抽出部（テストパターン抽出変換手段）２、パターン変換部（テストパターン抽出変換手段）３、パターンメモリ（テストパターン格納手段）４、パターンメモリ制御部（テストパターン制御手段）５、およびテスタ制御部（測定制御手段）６から構成されている。
【００２５】
パターン特徴抽出部２は、テストパターンの特徴を抽出する。このパターン特徴抽出部２にはパターン変換部３が接続されている。パターン変換部３は、パターン特徴抽出部２が抽出したテストパターンの特徴を考慮してテストパターンの並び替え、または圧縮変換を行い、後述するスクランブルコードとともに出力する。
【００２６】
パターンメモリ４は、パターン変換部３から出力されるテストパターンを格納する。パターンメモリ制御部５は、パターンメモリ４にアクセスし、パターン変換部３で変換されたテストパターンを読み出し、転送が必要な部分のみテスタ制御部６に転送する。
【００２７】
テスタ制御部６は、パターンメモリ制御部５がパターンメモリ４から読み出したテストパターンに基づいて被試験ＬＳＩに試験波形を与え、該被試験ＬＳＩから戻ってくる応答波形と、予め用意されている期待値とを比較し、該被試験ＬＳＩの良否判定を行う測定ユニットである。
【００２８】
テスタ制御部６は、パターン復元処理部７、パターン発生器８、ピンファンクション（タイミング発生器）９、ドライバコンパレータ（ドライバ）１０、ならびに変換テーブル１１などから構成されており、これらが１チップなどに集積化されている。
【００２９】
パターン復元処理部７は、パターンメモリ制御部５が読み出した並び替え、または圧縮変換されたテストパターンを変換テーブル１１の変換ルールにしたがって復元する。
【００３０】
パターンメモリ制御部６は、必要なパターンのみをパターン復元処理部７に転送するのでパターンデータ転送量を大幅に削減することができる。よって、インターフェイス数を削減しても従来のスループットを達成できる。
【００３１】
また、前述したように、テスタ制御部６を１チップ化した半導体集積回路装置によって形成することにより、被試験ＬＳＩへの入出力インターフェースを大幅に増やすことができる。
【００３２】
たとえば、テスタ制御部６を１チップ化した半導体集積回路装置に、６４ビットの被試験ＬＳＩへの入出力インターフェースが設けられた場合、１０２４ピンの被試験ＬＳＩを試験する際には、該半導体集積回路装置が１６個でよいことになる。
【００３３】
さらに、３２ピンなどのピン数の少ない被試験ＬＳＩでは、テスタ制御部６を１チップで形成した１つの半導体集積回路装置によって、２つ（あるいはそれ以上）の被試験ＬＳＩを接続することができるので、該被試験ＬＳＩを並列して試験することができ、試験効率を大幅に向上することができる。
【００３４】
それらによって、半導体試験装置１の小型化、および試験コストの軽減を図ることができる。
【００３５】
パターン発生器８は、パターン復元処理部７が復元したテストパターンに基づいて’１’、’０’のパターンを生成する。ピンファンクション９は、パターン発生器８が生成した’１’、’０’のパターンにタイミング情報を付加したパルス信号に変換するとともに、被試験ＬＳＩから出力された応答波形と期待値との判定を行う。
【００３６】
ドライバコンパレータ１０は、ピンファンクション９が生成したパルス信号を被試験ＬＳＩに印加する電気信号に変換するとともに、被試験ＬＳＩの応答信号を該ピンファンクション９に取り込む。
【００３７】
変換テーブル１１は、パターン復元処理部７がテストパターンを復元する際に用いる並べ替え規則を格納する。この並べ替え規則は、パターン変換部３がテストパターンを並べ替え、かつあるフィールド単位に分割した結果であり、パターンメモリ制御部６がテストパターンをパターン復元処理部７に出力する前に予め格納される。
【００３８】
これにより、インターフェイスを削減するためにデータ変換、および並び替えされたテストパターンが格納されるパターンメモリ４から読み出したパターンデータをパターンメモリ制御部５が読み出し、テスタ制御部６に転送し、該テスタ制御部６は、変換テーブル１１の変換ルールにしたがい、パターンを復元する。
【００３９】
また、パターンメモリ制御部５、およびテスタ制御部６に設けられたパターン復元処理部７の内部構成について図２を用いて説明する。
【００４０】
パターンメモリ制御部５は、メモリアクセス制御部１２、第１データ記憶部１３、第２データ記憶部１４、比較部１５、更新フィールド検出部１６、およびデータ分割送出部（データ送出部）１７から構成されている。
【００４１】
メモリアクセス制御部１２は、パターンメモリ４とのパターンデータにおけるリード／ライト制御を行う。第１データ記憶部１３は、パターンメモリ４から転送される１テストサイクル分のパターンデータを一時受信し、記憶する。
【００４２】
第２データ記憶部１４は、第１データ記憶部１３が記憶したパターンデータの１テストサイクル分前のパターンデータ（１テストサイクル分）を保存する。比較部１５は、第１データ記憶部１３、ならびに第２データ記憶部１４に格納されたパターンデータの違いを検出する。更新フィールド検出部１６は、第１データ記憶部１３、ならびに第２データ記憶部１４に格納されたパターンデータの中で更新、変更されたフィールドを検出する。
【００４３】
データ分割送出部１７は、更新フィールド検出部１６の更新フィールド検出結果に基づいて、フィールドＩＤ、スクランブルインデックス、およびパターンデータ分割送出の制御を行う。
【００４４】
さらに、パターン復元処理部７は、第３データ記憶部１８、第４データ記憶部１９、パターンマージ部２０、デ・スクランブル処理部２１、およびＦＩＦＯ２２から構成されている。
【００４５】
第３データ記憶部１８は、パターンメモリ制御部５から転送されるパターンデータを一時受信し、記憶する。第４データ記憶部１９は、一転送サイクル前のデータを記憶する。
【００４６】
パターンマージ部２０は、データ分割送出部１７から出力されるフィールドＩＤに基づいて１転送サイクル前のデータと更新データとをマージする。デ・スクランブル処理部２１は、データ分割送出部１７から出力されたスクランブルインデックスに基づいて変換テーブル１１を参照し、該変換テーブル１１に格納されるスクランブルコードを基に並べ替えを行い、被試験ＬＳＩへのテストパターンに復元する。
【００４７】
ＦＩＦＯ２２は、いわゆる先入れ先出し方式（Ｆｉｒｓｔ　Ｉｎ　ＦｉｒｓｔＯｕｔ）のバッファからなり、タイミング発生器を含むピンファンクション部９とのタイミング調整を行う。
【００４８】
この図２においては、パターンメモリ制御部５で変換後のテストパターンを入力し、まず、全フィールドを転送する。次のパターンデータから、１転送サイクル過去のパターンデータと入力したパターンデータを比較し、更新されているフィールドを検出する。検出した結果、更新フィールドのフィールド位置を示すフィールドＩＤを変換テーブル１１のスクランブルコードを参照するスクランブルインデックスとともにテスタ制御部６へ転送する。
【００４９】
テスタ制御部６は、受け取ったフィールドデータを１テストサイクル前のフィールド分割されたパターンデータと比較して更新が必要なフィールドのデータ置換を行い、スクランブルインデックスで指示される変換テーブル１１のデータにしたがい、パターンデータをデ・スクランブルして復元する。
【００５０】
一般的なテストパターンは、ピン毎に印加パターンと期待値パターンとを決め、テストサイクル（テストレート）毎に記述される。ＳｏＣなどに代表される最近の大規模ＬＳＩなどの被試験ＬＳＩは、いくつかの機能ブロックを１チップに収めているため、テストパターンも機能モジュール毎に定義されることが多い。
【００５１】
そのため、注目する機能ブロックを動作させるための設定ピンについては、その機能ブロックのテストが終了するまでほとんど変化しない場合が多く、被試験ＬＳＩの入力専用ピンや出力専用ピンであれば、対象の被試験ＬＳＩに対して一度定義すれば、その被試験ＬＳＩを変えない限り、変更されることはなく、入出力切り替え可能ピンは、テストの内容にしたがって変更されるもので、テストレート毎に変化することは少ない。
【００５２】
加えて、テスト内容によっては、一部のレジスタに対する細かな設定変更を加えたテストを連続で行う場合についても、当該レジスタの設定部分のみ頻繁に変更されることになる。期待値についても、全てのテスト項目毎に違う期待値を設定することは少なく、テスト条件を振った時に正常に動作するかを検証することがほとんどである。
【００５３】
図３は、テストパターンにおける変換の一例を示す説明図である。図３の上方から下方にかけては、各ピンにおける自動生成されたテストパターンの変化、該テストパターンの変化頻度の検出結果、その検出結果に基づくパターンスクランブル、ならびに各ピン毎の固定長のフィールド分割をそれぞれ示している。
【００５４】
図示するように、自動生成されたテストパターンの全データは、テストレート方向に変化頻度がそれぞれ検出される。そして、この変化頻度の分布を基にスクランブルが行われ、該変化頻度毎に並べ替えられたテストパターンをシステム仕様として定義したあるピン数毎に固定長のフィールドに分割する。
【００５５】
これにより、変化頻度が大きいピンを特定フィールドに固めることになり、転送フィールド数を少なくすることが可能になり、転送スループットを上げることができる。
【００５６】
図２におけるパターンメモリ制御部５からテスタ制御部６への転送フィールド数を削減できることになる。なお、フィールド分割単位は、固定長でなくてもよい。たとえば、変化頻度が高いピンを集めたフィールドの長さを短くすることで、変化するフィールド数が減り、転送するフィールド数を削減することが可能である。
【００５７】
次に、本実施の形態における半導体試験装置１の作用について説明する。
【００５８】
始めに、図３で説明した転送量削減方式を実現する、パターン特徴抽出部２、およびパターン変換部３の処理技術の一例を図４のフローチャートを用いて説明する。
【００５９】
まず、パターン特徴抽出部２はテストパターンを読み込み（ステップＳ１０１）、パターンの変化しているピンを検出する（ステップＳ１０２）。この変化点を記録、保存し（ステップＳ１０３）、次のテストレートのパターンを読み込む（ステップＳ１０４）。
【００６０】
これらステップＳ１０２〜Ｓ１０４の処理をテストパターンの終わりまで行い（ステップＳ１０５）、その後、パターン変換部３がパターンデータを変化頻度が多い順に並べ替え（ステップＳ１０６）、フィールド分割する（ステップＳ１０７）。
【００６１】
そして、パターン変換部３は、変換したテストパターンをメモリパターン４に出力するとともに、並べ替えた順序とフィールド分割ルールとをスクランブルコードとして変換テーブル１１に出力する（ステップＳ１０８）。
【００６２】
また、パターン変換の際にハードウエアやソフトウエアのエラーにより、誤ったパターン変換が行われたり、パターンメモリへの書きこみ、読み出し時やテスタ制御部６へのパターン転送時のエラーによる誤りが発生する可能性があるため、変換前のテストパターンにパリティやＥＣＣ（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔ　Ｃｏｄｅ）などのエラーチェックやエラーコレクトコードを付加することにより、信頼性を向上できる。
【００６３】
なお、上記エラーチェック・コレクトコードなどのチェックコードは、もとのパターンのみではなく、処理単位、またはハードウエアユニット毎に付加、判定回路を設けることにより、より信頼性を向上することが可能である。
【００６４】
また、図５は、テストパターンの特徴抽出方法、ならびに転送データ削減方法における他の例の説明図である。
【００６５】
この場合、図５の上方に示すように、テストパターンを固定長のフィールドに分割する。次に、図５の下方に示すように、分割したフィールド毎にテストレート方向（テスト時間方向）に変化頻度を検出する。そして、その変化頻度にしたがってフィールド毎に並べ替えを行う。
【００６６】
さらに、図５の転送量削減方式を実現する、パターン特徴抽出部２、およびパターン変換部３の処理方法のについて図６のフローチャートを用いて説明する。
【００６７】
まず、パターン特徴抽出部２が入力されたテストパターンを読み込み（ステップＳ２０１）、決められた長さのフィールド長に分割する（ステップＳ２０２）。
【００６８】
次に、パターン特徴抽出部２は、フィールド単位にテストレート方向に変化点を検出し（ステップＳ２０３）、変化頻度をフィールド毎に記録し（ステップＳ２０４）、次のテストレートのパターンを読み込む（ステップＳ２０５）。これをテストパターン終了まで行う（ステップＳ２０６）。
【００６９】
そして、パターン変換部３が変化頻度にしたがってパターンデータの並べ替えを行う（ステップＳ２０７）。その後、パターン変換部３が並べ替えたテストパターンをメモリパターン４に出力するとともに、パターン特徴抽出部２が、並べ替え順序を含む変換ルールと並べ替えルールを選択するための検索ＩＤとなるスクランブルコードとして出力する（ステップＳ２０８）。
【００７０】
また、テスタ制御部６による図５におけるテストパターン復元の一例について図７を用いて説明する。
【００７１】
まず、テストパターンの転送量を削減するテスタ制御部６に設けられたデ・スクランブル処理部２１ａの構成について説明する。
【００７２】
デ・スクランブル処理部２１ａは、図７に示すように、マルチプレクス２３、フィールドレジスタ２４、ならびにスイッチング回路（スイッチング処理部）２５などから構成されている。
【００７３】
マルチプレクス２３は、パターンメモリ制御部５から出力されたフィールドＩＤに基づいて、転送された更新フィールドをフィールドＩＤ順に並べ替えを行う。
【００７４】
フィールドレジスタ２４は、マルチプレクス２３によって並び替えられたフィールドを記憶する。スイッチング回路２５は、変換テーブル１１に格納されたスクランブルコードに基づいて元のテストパターンデータに並べ替える。
【００７５】
テストパターンデータは、パターン特徴抽出部２、ならびにパターン変換部３によって、あるフィールド単位毎にテストパターンの変化頻度にしたがった並べ替えが行われ、フィールド分割が行われた後、更新されたフィールドだけがテスタ制御部６に転送される。
【００７６】
転送された該フィールドは、同時に送信されたフィールドＩＤに基づいて、マルチプレクス２３が各フィールドの順に並び替えてフィールドレジスタ２４に一旦格納する。
【００７７】
そして、スイッチング回路は、パターン特徴抽出部２から出力されたスクランブルコードによって変換テーブル１１を参照し、元のテスタパターンデータへのデータスイッチングを行う。
【００７８】
これにより、更新されたフィールドだけをテスタ制御部６に転送することによって、転送量を削減することができるので、インターフェイス数を少なくしても必要なスループットを得ることができる。
【００７９】
なお、この場合においてもフィールド分割単位は固定長でなくてもよく、たとえば、変化頻度が高いピンを集めたフィールドの長さを短くすることによって変化するフィールド数が減り、転送するフィールド数を削減することができる。
【００８０】
それにより、本実施の形態によれば、タイミング発生器などを含むテスタ制御部６とパターンメモリ制御部５とのインターフェイス数を大幅に削減することができるので、被試験ＬＳＩに接続するテスタ制御部６の接続ピン数を大幅に増やすことができ、半導体試験装置１の低コスト、および小形化を実現することができる。
【００８１】
本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
さらに、前記実施の形態において開示した観点の代表的なものは次の通りである。
１．半導体試験装置であって、被試験ＬＳＩに印加する試験波形、および良品判定を行う期待値を含むテストパターンの特徴を抽出し、所望のフィールド長に前記テストパターンを分割して並び替えるテストパターン抽出変換手段と、前記テストパターン抽出変換手段が並び替えたテストパターンを格納するテストパターン格納手段と、前記テストパターン格納手段に格納されたテストパターンを読み出し、更新されたフィールドを検出して出力するテストパターン制御手段と、
前記テストパターン制御手段から出力されたテストパターンを変換ルールにしたがって復元し、前記復元したテストパターンに基づいて前記被試験ＬＳＩに印加する試験波形を生成する測定制御手段とを備えたものである。
２．前記第１項において、前記テストパターン抽出変換手段は、テストパターンの変化頻度を検出するパターン特徴抽出部と、前記パターン特徴抽出部が検出した変化頻度が大きい順に前記テストパターンを並べ替え、あるフィールド単位に分割するパターン変換部とよりなり、前記テストパターン制御手段は、前記テストパターン格納手段から読み出した１テストサイクル分のテストパターンを記憶する第１データ記憶部と、前記第１データ記憶部が記憶したテストパターンの１つ前のテストサイクルにおけるテストパターンを記憶する第２データ記憶部と、前記第１、および第２データ記憶部が記憶したテストパターンを比較する比較部と、前記比較部によりテストパターンの不一致が検出された際に、不一致となったテストパターンのフィールドを検出するフィールド検出部と、前記フィールド検出部により検出されたフィールドのテストパターンを出力するデータ送出部とを設け、前記測定制御手段は、前記テストパターンの並べ替え、および分割のルールを示したスクランブルコードを格納する変換テーブルと、前記データ送出部から出力された前記テストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するパターン復元処理部とを備えたものである。
３．前記第２項において、前記パターン復元処理部が、前記データ送出部から出力されるテストパターンを記憶する第３データ記憶部と、前記第３データ記憶部に記憶される１転送サイクル前のテストパターンを記憶する第４データ記憶部と、前記第３、ならびに第４データ記憶部に格納されたテストパターンをマージするパターンマージ部と、前記パターンマージ部から出力されたテストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するデ・スクランブル処理部とを備えたものである。
４．前記第１項において、前記テストパターン抽出変換手段は、テストパターンをあるフィールド単位に分割した後、前記フィールド単位毎の変化頻度を検出するパターン特徴抽出部と、前記パターン特徴抽出部が検出した変化頻度が大きい順に前記フィールド毎のテストパターンを並べ替えるパターン変換部とよりなり、前記テストパターン制御手段は、前記テストパターン格納手段から読み出したフィールド単位のテストパターンを記憶する第１データ記憶部と、前記第１データ記憶部が記憶したテストパターンの１つ前のフィールド単位におけるテストパターンを記憶する第２データ記憶部と、前記第１、および第２データ記憶部が記憶したテストパターンを比較する比較部と、前記比較部によりテストパターンの不一致が検出された際に、不一致となったテストパターンのフィールドを検出するフィールド検出部と、前記フィールド検出部により検出されたフィールドのテストパターンをフィールド情報とともに出力するデータ送出部とを設け、前記測定制御手段は、前記テストパターンの並べ替え、および分割のルールを示したスクランブルコードを格納する変換テーブルと、転送された各フィールドのテストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するデ・スクランブル処理部とを備えたものである。
５．前記第４項において、前記デ・スクランブル処理部は、転送された各フィールドのテストパターンを前記フィールド情報に基づいて並び替えるマルチプレクスと、前記マルチプレクスにより並び替えられた各フィールドのテストパターンを格納するフィールド格納部と、前記フィールド格納部に格納された各フィールドのテストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するスイッチング処理部とを備えたものである。
６．前記第１項〜前記第５項のいずれかにおいて、前記パターン変換部は、前記テストパターンを並べ替えた際に、前記スクランブルコードを出力するものである。
７．前記第１項〜前記第６項のいずれかにおいて、前記フィールドの長さが固定長よりなるものである。
８．前記第１項〜前記第７項のいずれかにおいて、前記フィールドの長さは不定長であり、前記フィールド長が変化頻度が高くなるにしたがって短くなるものである。
９．前記第１項〜前記第８項のいずれかにおいて、前記テストパターン抽出変換手段に出力するテストパターンにチェックコードを付加し、前記テストパターンが復元された際にエラーチェックやエラーコレクトを行うものである。
１０．前記第９項において、前記テストパターンに付加されるチェックコードが、パリティビット、またはＥＣＣのいずれかよりなるものである。
１１．前記第１項〜前記第１０項のいずれかにおいて、前記測定制御手段は、前記パターン復元処理部が復元したテストパターンに基づいてパターンデータを生成するパターン発生器と、前記パターン発生器が生成したパターンデータから、試験波形を生成するタイミング発生器と、前記タイミング発生器が生成した試験波形を被試験ＬＳＩに印加するドライバとを備え、前記測定制御手段を１チップの半導体集積回路装置に形成したものである。
１２．被試験ＬＳＩの試験方法であって、被試験ＬＳＩに印加する試験波形、および良品判定を行う期待値を含むテストパターンの特徴を抽出し、その抽出した特徴にしたがってあるフィールド長を１単位とするフィールド毎に前記テストパターンを分割して並び替え、異なるフィールドのテストパターンを出力し、前記テストパターンを変換ルールにしたがって復元したテストパターンを用いて試験波形を生成し、その試験波形を用いて被試験ＬＳＩを試験するものである。
１３．被試験ＬＳＩの試験方法であって、テストパターンの変化頻度を検出し、その変化頻度が大きい順に前記テストパターンを並べ替えてあるフィールド単位に分割し、１テストサイクル分のテストパターンと、前記１テストサイクル分のテストパターンの１つ前のテストサイクルとを比較してテストパターンの不一致が検出された際に、不一致となったフィールドのテストパターンをスクランブルコードに基づいて並び替え、復元したテストパターンを用いて試験波形を生成し、その試験波形を用いて被試験ＬＳＩを試験するものである。
１４．被試験ＬＳＩの試験方法であって、テストパターンをあるフィールド単位に分割した後、変化頻度を検出し、変化頻度が大きい順にフィールド毎のテストパターンを並べ替え、フィールド単位のテストパターンとフィールド単位のテストパターンとを比較し、不一致が検出された際に、不一致となったフィールドのテストパターンをスクランブルコードに基づいて並び替えて復元したテストパターンを用いて試験波形を生成し、その試験波形を用いて被試験ＬＳＩを試験するものである。
【００８３】
【発明の効果】
本発明によれば、半導体試験装置における小型化、および低コスト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体試験装置のブロック図である。
【図２】図１の半導体試験装置に設けられたパターンメモリ制御部、およびパターン復元処理部のブロック図である。
【図３】図１の半導体試験装置に設けられたパターン特徴抽出部、ならびにパターン変換部によるテストパターンの変換例を示す説明図である。
【図４】図３のパターン特徴抽出部、およびパターン変換部によるテストパターン処理のフローチャートである。
【図５】図１の半導体試験装置に設けられたパターン特徴抽出部、ならびにパターン変換部によるテストパターンの変換の他の例を示す説明図である。
【図６】図５のパターン特徴抽出部、およびパターン変換部によるテストパターン処理のフローチャートである。
【図７】図５のパターン特徴抽出部、ならびにパターン変換部によって変換されたテストパターンの復元例を示す説明図である。
【図８】本発明者が検討した半導体試験装置の概略を示す説明図である。
【図９】図８における測定ユニットの主要機能を示す概念図である。
【符号の説明】
１　半導体試験装置
２　パターン特徴抽出部（テストパターン抽出変換手段）
３　パターン変換部（テストパターン抽出変換手段）
４　パターンメモリ（テストパターン格納手段）
５　パターンメモリ制御部（テストパターン制御手段）
６　テスタ制御部（測定制御手段）
７　パターン復元処理部
８　パターン発生器
９　ピンファンクション（タイミング発生器）
１０　ドライバコンパレータ（ドライバ）
１１　変換テーブル
１２　メモリアクセス制御部
１３　第１データ記憶部
１４　第２データ記憶部
１５　比較部
１６　更新フィールド検出部
１７　データ分割送出部（データ送出部）
１８　第３データ記憶部
１９　第４データ記憶部
２０　パターンマージ部
２１　デ・スクランブル処理部
２１ａ　デ・スクランブル処理部
２２　ＦＩＦＯ
２３　マルチプレクス
２４　フィールドレジスタ
２５　スイッチング回路（スイッチング処理部）

Claims

被試験ＬＳＩに印加する試験波形、および良品判定を行う期待値を含むテストパターンの特徴を抽出し、所望のフィールド長に前記テストパターンを分割して並び替えるテストパターン抽出変換手段と、
前記テストパターン抽出変換手段が並び替えたテストパターンを格納するテストパターン格納手段と、
前記テストパターン格納手段に格納されたテストパターンを読み出し、更新されたフィールドを検出して出力するテストパターン制御手段と、
前記テストパターン制御手段から出力されたテストパターンを変換ルールにしたがって復元し、前記復元したテストパターンに基づいて前記被試験ＬＳＩに印加する試験波形を生成する測定制御手段とを備えたことを特徴とする半導体試験装置。
請求項１記載の半導体試験装置において、
前記テストパターン抽出変換手段は、
テストパターンの変化頻度を検出するパターン特徴抽出部と、
前記パターン特徴抽出部が検出した変化頻度に従い前記テストパターンを並べ替え、あるフィールド単位に分割するパターン変換部とよりなり、
前記テストパターン制御手段は、
前記テストパターン格納手段から読み出した１テストサイクル分のテストパターンを記憶する第１データ記憶部と、
前記第１データ記憶部が記憶したテストパターンの１つ前のテストサイクルにおけるテストパターンを記憶する第２データ記憶部と、
前記第１、および第２データ記憶部が記憶したテストパターンを比較する比較部と、
前記比較部によりテストパターンの不一致が検出された際に、不一致となったテストパターンのフィールドを検出するフィールド検出部と、
前記フィールド検出部により検出されたフィールドのテストパターンを出力するデータ送出部とを設け、
前記測定制御手段は、
前記テストパターンの並べ替え、および分割のルールを示したスクランブルコードを格納する変換テーブルと、
前記データ送出部から出力された前記テストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するパターン復元処理部とを備えたことを特徴とする半導体試験装置。
請求項２記載の半導体試験装置において、
前記パターン復元処理部が、
前記データ送出部から出力されるテストパターンを記憶する第３データ記憶部と、
前記第３データ記憶部に記憶される１転送サイクル前のテストパターンを記憶する第４データ記憶部と、
前記第３、ならびに第４データ記憶部に格納されたテストパターンをマージするパターンマージ部と、
前記パターンマージ部から出力されたテストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するデ・スクランブル処理部とを備えたことを特徴とする半導体試験装置。
請求項１記載の半導体試験装置において、
前記テストパターン抽出変換手段は、
テストパターンをあるフィールド単位に分割した後、前記フィールド単位毎の変化頻度を検出するパターン特徴抽出部と、
前記パターン特徴抽出部が検出した変化頻度に従い前記フィールド毎のテストパターンを並べ替えるパターン変換部とよりなり、
前記テストパターン制御手段は、
前記テストパターン格納手段から読み出したフィールド単位のテストパターンを記憶する第１データ記憶部と、
前記第１データ記憶部が記憶したテストパターンの１つ前のフィールド単位におけるテストパターンを記憶する第２データ記憶部と、
前記第１、および第２データ記憶部が記憶したテストパターンを比較する比較部と、
前記比較部によりテストパターンの不一致が検出された際に、不一致となったテストパターンのフィールドを検出するフィールド検出部と、
前記フィールド検出部により検出されたフィールドのテストパターンをフィールド情報とともに出力するデータ送出部とを設け、
前記測定制御手段は、
前記テストパターンの並べ替え、および分割のルールを示したスクランブルコードを格納する変換テーブルと、
転送された各フィールドのテストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するデ・スクランブル処理部とを備えたことを特徴とする半導体試験装置。
請求項４記載の半導体試験装置において、
前記デ・スクランブル処理部は、
転送された各フィールドのテストパターンを前記フィールド情報に基づいて並び替えるマルチプレクスと、
前記マルチプレクスにより並び替えられた各フィールドのテストパターンを格納するフィールド格納部と、
前記フィールド格納部に格納された各フィールドのテストパターンを、前記変換テーブルに格納されたスクランブルコードに基づいて並び替え、テストパターンを復元するスイッチング処理部とを備えたことを特徴とする半導体試験装置。
請求項１〜５のいずれか１項に記載の半導体試験装置において、前記パターン変換部は、前記テストパターンを並べ替えた際に、前記スクランブルコードを出力することを特徴とする半導体試験装置。
請求項１〜６のいずれか１項に記載の半導体試験装置において、前記フィールドの長さが、固定長であることを特徴とする半導体試験装置。
請求項１〜７のいずれか１項に記載の半導体試験装置において、前記フィールドの長さは不定長であり、前記フィールド長が変化頻度が高くなるにしたがって短くなることを特徴とする半導体試験装置。
請求項１〜８のいずれか１項に記載の半導体試験装置において、前記テストパターン抽出変換手段に出力するテストパターンにチェックコードを付加し、前記テストパターンが復元された際にエラーチェックやエラーコレクトを行うことを特徴とする半導体試験装置。
請求項９記載の半導体試験装置において、前記テストパターンに付加されるチェックコードが、パリティビット、またはＥＣＣのいずれかであることを特徴とする半導体試験装置。
請求項１〜１０のいずれか１項に記載の半導体試験装置において、
前記測定制御手段は、
前記パターン復元処理部が復元したテストパターンに基づいてパターンデータを生成するパターン発生器と、
前記パターン発生器が生成したパターンデータから、試験波形を生成するタイミング発生器と、
前記タイミング発生器が生成した試験波形を被試験ＬＳＩに印加するドライバとを備え、
前記測定制御手段を１チップの半導体集積回路装置に形成したことを特徴とする半導体試験装置。