CN111026589B - 一种通过soc测试ddr内存稳定性的方法 - Google Patents
一种通过soc测试ddr内存稳定性的方法 Download PDFInfo
- Publication number
- CN111026589B CN111026589B CN201911037762.8A CN201911037762A CN111026589B CN 111026589 B CN111026589 B CN 111026589B CN 201911037762 A CN201911037762 A CN 201911037762A CN 111026589 B CN111026589 B CN 111026589B
- Authority
- CN
- China
- Prior art keywords
- dqs
- ddr
- soc
- stability
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2273—Test methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
本发明提出一种通过SOC测试DDR内存稳定性的方法,SOC对DDR进行读写,以DQS作为时钟,通过SOC调整DQS来找到DDR读写时DQS的Setup time和hold time,包括如下步骤:S1:通过SOC将DQS默认寄存器的值设置为B,逐个单位左移,当移动到A‑1个单位出现DDR读写错误时,取A为左边界;S2:通过SOC将DQS默认寄存器的值还原为B,逐个单位右移,当移动到C+1个单位出现DDR读写错误时,取C为右边界;S3:计算出DQS读写的Setup time和DQS读写的hold time;本通过SOC测试DDR内存稳定性的方法能够快速的测试出DDR内存的稳定性。
Description
技术领域
本发明涉及DDR内存领域,尤其涉及一种通过SOC测试DDR内存稳定性的方法。
背景技术
在嵌入式系统中,随着DDR内存的频率越来越高,DDR内存对系统的要求也越来越高,DDR内存读写的时间也越来越小,很容易出现DDR读写的错误,造成系统死机,只有DDR内存的稳定性高才能防止DDR读写出现错误;现在主要是通过两种方法来测试嵌入式系统中DDR内存的稳定性:1.通过老化煲机来测试DDR内存的稳定性,这种测试方法需要耗费大量的时间,并且无法判断DDR内存余量是否足够;2.把PCB板寄回DDR内存厂商进行各项参数测试,这种测试方法花费高、耗时长,并且也无法避免PCB板的板材不同造成的差异;如何快速、低成本测试嵌入式系统中DDR内存的稳定性成为了业绩难题。
发明内容
为了解决上述问题,本发明提出一种通过SOC测试DDR内存稳定性的方法。
本发明通过以下技术方案实现的:
本发明提出一种通过SOC测试DDR内存稳定性的方法,SOC对DDR进行读写,以DQS作为时钟,通过SOC调整DQS来找到DDR读写时DQS的Setup time和hold time,所述通过SOC测试DDR内存稳定性的方法包括如下步骤:
S1:通过SOC将DQS默认寄存器的值设置为B,逐个单位左移,当移动到A-1个单位出现DDR读写错误时,取A为左边界;
S2:通过SOC将DQS默认寄存器的值还原为B,逐个单位右移,当移动到C+1个单位出现DDR读写错误时,取C为右边界;
S3:通过公式[(B-A+1)*DDR对应频率下的时长]计算出DQS读写的Setup time;通过公式[(C-B+1)*DDR对应频率下的时长]计算出DQS读写的hold time。
进一步的,DQS读写的Setup time与DQS读写的hold time的总和越接近DDR时钟的二分之一数值,说明DDR稳定性越高。
进一步的,DQS读写的Setup time与DQS读写的hold time差值越小,说明DDR稳定性越高。
进一步的,当DQS读写的Setup time和DQS读写的hold time均大于80ps时,说明DDR稳定性高。
本发明的有益效果:
1.本发明提出的通过SOC测试DDR内存稳定性的方法能够快速的测试出DDR内存的稳定性。
2.本发明提出的通过SOC测试DDR内存稳定性的方法通过软件即可进行测试,测试过程中系统负载较大,更加符合实际应用的要求。
附图说明
图1为本发明的通过SOC测试DDR内存稳定性的方法的步骤示意图。
具体实施方式
为了更加清楚、完整的说明本发明的技术方案,下面结合附图对本发明作进一步说明。
请参考图1,本发明提出一种通过SOC测试DDR内存稳定性的方法,SOC对DDR进行读写,以DQS作为时钟,通过SOC调整DQS来找到DDR读写时DQS的Setuptime和hold time,所述通过SOC测试DDR内存稳定性的方法包括如下步骤:
S1:通过SOC将DQS默认寄存器的值设置为B,逐个单位左移,当移动到A-1个单位出现DDR读写错误时,取A为左边界;
S2:通过SOC将DQS默认寄存器的值还原为B,逐个单位右移,当移动到C+1个单位出现DDR读写错误时,取C为右边界;
S3:通过公式[(B-A+1)*DDR对应频率下的时长]计算出DQS读写的Setup time;通过公式[(C-B+1)*DDR对应频率下的时长]计算出DQS读写的hold time。
在本实施方式中,SOC全称为:芯片级系统,System on Chip;DDR全称为:DDRSDRAM(Double Data Rate SDRAM,双倍速率SDRAM);在实际检测过程中,将所述通过SOC测试DDR内存稳定性的方法的步骤S1至步骤S3编译成测试脚本,在bootloader下运行测试脚本即可自动测试出DQS读写的Setup time和DQS读写的hold time,所述通过SOC测试DDR内存稳定性的方法能够快速的测试出DDR内存的稳定性;分别测试SOC lane0至lane 3的DQS读写的Setup time和DQS读写的hold time,根据DQS读写的Setup time和DQS读写的holdtime即可判断出DDR内存的稳定性;所述通过SOC测试DDR内存稳定性的方法通过软件即可进行测试,测试过程中系统负载较大,更加符合实际应用的要求。
进一步的,DQS读写的Setup time与DQS读写的hold time的总和越接近DDR时钟的二分之一数值,说明DDR稳定性越高。
在本实施方式中,DQS读写的Setup time与DQS读写的hold time的总和越大则说明DDR稳定性越高,一般情况下DQS读写的Setup time与DQS读写的hold time的总和小于DDR时钟的二分之一数值,如果DQS读写的Setup time与DQS读写的hold time的总和越接近DDR时钟的二分之一数值,则说明DDR稳定性更高。
进一步的,DQS读写的Setup time与DQS读写的hold time差值越小,说明DDR稳定性越高。
在本实施方式中,能够根据DQS读写的Setup time与DQS读写的hold time来调整DQS默认寄存器的值,使DQS读写的Setup time与DQS读写的hold time差值变小进而提高DDR的稳定性。
进一步的,当DQS读写的Setup time和DQS读写的hold time均大于80ps时,说明DDR稳定性高。
在本实施方式中,ps是单位皮秒的简写;当DQS读写的Setup time和DQS读写的hold time均大于80ps时,说明DDR稳定性高,DDR有足够的余量应付各种系统问题。
当然,本发明还可有其它多种实施方式,基于本实施方式,本领域的普通技术人员在没有做出任何创造性劳动的前提下所获得其他实施方式,都属于本发明所保护的范围。
Claims (3)
1.一种通过SOC测试DDR内存稳定性的方法,SOC对DDR进行读写,以DQS作为时钟,通过SOC调整DQS来找到DDR读写时DQS的Setuptime和holdtime,其特征在于,所述通过SOC测试DDR内存稳定性的方法包括如下步骤:
S1:通过SOC将DQS默认寄存器的值设置为B,逐个单位左移,当移动到A-1个单位出现DDR读写错误时,取A为左边界;
S2:通过SOC将DQS默认寄存器的值还原为B,逐个单位右移,当移动到C+1个单位出现DDR读写错误时,取C为右边界;
S3:通过公式[(B-A+1)*DDR对应频率下的时长]计算出DQS读写的Setuptime;通过公式[(C-B+1)*DDR对应频率下的时长]计算出DQS读写的holdtime;
DQS读写的Setuptime与DQS读写的holdtime差值越小,说明DDR稳定性越高。
2.根据权利要求1所述的通过SOC测试DDR内存稳定性的方法,其特征在于,DQS读写的Setuptime与DQS读写的holdtime的总和越接近DDR时钟的二分之一数值,说明DDR稳定性越高。
3.根据权利要求1所述的通过SOC测试DDR内存稳定性的方法,其特征在于,当DQS读写的Setuptime和DQS读写的holdtime均大于80ps时,说明DDR稳定性高。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911037762.8A CN111026589B (zh) | 2019-10-29 | 2019-10-29 | 一种通过soc测试ddr内存稳定性的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911037762.8A CN111026589B (zh) | 2019-10-29 | 2019-10-29 | 一种通过soc测试ddr内存稳定性的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111026589A CN111026589A (zh) | 2020-04-17 |
CN111026589B true CN111026589B (zh) | 2023-08-11 |
Family
ID=70204647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911037762.8A Active CN111026589B (zh) | 2019-10-29 | 2019-10-29 | 一种通过soc测试ddr内存稳定性的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111026589B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102193851A (zh) * | 2011-05-24 | 2011-09-21 | 浪潮电子信息产业股份有限公司 | 一种dos下测试内存稳定性的方法 |
CN103034572A (zh) * | 2012-12-14 | 2013-04-10 | 深圳Tcl新技术有限公司 | Ddr调试方法及系统 |
CN108597556A (zh) * | 2018-04-20 | 2018-09-28 | 青岛海信电器股份有限公司 | 双倍速率同步动态随机存储器稳定性测试方法及系统 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7036053B2 (en) * | 2002-12-19 | 2006-04-25 | Intel Corporation | Two dimensional data eye centering for source synchronous data transfers |
US7975164B2 (en) * | 2008-06-06 | 2011-07-05 | Uniquify, Incorporated | DDR memory controller |
-
2019
- 2019-10-29 CN CN201911037762.8A patent/CN111026589B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102193851A (zh) * | 2011-05-24 | 2011-09-21 | 浪潮电子信息产业股份有限公司 | 一种dos下测试内存稳定性的方法 |
CN103034572A (zh) * | 2012-12-14 | 2013-04-10 | 深圳Tcl新技术有限公司 | Ddr调试方法及系统 |
CN108597556A (zh) * | 2018-04-20 | 2018-09-28 | 青岛海信电器股份有限公司 | 双倍速率同步动态随机存储器稳定性测试方法及系统 |
Also Published As
Publication number | Publication date |
---|---|
CN111026589A (zh) | 2020-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109119124B (zh) | 固态硬盘的生产方法及固态硬盘 | |
US20140181429A1 (en) | Multi-dimensional hardware data training between memory controller and memory | |
US20120331345A1 (en) | Memory testing system and method of computing device | |
US20120296598A1 (en) | Compensating for jitter during ddr3 memory delay line training | |
CN103034572A (zh) | Ddr调试方法及系统 | |
CN101620880B (zh) | 存储器控制器、pcb、计算机系统及存储器调整方法 | |
US20170103797A1 (en) | Calibration method and device for dynamic random access memory | |
CN111026589B (zh) | 一种通过soc测试ddr内存稳定性的方法 | |
US11217287B2 (en) | Selectively squelching differential strobe input signal in memory-device testing system | |
US8254197B2 (en) | Semiconductor memory device and self refresh test method | |
CN102930901B (zh) | 一种用于存储器的控制器及应用该控制器的方法 | |
CN103730155A (zh) | 数据写入方法及装置 | |
CN102426861A (zh) | 一种测试ddr3数据有效窗口的方法和装置 | |
CN109284238B (zh) | 增强eMMC接口稳定性的方法及系统 | |
US8370568B2 (en) | Memory interface and adaptive data access method | |
CN103019302B (zh) | 基于温度变化动态调整时序的方法、装置及网络设备 | |
CN114155903B (zh) | 测试系统以及测试方法 | |
WO2017152534A1 (zh) | 一种获取ddr odt参数的方法和装置 | |
US20130070829A1 (en) | Sampling phase calibrating method, storage system utilizing the sampling phase calibrating method | |
TWI375225B (en) | Memory and reading method thereof | |
CN111710354A (zh) | 一种ddr3的cmd延时补偿方法、装置、设备及介质 | |
CN101996168B (zh) | 格式化闪存的方法和装置 | |
CN117330942B (zh) | 芯片调试方法及相关装置 | |
CN110993013A (zh) | eMMC量产测试方法及装置 | |
CN111124881A (zh) | eMMC固件测试方法及装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |