CN108717401B - 源同步系统的重新校准 - Google Patents

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Abstract

校准源同步系统的示例方法包括：执行源同步接收器的初始校准以确定初始选通延时和初始数据延时，其中所述源同步接收器用于接收数据信号和选通；设置选通延时电路和数据延时电路，所述选通延时电路延时所述选通以具有所述初始选通延时，所述数据延时电路延时所述数据信号以具有所述初始数据延时；在第一时间测量所述数据信号的第一数据眼边限；基于所述第一数据眼边限为所述数据信号计算度量；在第二时间测量所述数据信号的第二数据眼边限；以及基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。

Description

源同步系统的重新校准
技术领域
本公开的示例大体涉及电子电路，更具体地，涉及源同步系统的重新校准。
背景技术
高速源同步系统要求在数据眼中的数据比特之间高精确性的对准以及在复合数据眼的中心内采样时钟高精确性的布局(placement)，从而最大化系统性能。数据比特理想的对准和采样时钟理想的布局通常使用复杂的训练算法来确定，这些训练算法被设计为引出由非理想因素(如码间干扰(ISI)、电源噪声、通道反射等)导致的最差情况数据眼。这个训练过程往往变得非常复杂，并且需要大量时间来执行。此外，训练算法只能在校准时确定给定电压和温度点的理想布局。随着时间的推移，这种理想的布局将因电压和温度的变化而变化，这将导致系统内的内部和外部延时变化。这些变化的延时将导致系统时序偏离理想位置，并导致性能下降。
用于补偿偏离的最准确的过程是使用复杂训练过程重新校准系统。但是，使用复杂训练过程重新校准系统会在重新校准过程中产生暂停数据流的负面影响，这降低了系统的吞吐量。希望尽量减少重新校准系统所需的时间，以最小化重新校准过程对整个系统的影响。同时，重新校准过程应在电压和温度变化时保持最初的时序密集(复杂)训练算法的准确性。
发明内容
在一个例子中，校准源同步系统的方法包括：执行源同步接收器的初始校准以确定初始选通延时和初始数据延时，其中所述源同步接收器用于接收数据信号和选通；设置选通延时电路和数据延时电路，所述选通延时电路延时所述选通以具有所述初始选通延时，所述数据延时电路延时所述数据信号以具有所述初始数据延时；在第一时间测量所述数据信号的第一数据眼边限(data eye margin)；基于所述第一数据眼边限为所述数据信号计算度量；在第二时间测量所述数据信号的第二数据眼边限；以及基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
在另一个例子中，源同步接收器包括第一接收器和第二接收器，所述第一接收器用于接收选通并包括选通延时电路；所述第二接收器用于接收参考所述选通的数据信号并包括数据延时电路；所述源同步接收器还包括校准电路，所述校准电路用于：执行初始校准以为所述选通延时电路确定初始选通延时和为所述数据延时电路确定初始数据延时；在第一时间测量所述数据信号的第一数据眼边限；基于所述第一数据眼边限为所述数据信号计算度量；在第二时间测量所述数据信号的第二数据眼边限；以及基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
在另一个例子中，系统包括：源同步发射机，所述源同步发射机通过多个传输线耦合到源同步接收器，所述源同步接收器包括第一接收器、第二接收器以及校准电路，所述第一接收器用于接收选通并包括选通延时电路，所述第二接收器用于接收参考选通的数据信号并包括数据延时电路，所述校准电路用于：执行初始校准以为所述选通延时电路确定初始选通延时和为所述数据延时电路确定初始数据延时；在第一时间测量所述数据信号的第一数据眼边限；基于所述第一数据眼边限为所述数据信号计算度量；在第二时间测量所述数据信号的第二数据眼边限；以及基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
通过参考下面的具体实施方式，将可以明白这些和其它方面。
附图说明
因此，通过参考示例性实施方案，可以明白理解以上阐述的特性的方式和在以上被简要概述的、更具体的说明，其中某些说明在附图上显示。然而，应当指出，附图仅仅显示典型的示例性实施方案，因此，不应当看作为对范围的限制。
图1是描述源同步系统的一个例子的框图；
图2是描述源同步接收路径的一个例子的框图；
图3是描述校准源同步系统的方法的一个例子的框图；
图4说明了数据眼与数据眼边限之间的关系；
图5说明了数据眼与理想选通位置之间的关系；
图6说明了数据眼与数据延时值之间的关系；
图7说明了可以在其中使用本文描述的技术的现场可编程门阵列(FPGA)。
为了便于理解，在可能的情况下，用相同的附图标记表示图上共同的、相同的单元。可以预期一个例子的元素可以被有利地包含在其它的例子中。
具体实施方式
在下文中将参照附图描述多个特征。应该注意，附图可能或可能不按比例绘制，并且类似结构或功能的元件在全部附图中由相同的附图标记表示。应当注意，这些附图只是为了便于描述这些特征。它们并不旨在详尽描述要求包括的发明或者作为对要求保护的发明的范围限制。另外，描述的例子不需要具有所有示出的方面或优点。结合具体示例描述的方面或优点不一定限于该示例，而可以在任何其他示例中应用，即使没有如此示出或者没有如此明确地描述。
本申请描述了用于校准和重新校准源同步系统的技术。在源同步系统中，发射装置向接收装置发送时钟信号(被称为选通，(Strobe))和参考时钟信号的数据信号。其中可以使用本文描述的技术的示例源同步系统包括点对点互连(如Quick Path互连、等)、存储器(如源同步动态随机存取存储器(SDRAM)、图形动态随机存取存储器(GDRAM)等)等。
在一个例子中，源同步接收器将选通路由到每个数据获取触发器(capture flip-flop)。选通具有因时钟树引起的固有延时和附加的可编程延时。选通可编程延时用于将选通居中在数据眼内。每个数据输入在获取触发器之前也有一个可编程延时。数据可编程延时用于去偏移数据字节内数据比特之间的任何失调。数据可编程延时也可以用来增加延时来抵消时钟树延时。
初始校准程序用于校准源同步接收路径。初始校准程序使用一个或多个复杂训练模式(如伪随机二进制序列(PRBS)模式)来将每个数据信号的最差情况数据眼彼此对准，然后优化复合数据眼内的选通位置以最大化边限。如上所述，使用初始校准程序重新校准源同步接收路径会对系统产生不利影响。使用具有简单校准模式(相对于复杂校准模式)的初始校准程序不会引起最差情况数据眼，这使得数据偏移和选通对准看起来是次优的。
因此，在本文描述的技术中，通过使用简单校准模式(例如时钟模式等)测量边限来执行重新校准，然后计算描述数据眼内选通的相对位置的比值(被称为K因子(Kfactor))。然后使用不太复杂的重新校准程序(相比于初始校准程序)保持相对位置。重新校准程序在电压和温度(VT)变化时维持由初始校准建立的、选通和数据比特间偏移的相对位置。下面参照附图讨论这些和其他的方面。
图1是描述源同步系统100的一个例子的框图。源同步系统100包括第一电路114，第一电路114通过传输线106耦合到第二电路116。电路114包括源同步发射机115和控制电路113。电路116包括源同步接收器118和校准电路112。源同步发射机115包括发射机102和发射机1041…104n(其中n为正整数)。源同步接收器118包括接收器108和接收器1101…110n。控制电路113可以被耦合到校准电路112。
具体地，发射机102接收具有时钟模式的时钟信号(TX时钟)。发射机1041…104n接收n个数据信号(Data[1]…Data[n])，每一个数据信号具有一个数据模式。发射机1041…104n也接收TX时钟。发射机102通过传输线106被耦合到接收器108。接收器108的输入被称为DQS。发射机1041…104n通过传输线1062…106(n+1)被分别耦合到接收器1101…110n。接收器1101…110n的输入被分别称为DQ[1]…DQ[n]。校准电路112被耦合到接收器108和接收器1101…110n。接收器1101…110n输出锁存数据信号(Latched_DQ[1]…Latched_DQ[n])。
在运行时，源同步发射机115通过传输线106并行地向源同步接收器118传输TX时钟和Data[1]...Data[n]。发射机1041...104n根据TX时钟传输数据信号。接收器108从传输线1061接收DQS信号(被称为“选通信号”或“选通”)。接收器1101...110n接收来自传输线1062...106(n+1)的DQ[1]...DQ[n]信号(被称为“数据信号”或“数据比特”)。因此，源同步接收器118包括作为输入的DQS和DQ[1]...DQ[n]信号和作为输出的Latched_DQ[1]...Latched_DQ[n]信号。输入信号(DQS和DQ)可以是差分信号或单端信号，这取决于发射机102和发射机1041...104n的设计。
时钟缓冲器120将DQS信号分配至接收器1101...110n。校准电路112控制接收器108和接收器1101...110n中的可编程延时电路以去偏移DQ[1]...DQ[n]信号以及将选通居中在复合数据眼内。校准电路112还实现包括初始校准级和重新校准级的两级校准过程，如下面进一步描述的。首先，校准电路112执行初始校准，初始校准可以是使用一个或多个复杂数据模式(如一个或多个PRBS模式)来引发最差情况数据眼的稳定的校准程序。然后，校准电路112执行重新校准，重新校准是使用较不复杂的数据模式(如时钟模式)的较不复杂校准程序。重新校准程序维持由初始校准建立的、选通和数据比特间偏移的相对位置。
图2是描述源同步接收器118的一个例子的框图。源同步接收器118包括输入缓冲器202、输入缓冲器2051…205n、延时电路204、延时电路2071…207n、时钟缓冲器120和触发器(FF)2081…208n。输入缓冲器202和延时电路204可以是接收器108的一部分。输入缓冲器2051…205n、延时电路2071…207n和触发器2081…208n可以分别是接收器1101…110n的一部分。延时电路204也被称为DQS延时或DQS延时电路。延时电路2071…207n也被称为DQ延时或DQ延时电路。
输入缓冲器202接收DQS信号。输入缓冲器2051到205n接收DQ[1]…DQ[n]信号。延时电路204将可编程延时施加到由输入缓冲器202输出的DQS信号。时钟缓冲器120将被延时电路204延时的DQS信号分配到触发器2081…208n。延时电路2071…207n均将可编程延时施加到各自的DQ信号。触发器2081…208n对被延时电路2071…207n延时的DQ信号采样。触发器2081…208n输出Latched_DQ[1]...Latched_DQ[n]信号。
校准电路112输出n+1个控制信号，用于控制延时电路204和延时电路2071…207n。校准电路可以增加(increment)或减少(decrement)延时电路204和延时电路2071…207n以增加或减少延时。校准电路112还可以接收来自触发器2081…208n的Latched_DQ[1]...Latched_DQ[n]信号。校准电路112还可以接收启动校准过程的校准控制信号(如来自控制电路113)。校准电路112执行校准过程，如下面进一步描述的。
图3是描述校准源同步系统100的方法300的一个例子的流程图。方法300从步骤302开始，其中源同步系统100执行源同步接收器118的初始校准。在一个例子中，在步骤304，校准电路112可以执行训练算法以确定理想DQS和DQ(x)延时值(其中x＝1,2,..n)并更新延时电路204和2071...207n。可以使用任何已知的训练算法。
在步骤306，校准电路112表征DQ[1]...DQ[n]的信号数据眼边限。例如，在步骤308，校准电路112为每个数据比特测量左右数据眼边限。校准电路112可以在源同步接收器118接收简单数据模式(如时钟模式或类似的模式)时测量数据眼边限。在一个例子中，源同步发射机115可以传输数据模式。在另一个例子中，电路116可以包括模式生成器122，模式生成器122用于将选通和数据模式耦合到源同步接收器118。
在一个例子中，校准电路112通过确定将数据眼的左边缘对准选通位置所需的DQ步(或抽头)数来为每个数据比特测量左边限(LM)。也就是说，对于数据信号DQ[1]...DQ[n]，校准电路112可以增加延时电路2071...207n(DQ延时)直到检测到数据眼的左边缘。或者，校准电路112可以减小延时电路204(DQS延时)直到检测到数据眼的左边缘。在另一个替代方案中，校准电路112可以执行增加延时电路2071...207n(DQ延时)和减小延时电路204(DQS延时)的组合，直到检测到数据眼的左边缘。
校准电路112通过确定将选通对准数据眼的右边缘所需的DQS步(或抽头)数来为每个数据比特测量右边限(RM)。也就是说，对于数据信号DQ[1]...DQ[n]，校准电路112增加延时电路204(DQS延时)直到检测到数据眼的右边缘。或者，校准电路112可以减少延时电路2071...207n(DQ延时)直到检测到数据眼的右边缘。在另一个替代方案中，校准电路112可以执行增加延时电路204(DQS延时)递增和减少延时电路2071...207n(DQ延时)的组合以检测数据眼的右边缘。
在步骤310，校准电路112为每个数据比特确定一个度量(metric)，度量描述选通在数据眼中的相对位置(被称为kFactor，(k因子))。kFactor度量与右和左数据眼边限相关联。在一个例子中，kFactor(x)＝LM(x)/(LM(x)+RM(x))，x＝1,2，...，n。在上述例子中，假定DQ步长(延时电路2071...207n的步长)等于DQS步长(延时电路204的步长)。如果DQ步长和DQS步长之间的关系是已知的(例如，DQ＝Z*DQS，其中Z是正数)，则也可以执行该程序。
图4说明了数据信号的数据眼与在步骤306确定的数据眼边限之间的关系。虚线402指示选通位置，其在步骤302中执行的初始校准之后被对齐。数据信号DQ[1]...DQ[n]包括左边界LM[1]...LM[n]和右边界RM[1]...RM[N]。此外，数据信号DQ[1]...DQ[n]被延时了延时DQ△[1]...DQ△[n]。在初始校准之后，数据信号DQ[2]...DQ[n]包括相对于数据信号DQ[1]的偏移4042...404n。
回到图3，在步骤312，校准电路112重新校准源同步接收器118。校准电路112可以根据命令、根据检测到的VT变化、根据检测到的任何延时变化等重新校准源同步接收器118。在一个例子中，在步骤314，校准电路112为每个数据比特重新测量左和右数据眼边限。校准电路112可以使用上面在步骤306中描述的技术来重新测量每个数据比特的左和右数据眼边限。在步骤316，校准电路112基于其k因子为每个数据比特计算当前理想DQS位置。下面参照图5描述为数据比特计算当前理想DQS位置的示例性算法。在步骤318，校准电路112基于在步骤316中确定的当前理想DQS位置计算要添加到DQ延时和DQS延时的值。在下面参考图6描述用于计算要添加到DQ延时的值的示例性算法。在步骤320，校准电路112基于在步骤318中计算的值更新DQ延时(延时电路2071...207n)和DQS延时(延时电路204)。
在步骤322，校准电路112可以根据需要执行重新校准。也就是说，校准电路112可根据命令、VT变化、延时变化等在需要时重复步骤312多次。
图5说明了数据信号的数据眼与当前理想选通位置之间的关系。经过一段时间后，每个数据信号的数据眼可以右移或左移和/或选通位置可以右移或左移。在图5中，虚线402表示当前数据眼中的选通位置。虚线5021至502n表示基于重新测量的RM和LM值计算的数据比特的当前理想DQS位置。在一个示例中，第x个数据信号的理想DQS位置计算如下：
DQS[x]＝(DQStaps–LM[x])+(LM[x]+RM[x])*kFactor[x],
其中DQStaps为DQS延时值(如延时电路204的延时值)。注意的是，重新测量的左和右边限值(步骤314)可以不同于初始校准后在步骤308测量的左和右边限值(比如因为VT变化或其他延时变化)。
图6说明了数据信号的数据眼与在步骤318计算的数据延时值之间的关系。在图6中，虚线602表示在步骤320之后(即，在DQ延时和DQS延时已经根据在步骤318计算的值更新之后)数据眼内的新的公共选通位置。现在LM[1]...LM[n]和RM[1]...RM[n]值与在步骤308初始校准后计算的值相同或相似。而且，数据比特之间的偏移也与初始校准后相同或相似。取决于在步骤318计算的值，DQ延时DQ△[1]'...DQ△[n]'可以与在步骤304初始计算的不同。
在步骤318，可以使用各种算法来确定如何修改DQ延时。在一个示例中，如果每个DQS[x]都是相同的，则算法将DQS延时(图4中的402)移动到新的DQS[x]。如果DQ之间存在差异，则需要组合地调整DQS和DQ延时。存在各种算法来确定DQS和DQ延时变化的组合，以便返回到在步骤306中确定的原始左和右边限。通常，避免会导致最终负的DQ延时(这是不可能的)的DQ延时调整。在一个例子中，算法确定具有最小值的DQ延时。新的DQS值(图6中的602)被设置到与具有最小值的DQ延时对应的DQS。其他DQ[x]延时根据新的DQS延时(602)与它们理想的DQS[x]要求之间的差异进行调整。这是：添加的DQ[x]＝新的DQS-DQS[x]。如果添加的DQ[x]导致净的负DQ[x]延时，则更稳定的算法可以通过增加公共DQS延时并重复上述等式直至所有DQ[x]延时均为非负值来发生作用。
上述电路116可以在集成电路内实现，如现场可编程门阵列(FPGA)或类似类型的可编程电路。图7说明了包括大量不同的可编程片的FPGA 700的架构，其中可编程片包括多千兆位收发器("MGT")1、可配置逻辑块("CLB")2、随机存取存储器块("BRAM")3、输入/输出块("IOB")4、配置和时钟逻辑("CONFIG/CLOCKS")5、数字信号处理块("DSP")6、专用输入/输出块("I/O")7(如配置端口和时钟端口)以及其他可编程逻辑8如数字时钟管理器、模数转换器、系统监视逻辑等。一些FPGA还包括专用处理器模块("PROC")10。
在一些FPGA中，每个可编程片可以包括至少一个可编程互连元件("INT")11，其具有到相同片内的可编程逻辑元件的输入和输出端20的连接，如图7顶部包括的示例所示。每个可编程互连元件11还可以包括到相同片或其他片中的相邻可编程互连元件的互连段22的连接。每个可编程互连元件11还可以包括到互连逻辑块(未示出)之间的通用路由资源的互连段24的连接。通用路由资源可以包括逻辑块(未示出)之间的路由通道，所述路由通道包括互连段(如互连段24)的路径和用于连接互连段的开关块(未示出)。通用路由资源的互连段(如互连段24)可以跨越一个或多个逻辑块。可编程互连元件11与通用路由资源一起实现用于所示FPGA的可编程互连结构(“可编程互连”)。
在一个实施例中，CLB 2可以包括可以被编程以实现用户逻辑的可配置逻辑元件("CLE")12加上单个可编程互连元件("INT")11。BRAM 3除一个或多个可编程互连元件外还可以包括BRAM逻辑元件("BRL")13。通常，一块片中包括的互连元件的数量取决于片的高度。在图示的例子中，一块BRAM片具有五个CLB的高度，但也可以使用其他数量(例如四个)。一个DSP片6除了适当数量的可编程互连元件之外还可以包括DSP逻辑元件("DSPL")14。除了可编程互连元件11的一个实例之外，IOB 4可以包括例如输入/输出逻辑元件("IOL")15的两个实例。如本领域技术人员清楚的，实际上连接到例如输入/输出逻辑元件15的输入/输出焊盘通常不限于在输入/输出逻辑元件15的区域。
在图示的例子中，靠近裸片中心的水平区域(图7所示)用于配置、时钟和其他控制逻辑。从这个水平区域或柱延伸的垂直柱9被用来在FPGA的宽度上分配时钟和配置信号。
一些利用图7中所示的架构的FPGA包括额外的逻辑块，这些逻辑块会打乱构成FPGA的大部分的常规柱状结构。额外的逻辑块可以是可编程块和/或专用逻辑。例如，处理器块10跨越几个CLB和BRAM的柱。处理器块10可以具有各种组件范围，从单个微处理器到包括微处理器、存储器控制器、外围设备等的完整可编程处理系统。
需要注意的是，图7仅是示出一个示例性的FPGA架构。例如，在图7顶部包括的一行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对尺寸以及互连/逻辑实现都纯粹是示例性的。例如，在实际的FPGA中，在CLB出现的地方通常包括多于一个的相邻的CLB行，以便于用户逻辑的有效实现，但相邻CLB行的数量随着FPGA的整体大小而变化。
虽然上述的内容针对具体的例子，但是在不背离本申请的基本范围的前提下，可以设想其它和另外的例子，并且本发明的基本范围由所附的权利要求确定。

Claims (20)

1.一种校准源同步系统的方法，所述方法包括：
执行源同步接收器的初始校准以确定初始选通延时和初始数据延时，其中所述源同步接收器用于接收数据信号和选通；
设置选通延时电路和数据延时电路，所述选通延时电路延时所述选通以具有所述初始选通延时，所述数据延时电路延时所述数据信号以具有所述初始数据延时；
在第一时间测量所述数据信号的第一数据眼边限；
基于所述第一数据眼边限为所述数据信号计算度量；
在第二时间测量所述数据信号的第二数据眼边限；以及
基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
2.根据权利要求1所述的方法，其特征在于，测量所述第一数据眼边限的步骤包括：
提供所述数据信号中的数据模式；以及
为所述数据信号确定左数据眼边限与右数据眼边限。
3.根据权利要求2所述的方法，其特征在于，每个所述度量与所述左数据眼边限中相应的一个左数据眼边限以及所述右数据眼边限中相应的一个右数据眼边限相关联。
4.根据权利要求3所述的方法，其特征在于，每个所述度量是被除以所述相应的左数据眼边限与所述相应的右数据眼边限之和的所述相应的左数据眼边限。
5.根据权利要求2所述的方法，其特征在于，为每个所述数据信号确定所述左数据眼边限的步骤包括增加所述数据延时电路，减少所述选通延时电路，或同时增加所述数据延时电路和减少所述选通延时电路。
6.根据权利要求2所述的方法，其特征在于，为每个所述数据信号确定所述右数据眼边限的步骤包括增加所述选通延时电路，减少所述数据延时电路，或同时增加所述选通延时电路和减少所述数据延时电路。
7.根据权利要求1所述的方法，其特征在于，测量所述第二数据眼边限的步骤包括：
提供所述数据信号中的数据模式；
为每个所述数据信号确定左数据眼边限和右数据眼边限；以及
通过关联每个所述数据信号的所述度量中对应的一个的所述左数据眼边限和所述右数据眼边限，为每个所述数据信号确定所述度量中对应的一个。
8.一种源同步接收器，其特征在于，所述源同步接收器包括：
第一接收器，所述第一接收器用于接收选通并包括选通延时电路；
第二接收器，所述第二接收器用于接收参考所述选通的数据信号并包括数据延时电路；以及
校准电路，所述校准电路用于：
执行初始校准以为所述选通延时电路确定初始选通延时和为所述数据延时电路确定初始数据延时；
在第一时间测量所述数据信号的第一数据眼边限；
基于所述第一数据眼边限为所述数据信号计算度量；
在第二时间测量所述数据信号的第二数据眼边限；以及
基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
9.根据权利要求8所述的源同步接收器，其特征在于，所述校准电路用于通过为所述数据信号确定左数据眼边限与右数据眼边限测量所述第一数据眼边限。
10.根据权利要求9所述的源同步接收器，其特征在于，每个所述度量与所述左数据眼边限中相应的一个左数据眼边限以及所述右数据眼边限中相应的一个右数据眼边限相关联。
11.根据权利要求10所述的源同步接收器，其特征在于，每个所述度量是被除以所述相应的左数据眼边限与所述相应的有数据眼边限之和的所述相应的左数据眼边限。
12.根据权利要求9所述的源同步接收器，其特征在于，所述校准电路用于通过增加所述数据延时电路、减少所述选通延时电路、或同时增加所述数据延时电路和减少所述选通延时电路为每个所述数据信号确定所述左数据眼边限。
13.根据权利要求9所述的源同步接收器，其特征在于，所述校准电路用于通过增加所述选通延时电路、减少所述数据延时电路、或同时增加所述选通延时电路和减少所述数据延时电路为每个所述数据信号确定所述右数据眼边限。
14.根据权利要求8所述的源同步接收器，其特征在于，所述校准电路用于通过为每个所述数据信号确定左数据眼边限与右数据眼边限以及为每个所述数据信号确定所述度量中对应的一个来测量所述第二数据眼边限，其中所述为每个所述数据信号确定所述度量中对应的一个通过将所述度量中对应的一个的所述左数据眼边限和所述右数据眼边限相关联来实现。
15.一种源同步系统，其特征在于，所述系统包括：
源同步发射机，所述源同步发射机通过多个传输线耦合到源同步接收器，所述源同步接收器包括第一接收器、第二接收器和校准电路，所述第一接收器用于接收选通并包括选通延时电路，第二接收器用于接收参考所述选通的数据信号并包括数据延时电路，所述校准电路用于：
执行初始校准以为所述选通延时电路确定初始选通延时和为所述数据延时电路确定初始数据延时；
在第一时间测量所述数据信号的第一数据眼边限；
基于所述第一数据眼边限为所述数据信号计算度量；
在第二时间测量所述数据信号的第二数据眼边限；以及
基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
16.根据权利要求15所述的系统，其特征在于，所述校准电路用于通过为所述数据信号确定左数据眼边限与右数据眼边限测量所述第一数据眼边限。
17.根据权利要求16所述的系统，其特征在于，每个所述度量与所述左数据眼边限中相应的一个左数据眼边限以及所述右数据眼边限中相应的一个右数据眼边限相关联。
18.根据权利要求17所述的系统，其特征在于，每个所述度量是被除以所述相应的左数据眼边限与所述相应的右数据眼边限之和的所述相应的左数据眼边限。
19.根据权利要求16所述的系统，其特征在于，所述校准电路用于通过增加所述数据延时电路、减少所述选通延时电路、或同时增加所述数据延时电路和减少所述选通延时电路为每个所述数据信号确定所述左数据眼边限。
20.根据权利要求16所述的系统，其特征在于，所述校准电路用于通过增加所述选通延时电路、减少所述数据延时电路、或同时增加所述选通延时电路和减少所述数据延时电路为每个所述数据信号确定所述右数据眼边限。
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