TWI650762B - 晶粒上信號校準 - Google Patents

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拉文達 亞珍 瑪德普
亞曼迪普 庫爾
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美商桑迪士克科技有限責任公司
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Abstract

本發明揭示用於晶粒上信號校準之設備、系統、方法及電腦程式產品。一積體電路裝置上之一校準電路自該積體電路裝置之一作用資料路徑接收資料且偵測該所接收資料相對於一校準資料型樣之一變化。一積體電路裝置上之一調整電路回應於偵測到所接收資料之一第一變化而減小該積體電路裝置之一作用資料路徑之一延遲。一積體電路裝置上之一調整電路回應於偵測到所接收資料之一第二變化而增大該積體電路裝置之一作用資料路徑之一延遲。

Description

晶粒上信號校準
在各種實施例中，本發明係關於信號校準，且更特定而言，係關於一或多個積體電路裝置之設定時間及/或保持時間校準。
隨著積體電路裝置之速度增加，計時要求亦增加。舉例而言，關於一時脈信號之資料之輸入設定及保持時間可具有嚴格要求，或可出現誤差。在具有多個積體電路裝置之系統中(尤其係在該多個積體電路裝置共用同一匯流排及/或控制器之情況下)滿足計時要求可甚至更加困難。
呈現用於晶粒上信號校準之設備。在一項實施例中，一晶粒上控制器安置於一積體電路裝置上。在某些實施例中，一晶粒上控制器包含一校準電路，該校準電路自一積體電路裝置之一作用資料路徑接收資料且偵測該所接收資料相對於一校準資料型樣之一變化。在一項實施例中，一調整電路回應於偵測到所接收資料之一第一變化而減小一積體電路裝置之一作用資料路徑之一延遲。在某些實施例中，一調整電路回應於偵測到所接收資料之一第二變化而增大一積體電路裝置之一作用資料路徑之一延遲。 呈現用於晶粒上信號校準之其他設備。在一項實施例中，一設備包含用於回應於一校準命令而在一記憶體裝置之一作用資料路徑之一端處自一資料緩衝器分接校準資料之構件。在某些實施例中，一設備包含用於偵測所分接校準資料與一校準資料型樣之間的一變化之構件。在一項實施例中，一設備包含用於基於一所偵測到之變化而調整一作用資料路徑之一延遲之構件。 呈現用於晶粒上信號校準之系統。在一項實施例中，一裝置控制器經組態以發送一校準命令及校準資料。在某些實施例中，一記憶體元件陣列與一裝置控制器通信。在一項實施例中，一陣列之記憶體元件包含在不同輸入/輸出墊與一記憶體緩衝器之間的不同作用資料路徑。在某些實施例中，一陣列之記憶體元件經組態以分接一記憶體緩衝器以便偵測來自不同作用資料路徑之校準資料之不同變化。在一項實施例中，一陣列之記憶體元件基於所偵測到之不同變化而對不同作用資料路徑做出不同延遲調整。 呈現用於晶粒上信號校準之方法及電腦程式產品。在某些實施例中，一電腦程式產品包括儲存用以執行晶粒上信號校準之操作之可執行程式碼之一非暫時性電腦可讀儲存媒體。在一項實施例中，一方法之步驟及/或一電腦程式產品之操作可包含上文關於所揭示設備及系統所闡述之功能中之一或多者。
相關申請案之交叉參考 本申請案主張頒予Ravindra Arjun Madpur等人之標題為「晶粒上信號校準(ON-DIE SIGNAL CALIBRATION)」且於2017年3月17日提出申請之印度臨時專利申請案第201721009431號之權益，該印度臨時專利申請案出於所有目的以其全文引用方式併入本文中。 本發明之態樣可體現為一設備、系統、方法或電腦程式產品。因此，本發明之態樣可採取一完全硬體實施例、一完全軟體實施例(包含韌體、常駐軟體、微碼等等)或組合軟體與硬體態樣之一實施例之形式，所述實施例可一般全部在本文中稱為一「電路」、「模組」、「設備」或「系統」。此外，本發明之態樣可採取儲存電腦可讀及/或可執行程式碼之一或多個非暫時性電腦可讀儲存媒體中所體現之一電腦程式產品之形式。 本說明書中所闡述之諸多功能單元已被標示為模組，以便更明確地強調其實施方案之獨立性。舉例而言，一模組可實施為一硬體電路，該硬體電路包括定製VLSI電路或閘陣列、諸如邏輯晶片之現成半導體、電晶體或其他離散組件。一模組亦可以可程式化硬體裝置實施，諸如場可程式化閘陣列、可程式化陣列邏輯、可程式化邏輯裝置等等。 模組亦可至少部分地以供由各種類型之處理器執行之軟體實施。可執行碼之一所識別模組可(舉例而言)包括電腦指令之一或多個實體或邏輯區塊，該等電腦指令可(舉例而言)組織為一對象、程序或功能。然而，一所識別模組之可執行檔不需要實體上定位在一起，而是可包括儲存於不同位置中之相異指令，所述指令在於邏輯上被連結在一起時包括模組且達成模組之規定目的。 實際上，可執行碼之一模組可包含一單個指令或諸多指令，且可甚至跨越數個記憶體裝置分佈於不同程式當中之數個不同碼段上，等等。在一模組或一模組之部分以軟體實施之情況下，軟體部分可儲存於一或多個電腦可讀及/或可執行儲存媒體上。可利用一或多個電腦可讀儲存媒體之任何組合。一電腦可讀儲存媒體可包含(舉例而言)但不限於一電子、磁性、光學、電磁、紅外線或半導體系統、設備或裝置，或者前述各項之任何適合組合，但可能不包含傳播之信號。在本文件之內容脈絡中，一電腦可讀及/或可執行儲存媒體可為可含有或儲存供由一指令執行系統、設備、處理器或裝置使用或結合一指令執行系統、設備、處理器或裝置一起使用之一程式的任何有形及/或非暫時性媒體。 用於實施針對本發明之態樣之操作之電腦程式碼可以一或多種程式設計語言之任何組合寫入，該一或多種程式設計語言包含一物件導向程式設計語言(諸如Python、Java、Smalltalk、C++、C#、Objective C等等)、習用程序程式設計語言(諸如，「C」程式設計語言)、描述式程式設計語言及/或其他類似程式設計語言。程式碼可經由一資料網路及諸如此類部分地或完全地在一使用者之電腦中之一或多者及/或在一遠端電腦或伺服器上執行。 如本文中所使用，一組件包括一有形實體非暫時性裝置。舉例而言，一組件可實施為一硬體邏輯電路，該硬體邏輯電路包括定製VLSI電路、閘陣列或其他積體電路；諸如邏輯晶片之現成半導體、電晶體或其他離散裝置；及/或其他機械或電裝置。一組件亦可以可程式化硬體裝置實施，諸如場可程式化閘陣列、可程式化陣列邏輯、可程式化邏輯裝置等等。一組件可包括一或多個矽積體電路裝置(例如，晶片、晶粒、晶粒平面、封裝)或透過一印刷電路板(PCB)之電線等與一或多個其他組件電通信之其他離散電裝置。在某些實施例中，本文中所闡述之模組中之每一者可替代地由一組件體現或實施為一組件。 如本文中所使用，一電路包括為電流提供一或多個通路之一組一或多個電及/或電子組件。在某些實施例中，一電路可包含電流之一返回通路，使得電路係一閉合環路。然而，在另一實施例中，不包含電流之一返回通路之一組組件可稱為一電路(例如，一開放環路)。舉例而言，一積體電路可稱為一電路，而不管該積體電路是否耦合至接地(作為電流之一返回通路)。在各種實施例中，一電路可包含一積體電路之一部分、一積體電路、一組積體電路、具有或不具有積體電路裝置之一組非整合電組件及/或電組件等等。在一項實施例中，一電路可包含定製VLSI電路、閘陣列、邏輯電路或其他積體電路；諸如邏輯晶片之現成半導體、電晶體或其他離散裝置；及/或其他機械或電裝置。一電路亦可實施為一可程式化硬體裝置中之一合成電路，該可程式化硬體裝置諸如場可程式化閘陣列、可程式化陣列邏輯、可程式化邏輯裝置等等(例如，一韌體、一接線對照表等等)。一電路可包括一或多個矽積體電路裝置(例如，晶片、晶粒、晶粒平面、封裝)或透過一印刷電路板(PCB)之電線等與一或多個其他組件電通信之其他離散電裝置。在某些實施例中，本文中所闡述之模組中之每一者可由一電路體現或實施為一電路。 本說明書通篇所提及之「一項實施例」、「一實施例」或類似語言意指結合該實施例所闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，本說明書通篇中出現之片語「在一項實施例中」、「在一實施例中」及類似語言可(但不一定)全部係指同一實施例，而是意指「一或多項而並非全部實施例」，除非另有明確規定。術語「包含」、「包括」、「具有」及其變化形式意指「包含但不限於」，除非另有明確規定。一所枚舉項目清單並不暗示該等項目中之任一者或全部係相互排斥的及/或相互包含的，除非另有明確規定。術語「一(a、an)」及「該(等) (the)」亦係指「一或多個」，除非另有明確規定。 下文參考根據本發明之實施例之方法、設備、系統及電腦程式產品之示意性流程圖及/或示意性方塊圖而闡述本發明之態樣。將理解，該等示意性流程圖及/或示意性方塊圖之每一方塊及該等示意性流程圖及/或示意性方塊圖中之方塊之組合可由電腦程式指令來實施。此等電腦程式指令可被提供至一電腦之一處理器或其他可程式化資料處理設備，以產生一機器，以使得該等指令(其經由該處理器或其他可程式化資料處理設備執行)形成用於實施該(等)示意性流程圖及/或示意性方塊圖方塊中所規定之功能及/或動作之手段。 亦應注意，在某些替代性實施方案中，方塊中所示之功能可不以各圖中所示之次序發生。舉例而言，事實上，取決於所涉及之功能性，可實質上同時執行兩個連續展示之方塊，或有時可按相反次序執行該等方塊。可構想出在功能、邏輯或效應方面等效於所圖解說明各圖之一或多個方塊或其部分之其他步驟及方法。儘管在流程圖及/或方塊圖中可採用各種箭頭類型及線類型，但該等箭頭類型及線類型被理解為並不限制對應實施例之範疇。舉例而言，一箭頭可指示在所繪示實施例之所枚舉步驟之間的未指明持續時間之一等待或監視週期。 在以下詳細說明中，參考形成本文之一部分之附圖。前述發明內容僅係說明性的且並非意欲以任一方式加以限制。除上文所闡述之說明性態樣、實施例及特徵之外，其他態樣、實施例及特徵將藉由參考各圖式及以下詳細說明而變得顯而易見。對每一圖中之元件之說明可係指進程圖之元件。在各圖中，相似編號可係指相似元件，包含相似元件之替代實施例。 圖1係包括用於用於一記憶體裝置120及/或另一積體電路裝置120之一或多個校準組件150之一系統100之一項實施例之一方塊圖。一校準組件150可係一記憶體元件123之部分，且可與一裝置控制器126、一裝置驅動器等通信。在某些實施例中，一校準組件150可至少部分地在一運算裝置110之一記憶體系統102上操作及/或與一運算裝置110之一記憶體系統102通信，運算裝置110可包括一處理器111、揮發性記憶體112及一通信介面113。處理器111可包括一或多個中央處理單元、一或多個一般用途處理器、一或多個特殊應用處理器、一或多個虛擬處理器(例如，運算裝置110可為在一主機內操作之一虛擬機器)、一或多個處理器核心等等。通信介面113可包括一或多個網路介面，該一或多個網路介面經組態以將運算裝置110及/或裝置126通信地耦合至一通信網路115，諸如一網際網路協定(IP)網路、一儲存區域網路(SAN)、無線網路、有線網路等等。 在各種實施例中，記憶體裝置120相對於運算裝置110可安置於一或多個不同位置中。在一項實施例中，記憶體裝置120包括一或多個揮發性及/或非揮發性記憶體元件123，諸如半導體晶片、晶粒、封裝或安置於一或多個印刷電路板、儲存殼體及/或其他機械及/或電支撐結構上之其他積體電路裝置。舉例而言，記憶體裝置120可包括一或多個直插式記憶體模組(DIMM)卡、一或多個擴充卡及/或子卡、一記憶體卡、一通用串列匯流排(USB)磁碟機、一固態磁碟機(SSD)或其他硬碟機裝置，及/或可具有另一記憶體及/或儲存裝置外觀尺寸。記憶體裝置120可與運算裝置110整合在一起及/或安裝於運算裝置110之一母板上、裝設於運算裝置110之一埠及/或擴充槽中、裝設於一不同運算裝置110及/或經由一外部匯流排(例如，一外部硬碟機)與運算裝置110通信之網路115上之一專用儲存器具上，等等。 在一項實施例中，記憶體裝置120可安置於一處理器111之一記憶體匯流排上(例如，安置於與揮發性記憶體112相同之記憶體匯流排上、安置於與揮發性記憶體112不同之一記憶體匯流排上、取代揮發性記憶體112而安置，等等)。在另一實施例中，記憶體裝置120可安置於運算裝置110之一周邊匯流排上，諸如一高速周邊組件互連(PCI Express或PCIe)匯流排、一串列進階技術附接(SATA)匯流排、一並列進階技術附接(PATA)匯流排、一小型電腦系統介面(SCSI)匯流排、一FireWire匯流排、一光纖通道連接、一通用串列匯流排(USB)、一PCIe先進切換(PCIe-AS)匯流排等等。在另一實施例中，記憶體裝置120可安置於一資料網路115上，諸如一乙太網路、一Infiniband網路、一網路115上之SCSI RDMA、一儲存區域網路(SAN)、一區域網路(LAN)、一廣域網路(WAN) (諸如網際網路)、另一有線及/或無線網路115等等。 運算裝置110可進一步包括一非暫時性電腦可讀儲存媒體114。電腦可讀儲存媒體114可包括經組態以致使運算裝置110 (例如，處理器111)執行本文中所揭示之方法中之一或多者之步驟的可執行指令。另一選擇為或另外，校準組件150可包含儲存於非暫時性儲存媒體114上之一或多個電腦可讀指令。 在所繪示實施例中，記憶體系統102包含一或多個校準組件150。在一項實施例中，一校準組件150經組態以提供來自一記憶體元件123或其他積體電路裝置123內之設定時間(tDS)、保持時間(tDH)及/或其他晶粒上信號校準(例如，回應於來自一裝置控制器126之一單個校準命令、回應於經由一匯流排127接收到來自一裝置控制器126之校準資料、在不經由一匯流排127將校準資料發送回至一裝置控制器126之情況下，等等)。 某些信號(例如，資料信號、命令信號、控制信號等等)可依賴於一或多個其他信號(例如，一時脈信號、一時序信號等等)及/或依據一或多個其他信號而解譯。由於一記憶體元件123或其他積體電路裝置123、一裝置控制器126或者兩者中之程序及/或材料變化，因此相關信號(例如，一資料信號與一時脈信號)之間可存在一時序不匹配，或可因操作條件、損壞、老化等等而隨時間發生一不匹配。此外，相同積體電路裝置123之不同資料路徑可因距裝置控制器126之不同距離、材料及/或一製造程序之變化等等而具有不同時序不匹配。若一信號(例如，一上升邊緣)比一相關聯時脈信號更早地到達一積體電路裝置123，則設定時間(例如，一時脈信號邊緣之前的一時間量)可係充足的，但可存在不充分保持時間(例如，一時脈信號邊緣之後的一時間量)，如下文所闡述，從而導致一保持時間誤差，等等。若一信號比一相關聯時脈信號更晚地到達一積體電路裝置123，則一保持時間可係充足的，但可存在不充分設定時間，從而導致一設定時間誤差，等等。 如本文中所使用，校準可包括兩個或多於兩個信號之調整及/或同步。舉例而言，在某些實施例中，校準一資料信號及一時脈信號之時序(例如，調整一延遲、增大一延遲、減小一延遲，等等)可減小或消除資料信號中由時序所致之傳輸誤差(例如，設定時間誤差、保持時間誤差等等)。在一項實施例中，一校準組件150可在製造時或接近製造時(例如，在由一製造商、供應商、經銷商等進行之晶粒分類或另一測試程序期間)校準用於一積體電路裝置123之一或多個信號。在另一實施例中，一校準組件150可回應於一或多個觸發(例如，回應於來自一裝置控制器126之一校準命令、針對積體電路裝置123及/或針對一記憶體裝置120之一起動或接通電源程序、偵測到積體電路裝置123上之一時序或其他資料誤差、一背景校準程序等等)而週期性地校準用於一積體電路裝置123之一或多個信號。 在某些實施例中，以此方式，與一裝置控制器126可在外部執行對晶粒123之校準(例如，藉由消除校準資料在匯流排127上返回至裝置控制器126之傳輸、藉由允許多個晶粒123並行地及/或同時校準其自身，等等)相比，一校準組件150可更快地執行來自一晶粒123內之信號校準。舉例而言，在某些實施例中，一裝置120可包含多個積體電路晶片123、晶粒123及/或晶粒平面123，其中之每一者可包括一或多個校準組件150以獨立地校準分別來自晶粒123內之信號(例如，設定時間及/或保持時間，等等)。在一項實施例中，多個晶粒123及/或晶粒平面123可以一多晶粒123配置(例如，在製造之後)進行堆疊或以其他方式進行組合，在該程序期間，關於一晶粒123之一信號校準及/或表徵可自其最初被製造時進行改變。此外，在某些實施例中，關於一晶粒123之一信號校準及/或表徵可在現場因晶粒123在使用中之磨損及/或損壞等等而隨時間改變。在某些實施例中，一校準組件150可隨時間動態地更新、重新表徵及/或重新校準用於一晶粒123之信號時序(例如，一設定時間及/或保持時間) (例如，在製造時或接近製造時組合多個晶粒123之後、在執行時期在現場等等)。 在各種實施例中，一校準組件150可藉由引入及/或移除一積體電路裝置123之一資料路徑中之延遲(例如，偵測及/或補償設定失效及/或保持失效)而校準一信號(例如，一設定時間及/或一保持時間)。如本文中所使用，一設定時間包括在一資料信號穩定以便被鎖存或以其他方式被接收之一時脈信號邊緣之前的一時間量。如本文中所使用，一保持時間包括在一資料信號穩定以便被鎖存或以其他方式被接收之一時脈信號邊緣之後的一時間量。 在一項實施例中，一裝置控制器126可將一校準命令及/或校準資料發送至一或多個記憶體元件123及/或其他積體電路裝置，回應於此，一晶粒上校準組件150可執行一或多個校準操作。舉例而言，在某些實施例中，校準組件150可自一記憶體元件123或其他積體電路裝置之一作用資料路徑接收校準資料(例如，一預定義資料型樣)、偵測所接收資料中之一或多個變化，且基於所偵測到之一或多個變化而增大或減小作用資料路徑之一延遲。如本文中所使用，一變化可包括一差異。舉例而言，資料之一變化可包含不同資料值、一資料誤差、一時序偏斜(例如，一設定時間誤差、一保持時間誤差等等)、所接收資料與原始所發送資料之一差異、所接收資料與一預定義校準資料型樣之一差異等等。 如本文中所使用，一積體電路裝置123之一作用資料路徑可包括工作負荷資料(例如，來自一裝置控制器126之資料、使用者資料、用戶端資料、來自一儲存用戶端116之資料等等)在積體電路裝置123內行進之一電及/或通信路線(例如，在積體電路裝置123之一輸入/輸出電觸點與用於一記憶體媒體之一資料緩衝器之間延伸、在積體電路裝置123之一輸入/輸出電觸點與記憶體媒體之間延伸，等等)。一作用資料路徑可包括待校準之實際路徑，從而允許校準組件150 (在某些實施例中)基於其實際偏斜而非基於一複製資料路徑、基於另一位置或電路等等來準確地校準實際作用資料路徑。在另一實施例中，校準組件150可獨立地校準相同積體電路裝置123上之多個不同作用資料路徑，每一校準係基於不同作用資料路徑之實際偏斜或其他變化。 在其他實施例中，代替自一裝置控制器126接收一校準資料型樣，一校準組件150可自一積體電路裝置123內產生一預定及/或固定校準資料型樣，校準組件150可在積體電路裝置123之一內部作用資料路徑之至少一部分上發送及/或傳輸該預定及/或固定校準資料型樣以用於信號校準。 在一項實施例中，校準組件150自積體電路裝置123之作用資料路徑之一端接收校準資料型樣或其一經變化版本(例如，由信號時序誤差所致) (例如，在作用資料路徑之一端處分接、複製、監視、讀取及/或以其他方式接收來自一資料緩衝器之資料，等等)，且可基於所接收資料而判定是否存在一設定或保持失效。如本文中所使用，自一作用資料路徑分接資料可包括直接自作用資料路徑(例如，而非使用一複製資料路徑、一不同資料路徑、一預定義延遲設定等等)接收及/或重新路由資料。舉例而言，校準組件150可自一作用資料路徑之一端及/或一輸出(例如，作用資料路徑之一端處之一資料緩衝器等等)分接(例如，監視、複製、讀取、重新路由、轉移及/或以其他方式存取)資料，諸如一所接收校準資料型樣或其他校準資料。在一項實施例中，校準組件150可具有用於自一作用資料路徑(例如，自一作用資料路徑之一端處之一資料緩衝器，等等)分接及/或以其他方式監視校準資料之一單獨資料連接，而不干擾作用資料路徑(例如，一作用資料路徑之一資料緩衝器)與一記憶體媒體(例如，一記憶體胞元陣列等等)之間的一資料連接。舉例而言，一作用資料路徑與校準組件150之間的一資料連接可係選擇性的，且可回應於來自一裝置控制器126之一校準命令、回應於一校準操作等等而被連接及/或啟動。如本文中所使用，一資料緩衝器包括揮發性或非揮發性資料儲存裝置。舉例而言，一資料緩衝器可包括資料鎖存器、暫存器、正反器、RAM、一頁緩衝器、一快取記憶體或一非揮發性記憶體媒體123之草稿區，等等。 校準型樣可經選擇使得所接收資料之一第一變化指示一設定失效(例如，一變化，諸如一預定義時間、位元位置、時脈邊緣等處之一個二進制0及另一預定義線上之一伴隨脈衝信號及/或時脈脈衝)，且一第二變化指示一保持失效(例如，一變化，諸如一預定義時間、位元位置、時脈邊緣等處之一個二進制1)，而一第三變化(例如，原始校準資料、在另一預定義線上不具有一伴隨脈衝信號及/或時脈脈衝之情況下一預定義時間及/或位元位置處之一個二進制0，等等)可指示無失效(例如，正確及/或經校準時序)。舉例而言，在一項實施例中，一校準組件150可在一積體電路裝置123之一作用資料路徑上發送每一時脈邊緣上之一型樣「0 1 0 0 0 0 0 0」等等(例如，用以校準一設定時間及一保持時間兩者之雙倍資料速率(DDR))。 在某些實施例中，回應於一保持失效，校準組件150可增大作用資料路徑上之信號之一延遲、減小一時脈信號之一延遲，等等。在某些實施例中，回應於一設定失效，校準組件150可減小作用資料路徑上之信號之一延遲、增大一時脈信號之一延遲，等等。如本文中所使用，一延遲可包括資料(例如，一資料信號)在兩點之間行進之一時間量。舉例而言，一作用資料路徑之一延遲可包括資料、一信號等自作用資料路徑之一端(例如，一輸入/輸出電觸點等等)行進至另一端(例如，一資料緩衝器等等)所花費之一時間量。在各種實施例中，校準組件150可藉由引入延遲或自一作用資料路徑移除延遲而調整一延遲(例如，增大一延遲、減小一延遲)。舉例而言，校準組件150可使用一計數器(諸如一數位轉類比轉換器(DAC)或組態為一計數器之類似物)藉由以下方式而調整一積體電路裝置123之一內部作用資料路徑之一延遲：增大計數器之一計數以增大延遲、減小計數器之計數以減小延遲，或反之亦然。校準組件150之計數器可將一當前計數(例如，表示一延遲)提供至積體電路裝置123之作用資料路徑中之一中繼器、緩衝器及/或另一可程式化及/或可調整延遲組件，以提供經判定延遲。 在某些實施例中，校準組件150可藉由將一或多個延遲組件新增至作用資料路徑(例如，新增一第一、第二及/或第N延遲；啟動用以使一作用資料路徑穿過一或多個延遲組件佈線之一或多個電晶體或其他切換器；等等)而增大一作用資料路徑之一延遲。在另一實施例中，校準組件150可藉由自作用資料路徑移除一或多個延遲組件(例如，移除一第一、第二及/或第N延遲；啟動用以自作用資料路徑移除一或多個延遲組件之一或多個電晶體或其他切換器；等等)而減小一作用資料路徑之一延遲。無論校準組件150將離散延遲組件新增至一作用資料路徑及/或自一作用資料路徑移除離散延遲組件還是使用一單個可程式化及/或可調整延遲組件來調整一延遲，增大一延遲可致使一資料信號與延遲被增大之前相比需花費更長時間行進穿過作用資料路徑，且減小一延遲可致使一資料信號與進行該減小之前相比將更快地行進穿過作用資料路徑。 在某些實施例中，一積體電路裝置123之一校準組件150可跨越裝置120之一關閉電源及/或重新開始事件而儲存一延遲設定(例如，一DAC及/或另一計數器之一當前延遲計數)，以在未進行重新校準之情況下持續地提供延遲。在另一實施例中，一積體電路裝置123之一校準組件150可在裝置120之每一關閉電源及/或重新開始事件之後(例如，在一開啟電源程序期間，等等)重新校準及/或重新表徵一信號(例如，判定一DAC及/或另一計數器之一新延遲計數)。 在一項實施例中，一校準組件150包括一時脈劃分器電路(例如，其可對於多個I/O通道、晶粒、晶粒平面等等係共同的)；一或多個正反器、鎖存器、暫存器或其他儲存裝置；一計數器，諸如一遞增/遞減計數器、DAC等等(例如，針對多個I/O通道、晶粒、晶粒平面等等中之每一者)；等等。在某些實施例中，一校準組件150可執行一校準，包括一個四循環DDR協定、發送關於一時脈信號之兩個邊緣上之校準資料型樣(例如，諸如，上文所闡述之固定資料型樣0 1 0 0 0 0 0 0)。 在一項實施例中，一校準組件150可包括一記憶體元件123之邏輯硬體、用於一記憶體元件123之其他可程式化邏輯韌體、供由一記憶體元件123執行之微碼，等等。在另一實施例中，一校準組件150可包括儲存於一電腦可讀儲存媒體上之供由一記憶體元件123之邏輯硬體執行之可執行軟體碼。在另一實施例中，一校準組件150可包含可執行軟體碼與邏輯硬體兩者之一組合。 在一項實施例中，校準組件150經組態以自一裝置驅動器或者經由匯流排125、127、一裝置控制器126等進行之其他可執行應用程式接收儲存請求。校準組件150可進一步經組態以經由匯流排125將資料傳送至一裝置驅動器及/或儲存用戶端116/自一裝置驅動器及/或儲存用戶端116傳送資料。因此，在某些實施例中，校準組件150可包括一或多個直接記憶體存取(DMA)模組、遠端DMA模組、匯流排控制器、橋接器、緩衝器等等及/或與一或多個直接記憶體存取(DMA)模組、遠端DMA模組、匯流排控制器、橋接器、緩衝器等等通信，以促進儲存請求及相關聯資料之傳送。在另一實施例中，校準組件150可自一儲存用戶端116接收儲存請求作為一API調用、作為一IO-CTL命令等等。下文關於圖3進一步詳細闡述校準組件150。 根據各種實施例，一裝置控制器126可管理一或多個記憶體裝置120及/或記憶體元件123。記憶體裝置120可包括記錄、記憶體及/或儲存裝置，諸如經配置及/或經分割為複數個可定址媒體儲存位置之固態儲存裝置及/或半導體儲存裝置。如本文中所使用，一媒體儲存位置係指記憶體之任何實體單元(例如，一記憶體裝置120上之任何數量之實體儲存媒體)。記憶體單元可包含但不限於：頁、記憶體分區、區塊、區段、實體儲存位置集合或實體儲存位置集(例如，邏輯頁、邏輯區塊)等等。 在某些實施例中，一裝置驅動器及/或裝置控制器126可將一邏輯位址空間134呈現給儲存用戶端116。如本文中所使用，一邏輯位址空間134係指記憶體資源之一邏輯表示。邏輯位址空間134可包括複數個(例如，一定範圍之)邏輯位址。如本文中所使用，一邏輯位址係指用於參考一記憶體資源(例如，資料)之任何識別符，包含但不限於：一邏輯區塊位址(LBA)、磁柱/磁頭/區段(CHS)位址、一檔案名、一物件識別符、一索引節點、一通用唯一識別符(UUID)、一全域唯一識別符(GUID)、一散列碼、一簽名、一索引項、一範圍、一程度等等。 記憶體裝置120之一裝置驅動器可維持後設資料135 (諸如一邏輯至實體位址映射結構)，以將邏輯位址空間134之邏輯位址映射至記憶體裝置120上之媒體儲存位置。一裝置驅動器可經組態以為一或多個儲存用戶端116提供儲存服務。儲存用戶端116可包含在運算裝置110上操作之本端儲存用戶端116及/或可經由網路115及/或網路介面113存取之遠端儲存用戶端116。儲存用戶端116可包含但不限於：作業系統、檔案系統、資料庫應用程式、伺服器應用程式、內核層級程序、使用者層級程序、應用程式等等。 一裝置驅動器可通信地耦合至一或多個記憶體裝置120。一或多個記憶體裝置120可包含不同類型之記憶體裝置，包含但不限於：揮發性記憶體裝置、固態儲存裝置、半導體儲存裝置、SAN儲存資源等等。一或多個記憶體裝置120可包括一或多個各別裝置控制器126及記憶體媒體122。一裝置驅動器可經由一傳統區塊I/O介面131提供對一或多個記憶體裝置120之存取。另外，一裝置驅動器可透過SCM介面132提供對經增強功能性之存取。後設資料135可用於管理及/或追蹤透過區塊I/O介面131、SCM介面132、快取記憶體介面133或其他相關介面中之任一者執行之資料操作。 快取記憶體介面133可使可經由記憶體裝置120之一裝置驅動器存取之快取記憶體特有特徵暴露。此外，在某些實施例中，呈現給儲存用戶端116之SCM介面132提供對由一或多個記憶體裝置120及/或一或多個裝置控制器126實施之資料變換之存取。 一裝置驅動器可透過一或多個介面將一邏輯位址空間134呈現給儲存用戶端116。如上文所論述，邏輯位址空間134可包括各自對應於一或多個記憶體裝置120上之各別媒體位置之複數個邏輯位址。一裝置驅動器可維持後設資料135，包括邏輯位址與媒體位置之間的任意映射等等。 一裝置驅動器可進一步包括一記憶體裝置介面139及/或與一記憶體裝置介面139通信，該記憶體裝置介面經組態以經由一匯流排125將資料、命令及/或查詢傳送至一或多個記憶體裝置120，該匯流排可包含但不限於：一處理器111之一記憶體匯流排、一高速周邊組件互連(PCI Express或PCIe)匯流排、一串列進階技術附接(ATA)匯流排、一並列ATA匯流排、一小型電腦系統介面(SCSI)、FireWire、光纖通道、一通用串列匯流排(USB)、一PCIe先進切換(PCIe-AS)匯流排、一網路115、Infiniband、SCSI RDMA等等。記憶體裝置介面139可使用輸入-輸出控制(IO-CTL)命令、IO-CTL命令擴展、遠端直接記憶體存取等等與一或多個記憶體裝置120進行通信。 通信介面113可包括一或多個網路介面，該一或多個網路介面經組態以將運算裝置110及/或裝置控制器126通信地耦合至一網路115及/或一或多個遠端網路可存取儲存用戶端116。儲存用戶端116可包含在運算裝置110上操作之本端儲存用戶端116及/或可經由網路115及/或網路介面113存取之遠端儲存用戶端116。裝置控制器126係一或多個記憶體裝置120之部分及/或與一或多個記憶體裝置120通信。儘管圖1繪示一單個記憶體裝置120，但本發明不限於此且可適於併入有任何數目個記憶體裝置120。 記憶體裝置120可包括揮發性及/或非揮發性記憶體媒體122之一或多個元件123，該等揮發性及/或非揮發性記憶體媒體可包含但不限於：揮發性記憶體，諸如SRAM及/或DRAM；非揮發性記憶體，諸如ReRAM、Memristor記憶體、可程式化金屬化胞元記憶體、相變記憶體(PCM、PCME、PRAM、PCRAM、雙向統一記憶體、硫屬化物RAM或C-RAM)、NAND快閃記憶體(例如，2D NAND快閃記憶體、3D NAND快閃記憶體)、NOR快閃記憶體、奈米隨機存取記憶體(奈米RAM或NRAM)、基於奈米晶體線之記憶體、基於矽-氧化物之亞10奈米程序記憶體、石墨烯記憶體、矽-氧化物-氮化物-氧化物-矽(SONOS)、可程式化金屬化胞元(PMC)、導電橋接RAM (CBRAM)、磁阻式RAM (MRAM)、磁性儲存媒體(例如，硬碟、磁帶)及/或光學儲存媒體；或其他記憶體及/或儲存媒體。在某些實施例中，記憶體媒體122之一或多個元件123包括儲存級記憶體(SCM)。 雖然傳統技術(諸如，NAND快閃)可係區塊及/或頁可定址的，但在一項實施例中，儲存級記憶體係位元組可定址的。在其他實施例中，儲存級記憶體可比NAND快閃更快及/或具有比NAND快閃更長之一壽命(例如，持久性)；可具有比DRAM低之一成本、使用比DRAM少之電力及/或具有比DRAM高之一儲存裝置密度；或在與其他技術相比時，提供一或多個其他益處或改良。舉例而言，儲存級記憶體可包括以下各項之一或多個非揮發性記憶體元件123：ReRAM、Memristor記憶體、可程式化金屬化胞元記憶體、相變記憶體、奈米RAM、基於奈米晶體線之記憶體、基於矽-氧化物之亞10奈米程序記憶體、石墨烯記憶體、SONOS記憶體、PMC記憶體、CBRAM、MRAM及/或其變化形式。 雖然記憶體媒體122在本文中稱為「記憶體媒體」，但在各種實施例中，記憶體媒體122更一般而言可包括能夠記錄資料之一或多個揮發性及/或非揮發性記錄媒體，該一或多個揮發性及/或非揮發性記錄媒體可稱為一記憶體媒體、一儲存媒體等等。此外，在各種實施例中，記憶體裝置120可包括一記錄裝置、一記憶體裝置、一儲存裝置等等。類似地，在各種實施例中，一記憶體元件123可包括一記錄元件、一記憶體元件、一儲存元件等等。在其他實施例中，一記憶體元件123可包括一不同類型之積體電路裝置(例如，一ASIC、一CPU、一通信裝置、一圖形裝置、一系統單晶片、一可程式化邏輯裝置等等)，且記憶體元件123僅以實例方式用作校準組件150可校準用於其之一或多個信號的一種類型之積體電路裝置(例如，積體電路晶粒、晶片、晶粒平面、封裝等等)，且其他類型之積體電路裝置涵蓋在本發明之範疇內。 記憶體媒體122可包括一或多個記憶體元件123，其可包含但不限於：晶片、封裝、平面、晶粒等等。一裝置控制器126可經組態以管理記憶體媒體122上之資料操作，且可包括一或多個處理器、可程式化處理器(例如，FPGA)、ASIC、微控制器等等。在某些實施例中，裝置控制器126經組態以將資料儲存於記憶體媒體122上及/或自記憶體媒體122讀取資料，以將資料傳送至記憶體裝置120/自記憶體裝置120傳送資料，等等。 裝置控制器126可經由一匯流排127通信地耦合至記憶體媒體122。匯流排127可包括用於將資料傳遞至記憶體元件123/自記憶體元件123傳遞資料之一I/O匯流排。匯流排127可進一步包括用於將定址及其他命令以及控制資訊傳遞至記憶體元件123之一控制匯流排。在某些實施例中，匯流排127可將記憶體元件123並聯地通信地耦合至裝置控制器126。此並行存取可允許作為一群組來管理記憶體元件123，從而形成一邏輯記憶體元件129。邏輯記憶體元件可分割為各別邏輯記憶體單元(例如，邏輯頁)及/或邏輯記憶體分區(例如，邏輯區塊)。邏輯記憶體單元可藉由以邏輯方式組合記憶體元件123中之每一者之實體記憶體單元而形成。 裝置控制器126可包括在運算裝置110上執行之一裝置驅動器及/或與該裝置驅動器通信。一裝置驅動器可經由一或多個介面131、132及/或133為儲存用戶端116提供儲存服務。在某些實施例中，一裝置驅動器提供一區塊-裝置I/O介面131，儲存用戶端116透過該區塊-裝置I/O介面而執行區塊層級I/O操作。另一選擇為或另外，一裝置驅動器可提供一儲存級記憶體(SCM)介面132，該SCM介面可為儲存用戶端116提供其他儲存服務。在某些實施例中，SCM介面132可包括對區塊裝置介面131之擴展(例如，儲存用戶端116可透過對區塊裝置介面131之擴展或新增項而存取SCM介面132)。另一選擇為或另外，SCM介面132可作為一單獨API、服務及/或庫而提供。一裝置驅動器可進一步經組態以提供用於使用記憶體系統102來快取資料之一快取記憶體介面133。一裝置驅動器可進一步包括經組態以經由一匯流排125將資料、命令及/或查詢傳送至裝置控制器126之一記憶體裝置介面139，如上文所闡述。 圖2繪示一儲存裝置210之一項實施例，該儲存裝置可包含一或多個記憶體晶粒或晶片212及/或另一類型之積體電路裝置212。儲存裝置210可實質上類似於參考圖1所闡述之記憶體裝置120。在某些實施例中，記憶體晶粒212包含一記憶體胞元陣列(二維或三維) 200、晶粒控制器220及讀取/寫入電路230A/230B。在一項實施例中，藉由各種周邊電路對記憶體陣列200進行之存取在陣列之相對側上以一對稱方式實施，使得每一側上之存取線及電路之密度得以減半。在另一實施例中，讀取/寫入電路230A/230B包含允許並行地讀取或程式化一記憶體胞元頁之多個感測區塊250。 在各種實施例中，記憶體陣列200可經由列解碼器240A/240B由字線定址且可經由行解碼器242A/242B由位元線定址。在某些實施例中，一裝置控制器126與一或多個記憶體晶粒212包含在相同記憶體裝置210 (例如，一可移除式儲存卡或封裝)中。命令及資料經由線232而在主機與裝置控制器126之間傳送且經由線234而在裝置控制器126與一或多個記憶體晶粒212之間傳送。一項實施方案可包含多個晶片212，一晶片212可包含多個晶粒212及/或晶粒平面212，等等。 在一項實施例中，晶粒控制器220與讀取/寫入電路230A/230B協作以對記憶體陣列200執行記憶體操作。在某些實施例中，晶粒控制器220包含一校準組件150、一狀態機222、一晶粒上位址解碼器224及一功率控制電路226。在一項實施例中，校準組件150經組態以經由匯流排234及晶粒/晶片212之一作用路徑自裝置控制器126 (例如，透過至用於記憶體陣列200之一資料緩衝器及/或鎖存器之各種通信電路自晶粒/晶片212之一外表面上之一輸入/輸出觸點或墊，等等)接收一或多個校準命令及/或校準資料。校準組件150可偵測及/或判定所接收校準資料之一或多個變化，且使用該等變化來調整晶粒/晶片212之作用資料路徑之一設定時間及/或一保持時間。下文關於圖4闡述用於一單個晶粒/晶片212或其他積體電路裝置之複數個作用資料路徑402a-402n之一項實施例。 在一項實施例中，狀態機222提供對記憶體操作之晶片層級控制。晶粒上位址解碼器224提供一位址介面以在由主機或一記憶體控制器使用之位址與由解碼器240A、240B、242A、242B使用之硬體位址之間進行轉換。功率控制電路226控制在記憶體操作期間供應至字線及位元線之功率及電壓。在一項實施例中，功率控制電路226包含可產生大於供應電壓之電壓之一或多個電荷泵。 在某些實施例中，狀態機222包含校準組件150之一實施例。在某些實施例中，校準組件150可包含一晶粒控制器220及/或一狀態機222中之軟體、韌體及/或硬體。 在一項實施例中，晶粒控制器220、校準組件150、功率控制電路226、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器126中之一者或其等之任何組合可稱為一或多個管理電路。 圖3繪示一校準組件150之一項實施例。校準組件150可實質上類似於上文關於圖1及圖2所闡述之校準組件150。一般而言，如上文所闡述，校準組件150經組態以為一或多個積體電路晶粒123及/或另一類型之積體電路裝置123提供晶粒上信號校準。在所繪示實施例中，校準組件150包含一型樣電路(pattern circuit) 302、一校準電路304及一調整電路306，其等可係一晶粒上控制器或其他晶粒上電路之部分。 在一項實施例中，型樣電路302可作為一校準命令之一參數及/或回應於一校準命令(例如，自一裝置控制器126等等)接收一校準資料型樣。在另一實施例中，型樣電路302產生用於一或多個積體電路裝置123之一校準資料型樣(例如，型樣電路302安置於一裝置控制器126上，型樣電路302安置於一積體電路裝置123內，等等)。型樣電路302可在積體電路裝置123之一資料路徑上發送及/或傳輸校準資料型樣(例如，自一輸入/輸出墊或其他觸點發送及/或傳輸至一正反器、鎖存器或其他資料緩衝器，等等)。 在某些實施例中，型樣電路302可回應於自用於積體電路裝置123之一裝置控制器126接收到一校準命令而產生一校準資料型樣。如上文所闡述，在某些實施例中，一裝置控制器126可將校準命令及/或校準資料並行地發送至複數個不同積體電路裝置123，該等積體電路裝置中之每一者可包括一獨立校準組件150等等以用於實質上同時並行地進行晶粒上信號校準。在另一實施例中，型樣電路302可回應於積體電路晶粒123及/或裝置120之一起動操作而產生一校準資料型樣。 在一項實施例中，一裝置控制器126可將校準資料並行地發送至一或多個積體電路裝置123之複數個不同作用資料路徑(例如，發送至不同輸入/輸出墊或其他觸點)，以校準不同作用資料路徑。在一項實施例中，一單個校準組件150校準一積體電路裝置123之多個作用資料路徑。在其他實施例中，一積體電路裝置123之每一作用資料路徑包括其自身校準組件150及/或一校準組件150之部分，等等。 在一項實施例中，校準電路304接收校準資料(例如，在積體電路裝置123上，自型樣電路302，在積體電路裝置123之一作用資料路徑之一端處，等等)且判定所接收校準資料相對於原始所發送及/或所接收校準資料型樣(例如，相對於一預定義、預期及/或已知校準資料型樣)是否存在一變化。舉例而言，校準電路304可在一作用資料路徑之一相對端處自型樣電路302及/或裝置控制器126、在作用資料路徑之一端處自一正反器或其他資料鎖存器等等接收資料。 在某些實施例中，校準電路304可偵測所接收資料之一第一變化(例如，所接收資料中之一預定義位置處之一個二進制0及另一線上之一脈衝信號及/或時脈脈衝)、一第二變化(例如，所接收資料中之一預定義位置處之一個二進制1)及/或指示一資料信號誤差(諸如一保持時間誤差、一設定時間誤差等等)之其他預定義變化。舉例而言，在一項實施例中，當一預定義時脈邊緣(例如，所接收資料之一初始或第一上升時脈邊緣)及一不同時脈邊緣(例如，所接收資料之在初始/第一上升時脈邊緣之後的下一上升時脈邊緣)兩者上之一個二進制0 (例如，在兩者之間的下降時脈邊緣上具有一個二進制1)將指示無失效或類似內容時，校準電路304藉由偵測指示一設定失效的預定義時脈邊緣上之一個二進制0及不同時脈邊緣上之一個二進制1而偵測所接收校準資料之一第一變化，且調整電路306可減小作用資料路徑之一延遲及/或增大一時脈路徑之一延遲，以減小及/或消除設定失效。 在另一實施例中，當預定義時脈邊緣(例如，所接收資料之一初始或第一上升時脈邊緣)及不同時脈邊緣兩者上之一個二進制0 (例如，在兩者之間的下降時脈邊緣上具有一個二進制1)將指示無失效或類似內容時，校準電路304藉由偵測指示一保持失效的預定義時脈邊緣上之一個二進制1而偵測所接收校準資料之一第二變化，且調整電路306可增大作用資料路徑之一延遲及/或減小一時脈路徑之一延遲，以減小及/或消除保持失效。以此方式，在某些實施例中，校準電路304可基於一預定二進制值(例如，一個二進制1或一個二進制0)係比預期更早被接收還是更晚被接收(例如，係比形成一預定義校準資料型樣所要求的更早被接收還是更晚被接收)而偵測一時序誤差。型樣電路302可多次(例如，兩次、三次、四次、五次、六次、七次、八次，直至已發送一整頁之重複校準資料型樣，或更多次)重複校準型樣，以允許校準電路304多次偵測所接收資料之變化且允許調整電路306對一作用資料路徑之時序迭代地及/或反覆地做出多次調整，以迭代地減小及消除作用資料路徑中之一或多個設定及/或保持失效。 一校準電路304之一項實施例可包括下文關於圖5闡述之時脈劃分器502、一或多個正反器504a-504n及/或一或多個遞增/遞減計數器506a-506n。在其他實施例中，調整電路306可包括一或多個遞增/遞減計數器506a-506n，如下文所闡述。由於在某些實施例中，一預定義時脈邊緣上之一特定預定義二進制值(例如，一個二進制0或一個二進制1)可指示一時序誤差(例如，一設定誤差或一保持誤差)或無誤差(例如，一初始/第一上升邊緣上之一個二進制1可指示一保持失效，且初始/第一上升邊緣上之一個二進制0可指示一設定失效或無失效，或反之亦然)，因此在某些實施例中，校準電路304可回應於下一/第二上升時脈邊緣上之一相對二進制值(例如，一初始上升時脈邊緣上之一個二進制0之後的下一上升時脈邊緣上之一個二進制1，或針對一不同校準資料型樣反之亦然)而產生及/或接收一脈衝信號及/或時脈脈衝。舉例而言，在一項實施例中，一所接收校準資料型樣之初始/第一上升邊緣上之一個二進制0及另一線(例如，一DATA_FF線)上之一脈衝信號及/或時脈脈衝可指示一設定失效，以區分設定失效與一正常或無失效條件(例如，針對一校準資料型樣「01000000」等等)。在其他實施例中，一所接收校準資料型樣之一初始/第一上升邊緣上之一個二進制1及另一線(例如，一DATA_FF線)上之一脈衝信號及/或時脈脈衝針對一不同校準資料型樣可指示一保持失效，等等。 在某些實施例中，校準電路304可向調整電路306指示係偵測到一設定失效、一保持失效還是無失效。舉例而言，校準電路304可將延遲之一識別符(諸如，一遞增/遞減計數器值及/或信號、一脈衝信號及/或時脈脈衝(例如，在一DATA_FF線上)等等)提供至調整電路306，調整電路306可使用該識別符來判定是否使一遞增/遞減計數器沿一個方向或另一方向遞增(例如，減小針對一設定失效之一計數、增大針對一保持失效之一計數，或反之亦然)。 調整電路306可使一遞增/遞減計數器之一值在針對一遞增/遞減計數器之一範圍之一中心點處或接近中心點處初始化(例如，針對一3位元0-7遞增/遞減計數器為3或4、針對一2位元0-3遞增/遞減計數器為1或2、針對一3位元0-15遞增/遞減計數器為7或8，等等)。型樣電路302可多次重複一校準資料型樣(例如，重複一校準循環、一校準命令等等)。在某些實施例中，一校準資料型樣被重複之次數可基於一遞增/遞減計數器之位元之一數目而選擇，使得校準電路304可在重複校準資料型樣期間將遞增/遞減計數器之一計數值自一預設值調整至遞增/遞減計數器之一最小值或一最大值(例如，針對一3位元0-7遞增/遞減計數器重複4次，使得一計數值可針對一最大設定失效自一預設值3或4被調整至一0或針對一最大保持失效自一預設值3或4被調整至一7，等等)。 在一項實施例中，調整電路306基於由校準電路304接收之資料而校正及/或調整積體電路裝置123之一作用資料路徑上之信號之時序。舉例而言，如上文所闡述，在某些實施例中，調整電路306可自校準電路304接收一設定失效、一保持失效、將做出之一調整、將做出之一調整之一方向等等之一指示符。舉例而言，調整電路306可自校準電路304接收一脈衝信號及/或時脈脈衝、一增大/減小信號或其他指示符，調整電路306可使用該脈衝信號及/或時脈脈衝、該增大/減小信號或其他指示符來使一遞增/遞減計數器遞增，從而指示將引入至一作用資料路徑中(例如，使用放置於實際作用資料路徑中之一中繼器、一緩衝器及/或另一延遲元件)之一延遲量。 在某些實施例中，調整電路306回應於校準電路304偵測到所接收資料之一第一變化而減小積體電路裝置123之一資料路徑之一延遲，且回應於校準電路304偵測到所接收資料之一第二變化而增大積體電路裝置123之資料路徑之延遲。舉例而言，回應於自校準電路304接收到一脈衝信號及/或時脈脈衝(例如，在一DATA_FF線或其他信號線上)，調整電路306可回應於來自校準電路304之一增大/減小信號之一第一狀態(例如，一個二進制1、一個二進制0等等)而對一遞增/遞減計數器進行遞增計數，且調整電路306可回應於來自校準電路304之增大/減小信號之一第二狀態(例如，區別於第一狀態之一相對狀態、一不同狀態等等)而對遞增/遞減計數器進行遞減計數。 在一項實施例中，一作用資料路徑中之調整電路306之一中繼器、緩衝器或其他延遲元件可回應於接收到來自一遞增/遞減計數器(例如，經組態為一遞增/遞減計數器之一數位轉類比轉換器，等等)之一較高計數值、回應於校準電路304偵測到一保持失效等等而增大一延遲，且回應於接收到來自遞增/遞減計數器之一較低計數值、回應於校準電路304偵測到一設定失效等等而減小一延遲。在一不同實施例中，調整電路306之一中繼器、緩衝器或其他延遲元件可回應於接收到一較低計數值而減小一延遲，且回應於接收到一較高計數值(例如，與上文所闡述相反之一編碼)而增大延遲。 調整電路306可減小一延遲以增大針對一資料路徑之一設定時間，及增大一延遲以增大針對資料路徑之一保持時間。在某些實施例中，調整電路306可包括經組態為一遞增/遞減計數器之一數位轉類比轉換器(DAC)，該遞增/遞減計數器將延遲之一識別符(例如，一計數值)提供至一作用資料路徑中之調整電路306之一中繼器、緩衝器及/或另一延遲元件，以引入所識別延遲。舉例而言，如上文所闡述，調整電路306可包括經組態為一遞增/遞減計數器之一數位轉類比轉換器(DAC)，調整電路306可對該遞增/遞減計數器進行遞減計數以減小一延遲及對該遞增/遞減計數器進行遞增計數以增大一延遲。如上文所闡述，在某一實施例中，一積體電路裝置123之複數個作用資料路徑中之每一者及/或複數個積體電路裝置123中之每一者可各自包括用於針對不同作用資料路徑並行地校準信號及/或調整延遲的一校準電路304及/或一調整電路306 (例如，每一作用資料路徑包括可獨立地調整以提供經定製以用於特定作用資料路徑之一延遲之一中繼器、緩衝器及/或另一延遲元件，等等)。 在某一實施例中，用於一記憶體晶粒123之一晶粒上控制器(諸如，圖2之晶粒控制器220)可包含型樣電路302、校準電路304及/或調整電路306中之一或多者。如上文所闡述，在一項實施例中，一裝置控制器126可包括型樣電路302之至少一部分，以便將一或多個校準命令及/或校準資料型樣並行地發送至複數個積體電路晶粒123、以便校準一或多個整個作用資料路徑(例如，自一輸入/輸出觸點或墊至一資料緩衝器，等等)。在某些實施例中，一晶粒123可係揮發性及/或非揮發性記憶體之一半導體裝置。在各種實施例中，一晶粒123可係指包含記憶體胞元之一核心陣列及與核心通信之周邊組件兩者之一積體電路(例如，一單塊積體電路裝置)。在一項實施例中，此一積體電路可係包含多個晶粒平面及/或層之一個三維積體電路，但仍可稱為一晶粒。 如上文關於圖1及圖2所闡述，一記憶體裝置120可包含一或多個記憶體元件123或晶粒123。在其他實施例中，代替包括記憶體(例如，一ASIC、一CPU、一通信裝置、一圖形裝置、一系統單晶片、一可程式化邏輯裝置等等)或除包括記憶體之外，一晶粒123可包括一不同類型之積體電路。在各種實施例中，一晶粒上控制器220可係指控制晶粒上之一記憶體陣列200之資料操作的一晶粒上之一組件、一晶粒上之控制/操作邏輯、一晶粒上之一組組件等等。 圖4繪示用於晶粒上信號校準之一系統400之一項實施例。在所繪示實施例中，系統400包含一校準組件150、複數個作用資料路徑402a-402n、一或多個時脈路徑404a-404n、一資料緩衝器412及一記憶體陣列200。在一項實施例中，校準組件150可實質上類似於上文關於圖1、圖2及/或圖3所闡述之校準組件150中之一或多者。 在一項實施例中，一或多個型樣電路302將一或多個校準命令及/或校準資料型樣發送至一或多個積體電路裝置123之作用資料路徑402a-402n之一或多個輸入/輸出(IO)觸點401a-401n。一或多個IO觸點401a-401n可包括經組態以發送及/或接收資料(例如，自用於校準組件150及/或記憶體陣列200之一裝置控制器126及/或一主機裝置110接收資料、將資料自校準組件150及/或記憶體陣列200發送至一裝置控制器126及/或一主機裝置110，等等)之電觸點，諸如，導電墊、埠、線、導線、連接器等等。 在所繪示實施例中，一或多個作用資料路徑402a-402n在一或多個IO觸點401a-401n與一資料緩衝器412 (例如，在作用資料路徑402a-402n之相對端處)之間延伸。如上文所闡述，一資料緩衝器412可包括揮發性或非揮發性資料儲存裝置，諸如資料鎖存器、暫存器、正反器、RAM、一頁緩衝器、一快取記憶體或一記憶體陣列200之草稿區，等等。資料緩衝器412可快取及/或儲存待儲存於記憶體陣列200中及/或已自記憶體陣列200讀取之資料，該資料包含校準資料型樣及由一或多個作用資料路徑402a-402n之IO觸點401a-401n接收之其他資料。一延遲偏移、偏離、不匹配、失效、變化等等針對不同作用資料路徑402a-402n可不同，此歸因於不同作用資料路徑402a-402n之製造、材料、位置、幾何結構、距離等等之變化。 在某些實施例中，針對作用資料路徑402a-402n中之每一者使用相同延遲調整或校準可無法糾正或校正作用資料路徑402a-402n中之每一者中之不同延遲誤差。舉例而言，某些作用資料路徑402a-402n可具有設定失效，其他作用資料路徑可具有保持失效，某些作用資料路徑可比其他作用資料路徑偏離更遠，從而導致較大失效，等等。與在校準組件150使用一複製電路、一模擬等等來估計一延遲之情況下相比，藉由沿著整個作用資料路徑402a-402n傳輸一校準資料型樣且基於不同作用資料路徑402a-402n中之實際延遲而做出調整，校準組件150可更準確地補償及/或校正實際延遲。 在所繪示實施例中，每一作用資料路徑402a-402n包括一IO觸點401、一接收器406、一驅動器408、一中繼器410及資料緩衝器412。在其他實施例中，一作用資料路徑402可包括不同組件、額外組件等等，諸如一傳輸器、一收發器、一濾波器、一放大器等等，以傳輸、接收及/或處理自一導線、匯流排、線或其他通信通道(例如，在一IO觸點401a-401n與一裝置控制器126、主機裝置110、一儲存用戶端116等等之間)接收或經由該導線、匯流排、線或其他通信通道傳輸之電資料信號。在一項實施例中，一或多個時脈路徑404a-404n可實質上類似於一或多個作用資料路徑402a-402n，但可代替發送及/或接收資料而接收一時脈信號403。 如上文所闡述，在某些實施例中，一作用資料路徑402自一裝置控制器126等接收一校準資料型樣(例如，回應於一校準命令及/或作為一校準命令之部分)。所接收校準資料型樣可到達一IO觸點401，且透過作用資料路徑402而發送/傳輸(例如，透過一接收器406、驅動器408、中繼器410而發送/傳輸至資料緩衝器412)。在某些實施例中，中繼器410可基於一延遲識別符414動態地及/或可組態地將一延遲引入至一作用資料路徑402中。中繼器410可經初始化為延遲識別符414之一預設值(例如，在一可能延遲範圍之一中間處或朝向一可能延遲範圍之一中間，使得中繼器410可增大或減小其隨時間引入至作用資料路徑402中之延遲量)。校準組件150 (例如，一校準電路304、一調整電路306等等)可將延遲識別符414a-414n提供至中繼器410，以增大、減小或保持延遲(例如，校準組件150之一調整電路306可包括經組態為一遞增/遞減計數器之一數位轉類比轉換器，該遞增/遞減計數器將一延遲識別符414a-414n (諸如，一計數值)提供至中繼器410，以調整及/或控制延遲量)。 在某些實施例中，一或多個中繼器410可接收一延遲調整識別符416a-416n、418 (例如，除來自校準組件150之延遲值414a-414n之外，在一時脈路徑404a-404n之情形中代替一延遲值414，等等)，此可係基於作用資料路徑402a-402n及/或一時脈路徑404a-404n之一初始延遲及/或時序校準(例如，可係自一唯讀記憶體(ROM)或其他非揮發性記憶體提供至一中繼器410之一組態設定，等等)。如上文所闡述，一中繼器410可包括接收一作用資料路徑402a-402n中之資料(例如，一信號)且在一時間週期(例如，一延遲週期)之後重新傳輸所接收資料的一緩衝器、一放大器、一濾波器及/或另一延遲元件。在某些實施例中，一中繼器410之一延遲週期係可基於一或多個所接收延遲識別符414、416、418而組態及/或調整。在一項實施例中，一中繼器410可接收一個位元計數(例如，1個位元、2個位元、3個位元、4個位元、5個位元、6個位元、7個位元，或更多)之一延遲識別符414、416、418，且可在中繼器410內部將所接收延遲識別符414、416、418轉換及/或解碼為一不同位元計數(例如，一較高位元計數，諸如，8個位元、16個位元、32個位元等等) (例如，基於一單個延遲識別符414、416或418來控制延遲步驟、組合多個延遲識別符414、416及/或418等等)。 在所繪示實施例中，校準組件150自資料緩衝器412 (例如，自一或多個作用資料路徑402a-402n之一端)讀取、分接、監視及/或以其他方式接收校準資料420a-420n，且接收一或多個時脈信號403 (例如，自一或多個時脈路徑404a-404n)。在一項實施例中，校準資料420a-420n可包括實際校準資料型樣(例如，具有由作用資料路徑402a-402n中之延遲失效所致之任何資料誤差或其他變化)，校準組件150可處理該(等)實際校準資料型樣以偵測校準資料420a-420n相對於來自型樣電路302之原始所發送及/或所預期校準資料型樣之變化，等等。 在另一實施例中，資料緩衝器412可包括校準組件150之至少一部分(例如，校準電路304之至少一部分，等等)，且校準資料420a-420n可包括一脈衝信號及/或時脈脈衝、一增大/減小信號及/或校準組件150可用來判定一或多個延遲識別符414a-414n (例如，代替發送資料本身)的其他資訊。舉例而言，資料緩衝器412可包括校準電路304之邏輯，以偵測一預定義時脈邊緣處的指示所接收校準資料型樣之一變化之一預定義二進制值或信號，且產生校準資料420a-420n (例如，一資料脈衝及/或一增大/減小信號，等等)並將該校準資料發送至校準組件150之一不同部分(例如，調整電路306、一或多個中繼器410等等)。 雖然一或多個作用資料路徑402a-402n可將資料自資料緩衝器412發送至記憶體陣列200以用於一寫入/程式化操作及/或將資料自記憶體陣列200載入至資料緩衝器412中以用於一讀取操作，但為回應於一校準命令而進行一校準操作，一旦校準組件150已處理來自資料緩衝器412之校準資料420a-420n以判定一或多個延遲識別符414a-414n等等，一或多個作用資料路徑402a-402n便可摒棄、刪除、重寫及/或忽略資料緩衝器412中之校準資料(例如，在不將校準資料發送至記憶體陣列200之情況下)。 圖5繪示用於晶粒上信號校準之一系統500之一項實施例。在所繪示實施例中，系統500包含一校準組件150。在某些實施例中，校準組件150可實質上類似於上文關於圖1、圖2、圖3及/或圖4所闡述之校準組件150中之一或多者。在一項實施例中，校準組件150包括一調整電路306之一實例性實施例。在所繪示實施例中，校準組件150包括一時脈劃分器502、複數個正反器504a-504n及複數個遞增/遞減計數器506a-506n。 在一項實施例中，校準組件150之一時脈劃分器502接收一或多個時脈信號403 (例如，自一時脈路徑403、自一資料緩衝器412、自一裝置控制器126，等等)。時脈劃分器502可劃分及/或調整所接收一或多個時脈信號403之若干時脈循環(例如，一頻率)以提供一經劃分時脈信號503。經劃分時脈信號503可每校準資料型樣、每校準操作等包括一個時脈循環(例如，一個上升邊緣、一個下降邊緣等等)。舉例而言，時脈劃分器502可包括一個三比一劃分器及/或產生器，該劃分器及/或產生器可針對一個八位元雙倍資料速率(DDR)校準資料型樣每四個所接收時脈循環(例如，三個時脈循環之一高時間，及一個時脈循環之一低時間，等等)提供一個時脈循環。 在某些實施例中，經劃分時脈信號503充當用以將校準資料420a-420n (例如，一脈衝信號及/或時脈脈衝)鎖存至正反器504a-504n中(例如，在經劃分時脈信號503之一第一/初始上升時脈邊緣上，等等)之一時脈，使得正反器504a-504n輸出一增大/減小信號508a-508n (例如，其中一增大/減小信號508回應於指示一保持失效的時脈信號403及/或503之一第一/初始上升邊緣上之一個二進制1而指示對一遞增/遞減計數器506之一遞增計數，等等)，該增大/減小信號回應於校準資料線420a-420n上之一脈衝信號及/或時脈脈衝(例如，其可充當用於遞增/遞減計數器506a-506n之一時脈信號，等等)而指示遞增/遞減計數器506a-506n係對相關聯計數值414a-414n進行遞增計數還是遞減計數。遞增/遞減計數器506a-506n (例如，經組態為遞增/遞減計數器506a-506n之DAC，等等)可將計數值414a-414n提供至作用資料路徑402a-402n中之中繼器410，等等。 圖6A繪示一校準操作600之一項實施例。校準操作600包含複數個重複校準循環602a-602n，在該複數個重複校準循環中之每一者期間，一作用資料路徑402接收一校準資料型樣及一時脈信號403，一時脈劃分器502劃分該時脈信號，使得一經劃分時脈信號503每校準循環602具有一單個上升邊緣(例如，與時脈信號403之第一/初始上升邊緣對準，等等)。在所繪示實施例中，作用資料路徑402具有極小或不具有時序誤差或失效(例如，無設定或保持時間失效)，使得校準電路304不產生一校準資料線420上之一脈衝信號及/或時脈脈衝或雙態切換一增大/減小信號508，因此調整電路306不自預設值(例如，在所繪示實施例中為「4」)改變一計數值414。 圖6B繪示關於一設定失效之一校準操作610之一項實施例。在所繪示實施例中，由於一設定失效(例如，不充足設定時間、太多保持時間等等)，因此代替接收到預定義校準型樣「01000000」，校準電路304接收到「00100000」，此乃因初始二進制0延長至時脈信號403之第一/初始上升邊緣及第一/初始下降邊緣兩者上，其中整個校準資料型樣被向右偏斜一時脈循環之一半。 回應於偵測到資料線420上的在時脈信號403之下一(例如，第二)上升時脈邊緣上之一個二進制1，校準電路304產生校準資料線420 (例如，DATA_FF)上之一脈衝信號及/或時脈脈衝，而不雙態切換增大/減小信號508 (例如，使增大/減小信號508低至發信號通知一設定失效並觸發一遞減計數)，且調整電路306藉由自預設值進行遞減計數(例如，自所繪示實施例中之「4」遞減計數為「3」)而使計數值414遞增。在所繪示實施例中，在重複校準循環802a-802n期間回應於2個或更多重複設定失效，調整電路306將計數值414遞減計數為一值「1」，且在最終校準循環602n期間不存在設定或保持失效，此歸因於中繼器410基於經減小計數值414而減小作用資料路徑402之一延遲。 圖6C繪示關於一保持失效之一校準操作620之一項實施例。在所繪示實施例中，由於一保持失效(例如，不充足保持時間、太多設定時間等等)，因此代替接收到預定義校準型樣「01000000」，校準電路304接收到「10000000」，此乃因初始二進制1被鎖定在時脈信號403之第一/初始上升邊緣上而非在第一/初始下降邊緣上，其中整個校準資料型樣被向左偏斜一時脈循環之一半。 回應於偵測到資料線420上的在時脈信號403之第一/初始上升時脈邊緣上之一個二進制1，校準電路304產生校準資料線420 (例如，DATA_FF)上之一脈衝信號及/或時脈脈衝且將增大/減小信號508雙態切換為一高值(例如，以發信號通知一保持失效並觸發一遞增計數)，且調整電路306藉由自預設值進行遞增計數(例如，自所繪示實施例中之「4」遞增計數為「5」)而使計數值414遞增。在所繪示實施例中，在重複校準循環802a-802n期間回應於2個或更多重複保持失效，調整電路306將計數值414遞增計數為一值「7」，且在最終校準循環602n期間不存在設定或保持失效，此歸因於中繼器410基於經增大計數值414而增大作用資料路徑402之一延遲。 圖7繪示用於晶粒上信號校準之一方法700之一項實施例。方法700開始，且一校準電路304自一積體電路裝置123之一作用資料路徑402接收702校準資料，且偵測704所接收校準資料相對於一預定義及/或預期校準資料型樣之一變化。一調整電路306回應於偵測到704所接收校準資料之變化而調整706積體電路裝置123之作用資料路徑402之一延遲，且方法700結束。 圖8繪示用於晶粒上信號校準之一方法800之一項實施例。在所繪示實施例中，方法800開始，且校準電路304在一作用資料路徑402之一端處自資料緩衝器412對所鎖存資料進行取樣802，以檢查804所鎖存資料內之一預定義位置(例如，一第一位元、一第二位元、一第三位元等等)處之一個二進制0或一個二進制1。 若校準電路304偵測到804一個二進制1 (例如，指示一保持失效)，則調整電路306藉由對一計數器值414進行遞增計數或使一計數器值414遞增並將計數器值414發送至作用資料路徑402中之一中繼器410而將延遲新增806至作用資料路徑402。若校準電路304偵測到804一個二進制0，則校準電路304判定808是否產生將發送至調整電路306之一脈衝信號420及/或時脈脈衝420 (例如，在DATA_FF上，等等) (例如，基於是否在一時脈信號403之下一/第二上升邊緣上接收到一個二進制1，等等)。若校準電路304偵測到804一個二進制0且產生808一脈衝信號420及/或時脈脈衝420 (例如，指示一設定失效)，則調整電路306藉由對計數器值414進行遞減計數或使計數器值414遞減而自作用資料路徑402移除810一延遲。方法800針對多個校準循環以重複校準資料型樣重複進行，直至型樣電路302判定812滿足一校準臨限值為止(例如，2個校準循環、4個校準循環、8個校準循環、16個校準循環，或另一預定義臨限值)，且方法800結束。 在各種實施例中，一種用於回應於一校準命令而在一記憶體裝置123之一作用資料路徑402之一端處自一資料緩衝器412分接校準資料之構件可包含一校準組件150、一校準電路304、一資料緩衝器412、一鎖存器、一正反器504、一導電線或跡線、一晶粒上控制器220、一晶粒狀態機222、其他邏輯硬體及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於分接校準資料之類似或等效構件。 在各種實施例中，一種用於偵測所分接校準資料與一校準資料型樣之間的一變化之構件可包含一校準組件150、一校準電路304、一調整電路306、一資料緩衝器412、一晶粒上控制器220、一晶粒狀態機222、一裝置控制器126、一處理器、一主機運算裝置110、一裝置驅動器、其他邏輯硬體及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於偵測一變化之類似或等效構件。 在各種實施例中，一種用於基於一所偵測到之變化而調整一作用資料路徑402之一延遲之構件可包含一校準組件150、一調整電路306、一中繼器410或其他延遲元件、一接收器406、一驅動器408、一資料緩衝器412、其他邏輯硬體及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於調整一延遲之類似或等效構件。 在各種實施例中，一種用於偵測複數個作用資料路徑402a-402n中之不同作用資料路徑402a-402n之不同變化之構件可包含一校準組件150、一校準電路304、一調整電路306、一資料緩衝器412、一晶粒上控制器220、一晶粒狀態機222、一裝置控制器126、一處理器、一主機運算裝置110、一裝置驅動器、其他邏輯硬體及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於偵測不同變化之類似或等效構件。 在各種實施例中，一種用於基於不同變化對不同作用資料路徑402a-402n之延遲做出不同調整之構件可包含一校準組件150、一調整電路306、一中繼器410或其他延遲元件、一接收器406、一驅動器408、一資料緩衝器412、其他邏輯硬體及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於對不同作用資料路徑402a-402n之延遲做出不同調整之類似或等效構件。 在不背離本發明之精神或基本特性之情況下，本發明可以其他特定形式體現。所闡述實施例在所有態樣上皆應視為僅為說明性的而非限制性的。因此，本發明之範疇係由隨附申請專利範圍而非由前述說明來指示。歸屬於申請專利範圍之等效內容之意義及範圍內之所有改變皆將涵蓋於申請專利範圍之範疇內。
<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 100 </td><td> 系統 </td></tr><tr><td> 102 </td><td> 記憶體系統 </td></tr><tr><td> 110 </td><td> 運算裝置/主機裝置/主機運算裝置 </td></tr><tr><td> 111 </td><td> 處理器 </td></tr><tr><td> 112 </td><td> 揮發性記憶體 </td></tr><tr><td> 113 </td><td> 通信介面/網路介面 </td></tr><tr><td> 114 </td><td> 非暫時性電腦可讀儲存媒體/電腦可讀儲存媒體/非暫時性儲存媒體 </td></tr><tr><td> 115 </td><td> 通信網路/網路/資料網路/有線及/或無線網路 </td></tr><tr><td> 116 </td><td> 儲存用戶端/遠端儲存用戶端/遠端網路可存取儲存用戶端/本端儲存用戶端 </td></tr><tr><td> 120 </td><td> 記憶體裝置/積體電路裝置/裝置 </td></tr><tr><td> 122 </td><td> 記憶體媒體/揮發性及/或非揮發性記憶體媒體 </td></tr><tr><td> 123 </td><td> 記憶體元件/揮發性及/或非揮發性記憶體元件/積體電路裝置/晶粒/積體電路晶片/晶粒平面/非揮發性記憶體媒體/元件/積體電路晶粒/記憶體晶粒/記憶體裝置 </td></tr><tr><td> 125 </td><td> 匯流排 </td></tr><tr><td> 126 </td><td> 裝置控制器/裝置/控制器 </td></tr><tr><td> 127 </td><td> 匯流排 </td></tr><tr><td> 129 </td><td> 邏輯記憶體元件 </td></tr><tr><td> 131 </td><td> 傳統區塊輸入/輸出介面/區塊輸入/輸出介面/介面/區塊-裝置輸入/輸出介面/區塊裝置介面 </td></tr><tr><td> 132 </td><td> 儲存級記憶體介面/介面 </td></tr><tr><td> 133 </td><td> 快取記憶體介面/介面 </td></tr><tr><td> 134 </td><td> 邏輯位址空間 </td></tr><tr><td> 135 </td><td> 後設資料 </td></tr><tr><td> 139 </td><td> 記憶體裝置介面 </td></tr><tr><td> 150 </td><td> 校準組件/晶粒上校準組件/獨立校準組件 </td></tr><tr><td> 200 </td><td> 記憶體胞元陣列(二維或三維)/記憶體陣列 </td></tr><tr><td> 210 </td><td> 儲存裝置/記憶體裝置 </td></tr><tr><td> 212 </td><td> 記憶體晶粒/晶片/積體電路裝置/晶粒/晶粒平面 </td></tr><tr><td> 220 </td><td> 晶粒控制器/晶粒上控制器 </td></tr><tr><td> 222 </td><td> 狀態機/狀態機電路/晶粒狀態機 </td></tr><tr><td> 224 </td><td> 晶粒上位址解碼器/解碼器電路 </td></tr><tr><td> 226 </td><td> 功率控制電路 </td></tr><tr><td> 230A </td><td> 讀取/寫入電路 </td></tr><tr><td> 230B </td><td> 讀取/寫入電路 </td></tr><tr><td> 232 </td><td> 線 </td></tr><tr><td> 234 </td><td> 線/匯流排 </td></tr><tr><td> 240A </td><td> 列解碼器/解碼器/解碼器電路 </td></tr><tr><td> 240B </td><td> 列解碼器/解碼器/解碼器電路 </td></tr><tr><td> 242A </td><td> 行解碼器/解碼器/解碼器電路 </td></tr><tr><td> 242B </td><td> 行解碼器/解碼器/解碼器電路 </td></tr><tr><td> 250 </td><td> 感測區塊 </td></tr><tr><td> 302 </td><td> 型樣電路 </td></tr><tr><td> 304 </td><td> 校準電路 </td></tr><tr><td> 306 </td><td> 調整電路 </td></tr><tr><td> 400 </td><td> 系統 </td></tr><tr><td> 401 </td><td> 輸入/輸出觸點 </td></tr><tr><td> 401a-401n </td><td> 輸入/輸出觸點 </td></tr><tr><td> 402a-402n </td><td> 作用資料路徑 </td></tr><tr><td> 403 </td><td> 時脈信號 </td></tr><tr><td> 404a-404n </td><td> 時脈路徑 </td></tr><tr><td> 406 </td><td> 接收器 </td></tr><tr><td> 408 </td><td> 驅動器 </td></tr><tr><td> 410 </td><td> 中繼器 </td></tr><tr><td> 412 </td><td> 資料緩衝器 </td></tr><tr><td> 414 </td><td> 延遲識別符/延遲值/所接收延遲識別符/計數值/經減小計數值/經增大計數值/計數器值 </td></tr><tr><td> 414a-414n </td><td> 延遲識別符/延遲值/相關聯計數值/計數值 </td></tr><tr><td> 416a-416n </td><td> 額外延遲調整 </td></tr><tr><td> 418 </td><td> 額外延遲調整/所接收延遲識別符/延遲識別符 </td></tr><tr><td> 420 </td><td> 校準資料線/脈衝信號/時脈脈衝 </td></tr><tr><td> 420a-420n </td><td> 校準資料/校準資料線 </td></tr><tr><td> 500 </td><td> 系統 </td></tr><tr><td> 502 </td><td> 時脈劃分器 </td></tr><tr><td> 503 </td><td> 經劃分時脈信號/時脈信號 </td></tr><tr><td> 504a-504n </td><td> 正反器 </td></tr><tr><td> 506a-506n </td><td> 遞增/遞減計數器 </td></tr><tr><td> 508 </td><td> 增大/減小信號 </td></tr><tr><td> 508a-508n </td><td> 增大/減小信號 </td></tr><tr><td> 600 </td><td> 校準操作 </td></tr><tr><td> 602a-602n </td><td> 重複校準循環 </td></tr><tr><td> 610 </td><td> 校準操作 </td></tr><tr><td> 620 </td><td> 校準操作 </td></tr></TBODY></TABLE>
下文參考所附圖式中所圖解說明之特定實施例而包含一更特定說明。應理解，此等圖式僅繪示本發明之某些實施例且因此不應被視為係對本發明之範疇之限制，透過使用附圖，將利用額外特異性及細節來闡述及闡釋本發明，在附圖中： 圖1係包括一校準組件之一系統之一項實施例之一示意性方塊圖； 圖2係圖解說明包括一校準組件之一系統之另一實施例之一示意性方塊圖； 圖3係圖解說明一校準組件之一項實施例之一示意性方塊圖； 圖4係圖解說明用於晶粒上信號校準之一系統之一項實施例之一示意性方塊圖； 圖5係圖解說明用於晶粒上信號校準之一系統之另一實施例之一示意性方塊圖； 圖6A係圖解說明一校準操作之一項實施例之一示意性方塊圖； 圖6B係圖解說明一校準操作之另一實施例之一示意性方塊圖； 圖6C係圖解說明一校準操作之一特定實施例之一示意性方塊圖； 圖7係圖解說明用於晶粒上信號校準之一方法之一項實施例之一示意性流程圖；且 圖8係圖解說明用於晶粒上信號校準之一方法之另一實施例之一示意性流程圖。

Claims (20)

  1. 一種設備，其包括： 一積體電路裝置； 一晶粒上控制器，其安置於該積體電路裝置上，該晶粒上控制器包括： 一校準電路，其自該積體電路裝置之一作用資料路徑接收資料且偵測該所接收資料相對於一校準資料型樣之一變化；及 一調整電路，其回應於偵測到該所接收資料之一第一變化而減小該積體電路裝置之該作用資料路徑之一延遲，且回應於偵測到該所接收資料之一第二變化而增大該積體電路裝置之該作用資料路徑之該延遲。
  2. 如請求項1之設備，其中該作用資料路徑在該積體電路裝置之一或多個輸入/輸出電觸點與用於該積體電路裝置之一記憶體媒體之一資料緩衝器之間延伸，該校準電路自該資料緩衝器接收該資料。
  3. 如請求項1之設備，其中該校準電路自在該積體電路裝置之複數個不同輸入/輸出電觸點中之每一者與用於該積體電路裝置之一記憶體胞元陣列之一資料緩衝器之間的複數個作用資料路徑接收該資料，且該調整電路獨立地調整該複數個作用資料路徑之延遲，該複數個作用資料路徑包括該作用資料路徑。
  4. 如請求項1之設備，其中該校準電路回應於來自用於該積體電路裝置之一裝置控制器之一校準命令而接收該資料。
  5. 如請求項4之設備，其進一步包括複數個額外積體電路裝置，該裝置控制器將該校準命令並行地發送至該積體電路裝置及該複數個額外積體電路裝置。
  6. 如請求項4之設備，其中該裝置控制器回應於針對該積體電路裝置之一起動操作而發送該校準命令。
  7. 如請求項1之設備，其中該所接收資料之該第一變化包括偵測到一預定義時脈邊緣上之一個二進制0及一不同時脈邊緣上之一個二進制1，且該第二變化包括偵測到該預定義時脈邊緣上之一個二進制1。
  8. 如請求項7之設備，其中該預定義時脈邊緣包括該所接收資料之一初始上升時脈邊緣，且該不同時脈邊緣包括該所接收資料之在該初始上升時脈邊緣之後的下一上升時脈邊緣。
  9. 如請求項1之設備，其中減小該延遲會增大該資料路徑之一設定時間，且增大該延遲會增大該資料路徑之一保持時間。
  10. 如請求項1之設備，其中該調整電路包括一數位轉類比轉換器，該數位轉類比轉換器將該延遲之一識別符提供至引入該延遲之該資料路徑中之一中繼器。
  11. 如請求項10之設備，其中該數位轉類比轉換器經組態為一遞增/遞減計數器，該調整電路對該遞增/遞減計數器進行遞減計數以減小該延遲，及對該遞增/遞減計數器進行遞增計數以增大該延遲。
  12. 如請求項11之設備，其中該校準電路回應於偵測到該第一變化而給該調整電路提供呈一第一狀態之一脈衝信號及一增大/減小信號，使得該調整電路對該遞增/遞減計數器進行遞減計數，且該校準電路回應於偵測到該第二變化而給該調整電路提供呈一第二狀態之一脈衝信號及一增大/減小信號，使得該調整電路對該遞增/遞減計數器進行遞增計數。
  13. 如請求項11之設備，其中該校準電路接收重複若干次數之校準型樣，該次數係基於該遞增/遞減計數器之位元之一數目而選擇。
  14. 如請求項1之設備，其中由該校準電路接收之該資料包括該校準資料型樣及一時脈信號。
  15. 一種系統，其包括： 一裝置控制器，其經組態以發送一校準命令及校準資料；及 一記憶體元件陣列，其與該裝置控制器通信，該等記憶體元件中之每一者包括在不同輸入/輸出墊與一記憶體緩衝器之間的不同作用資料路徑，且經組態以分接該記憶體緩衝器以偵測來自該等不同作用資料路徑之該校準資料之不同變化且基於該等所偵測到之不同變化而對該等不同作用資料路徑做出不同延遲調整。
  16. 如請求項15之系統，其中該等不同作用資料路徑包括中繼器，該等中繼器經組態以基於來自遞增/遞減計數器的追蹤該校準資料之該等所偵測到之不同變化之信號而提供對該等不同作用資料路徑之該等不同延遲調整，且該裝置控制器重複發送該校準資料若干次數，該次數係基於該等遞增/遞減計數器之位元之一數目而選擇。
  17. 如請求項16之系統，其中該等記憶體元件中之每一者包括一時脈劃分器電路，該時脈劃分器電路經組態以劃分來自該裝置控制器之一時脈信號，使得該經劃分時脈信號針對該校準資料之每一次重複具有一單個時脈循環，且該等記憶體元件回應於該單個時脈循環而偵測該等不同變化。
  18. 一種設備，其包括： 用於回應於一校準命令而在一記憶體裝置之一作用資料路徑之一端處自一資料緩衝器分接校準資料之構件； 用於偵測該所分接校準資料與一校準資料型樣之間的一變化之構件；及 用於基於該所偵測到之變化而調整該作用資料路徑之一延遲之構件。
  19. 如請求項18之設備，其中該所分接校準資料包括用於該記憶體裝置之在該記憶體裝置之輸入/輸出觸點與該資料緩衝器之間的複數個作用資料路徑之校準資料。
  20. 如請求項19之設備，其中該用於偵測之構件包括用於偵測該複數個作用資料路徑中之不同作用資料路徑之不同變化之構件，且該用於調整之構件包括用於基於該等不同變化對該等不同作用資料路徑之延遲做出不同調整之構件。
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