CN114255795A - 存储器器件的控制电路 - Google Patents

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CN114255795A CN202011311624.7A CN202011311624A CN114255795A CN 114255795 A CN114255795 A CN 114255795A CN 202011311624 A CN202011311624 A CN 202011311624A CN 114255795 A CN114255795 A CN 114255795A
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叶沐阳
孔路平
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Taiji Telecom Nanjing Co ltd
TSMC China Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及存储器器件的控制电路。一种器件包括存储器阵列、位线对、字线、调制电路和控制信号发生器。存储器阵列具有布置在行和列中的多个位单元。每个位线对连接到相应列的位单元。每个字线连接到相应行的位单元。调制电路与至少一个位线对耦合。控制信号发生器与调制电路耦合。控制信号发生器包括跟踪布线，跟踪布线的跟踪长度与字线的深度距离正相关。控制信号发生器被配置为产生控制信号，控制信号参考跟踪长度在第一持续时间内切换到第一电压电平，以用于控制调制电路。还公开了控制上述器件的方法。

Description

存储器器件的控制电路
技术领域
本公开涉及存储器器件的控制电路。
背景技术
电子设备和基于电子的系统需要某种形式的高速存储器器件来存储和检索信息。随机存取存储器(RAM)是集成电路中常用的存储器。嵌入式RAM在高速通信、图像处理和片上系统(SOC)应用中特别受欢迎。RAM包含单独位单元的阵列。用户可以对RAM的位单元执行读写操作。
RAM通常在系统中被组织成可寻址块，每个块包含预定数量的位单元。RAM中的每个位单元代表信息位。位单元被组织成行和列。每行位单元形成字线。行中的每个位单元耦合到用于激活行中的位单元的同一字线。每列存储器中的位单元也各自耦合到一对位线。这些位线还耦合到本地输入/输出(LIO)线。这些本地输入/输出线用于从激活的存储器阵列读取数据或将数据写入激活的存储器阵列。因此，通过激活适当的字线和一对位线来访问位单元。
发明内容
根据本公开的一个实施例，提供了一种存储器器件，包括：存储器阵列，具有布置在行和列中的多个位单元；多个位线对，每个位线对连接到相应列的位单元；多个字线，每个字线连接到相应行的位单元；调制电路，与至少一个位线对耦合；以及控制信号发生器，与所述调制电路耦合，其中，所述控制信号发生器包括跟踪布线，所述跟踪布线的跟踪长度与所述字线的深度距离正相关，所述控制信号发生器被配置为产生控制信号，所述控制信号参考所述跟踪长度在第一持续时间内切换到第一电压电平，以用于控制所述调制电路。
根据本公开的另一实施例，提供了一种存储器器件，包括：存储器阵列，具有布置在行和列中的多个位单元，其中，所述存储器阵列包括位单元的第一子阵列和位单元的第二子阵列；第一位线对，耦合到所述存储器阵列的列上的第一子阵列中的位单元；第二位线对，耦合到所述存储器阵列的列上的第二子阵列中的位单元；多个字线，沿着所述存储器阵列的多个行延伸；第一调制电路，与所述第一位线对耦合；第二调制电路，与所述第二位线对耦合；以及控制信号发生器，与所述第一调制电路和所述第二调制电路耦合，其中，所述控制信号发生器包括第一跟踪布线，所述第一跟踪布线的第一跟踪长度与所述字线的半深度距离正相关，所述控制信号发生器被配置为产生第一控制信号，所述第一控制信号参考所述第一跟踪长度在第一持续时间内切换到第一电压电平，以用于控制第一调制电路，并且其中，所述控制信号发生器包括第二跟踪布线，所述第二跟踪布线的第二跟踪长度与所述字线的全深度距离正相关，所述控制信号发生器被配置为产生第二控制信号，所述第二控制信号参考所述第二跟踪长度在第二持续时间内切换到所述第一电压电平，以用于控制第二调制电路。
根据本公开的又一实施例，提供了一种用于存储器器件的方法，包括：利用第一跟踪布线将时钟信号延迟为第一延迟时钟信号，所述第一跟踪布线具有与字线的第一深度距离正相关的第一跟踪长度；以及参考所述时钟信号和所述第一延迟时钟信号生成第一控制信号。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是示出根据本公开的各个实施例的存储器器件的示意图。
图2是示出根据本公开的各个实施例的图1中的调制电路和控制信号发生器的内部结构的示意图。
图3是示出根据本公开的各个实施例的在图1和图2中的存储器器件中生成的相关信号的信号波形。
图4是示出根据本公开的各个实施例的图1中的调制电路和控制信号发生器的内部结构的示意图。
图5是示出根据本公开的各个实施例的图1中的调制电路和控制信号发生器的内部结构的示意图。
图6是示出根据本公开的各个实施例的存储器器件的示意图。
图7是示出根据本公开的各个实施例的图6中的调制电路和控制信号发生器的内部结构的示意图。
图8是示出根据本公开的各个实施例的在图6和图7中的存储器器件中生成的相关信号的信号波形。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常在本领域和使用每个术语的特定上下文中具有其普通含义。本说明书中示例的使用(包括本文所讨论的任何术语的示例)仅是说明性的，并且绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各个实施例。
将理解的是，尽管术语“第一”、“第二”等可用于描述各种元素，但这些元素不应受到这些术语的限制。这些术语用于区分一个元素和另一元素。例如，在不脱离实施例的范围的情况下，第一元素可以被称为第二元素，并且类似地，第二元素可以被称为第一元素。如本文所使用的，术语“和/或”包括一个或多个相关列表项的任何和所有组合。
如本文所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应理解为开放式的，即意味着包括但不限于。
在整个说明书中，对“一个实施例”、“实施例”或“一些实施例”的引用意味着结合(一个或多个)实施例描述的特定特征、结构、实现方式或特性被包括在本公开的至少一个实施例中。因此，在整个说明书的各个地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定都指代同一实施例。此外，特定特征、结构、实现方式或特性可以在一个或多个实施例中以任何合适的方式组合。
图1是示出根据本公开的各个实施例的存储器器件100的示意图。在图1说明性地示出的实施例中，存储器器件100包括存储器阵列120，存储器阵列120包括布置在多行和列上的若干位单元BC。如在存储器阵列120中所示，同一列上的这些位单元BC连接到一个位线对。例如，左侧第1列上的位单元BC连接到一个位线对，该位线对包括一个位线BL1和一个互补位线BLB1，并且右侧第n列上的位单元BC连接到另一位线对，该位线对包括另一位线BLn和另一互补位线BLBn。在一些实施例中，n是正整数。例如，n可以是8、16、32或其他合适的数字。为了简洁起见，在图1中仅示出存储器阵列120的两列以供说明。然而，本公开的实施例不限于存储器阵列120中的特定数量的列。
如图1说明性地示出的，在一些实施例中，同一行上的位单元BC连接到同一字线。例如，第1行上的位单元BC(从存储器阵列120的底侧开始)连接到字线WL1；第k行上的位单元BC连接到字线WLk；第k+1行上的位单元BC连接到字线WLk+1；第k+2行上的位单元BC连接到字线WLk+2；并且，2k行上的位单元BC连接到字线WL2k。在一些实施例中，k是正整数。例如，在具有2048行位单元BC的存储器阵列120中，k等于1024，并且从存储器阵列120的底侧到顶侧分布有2048个字线。
如图1说明性地示出的，在一些实施例中，存储器器件100包括本地输入/输出电路140、主控制电路160和字线解码器180。主控制电路160与本地输入/输出(LIO)电路140和字线解码器180耦合。
在一些实施例中，主控制电路160包括控制信号发生器162，并且控制信号发生器162被配置为生成一些控制信号以控制/激活/停用本地输入/输出电路140和字线解码器180中的功能。如图1说明性地示出的，在一些实施例中，控制信号发生器162被配置为生成用于预充电和均衡的控制信号BLEQB到本地输入/输出电路140，生成用于列选择的另一控制信号YSEL到本地输入/输出电路140，以及生成又一控制信号DEC到字线解码器180。在一些其他实施例中，控制信号发生器162能够生成用于控制其它功能的其它控制信号。本公开的实施例不限于这些控制信号。
在一些实施例中，本地输入/输出电路140包括调制电路142a-142b、选择电路144和读取/写入电路146。在写入操作期间，读取/写入电路146被配置为生成写入信号和互补写入信号到位线对上，该位线对包括本地输入/输出电路140中的位线BL和互补位线BLB，并且选择电路144被配置为根据选择信号YSEL将位线对(即，位线BL和互补位线BLB)耦合到存储器阵列120中的位线对之一，以便将数据写入目标列上的位单元BC中。
例如，当目标列是第1列时，选择电路144被配置为将本地输入/输出电路140中的位线BL和互补位线BLB与存储器阵列120中的位线BL1和互补位线BLB1耦合；当目标列是第n列时，选择电路144被配置为将本地输入/输出电路140中的位线BL和互补位线BLB与存储器阵列120中的位线BLn和互补位线BLBn耦合。
在一些实施例中，在用于从目标列读取数据的读取操作期间，选择电路144被配置为根据选择信号YSEL将位线对(即，本地输入/输出电路140中的位线BL和互补位线BLB)耦合到与存储器阵列120中的目标列相对应的位线对之一，读取/写入电路146被配置为从位线对感测电压电平，并且从而从目标列上的位单元BC读取数据。
如图1说明性地示出的，调制电路142a和142b与存储器阵列120的列上的位线对耦合。例如，一个调制电路142a与第1列上的位线BL1和互补位线BLB1耦合，并且另一调制电路142b与第n列上的位线BLn和互补位线BLBn耦合。为了简洁起见，出于例示的目的，图1中仅示出存储器阵列120的两列上的两个调制电路142a和142b。然而，本公开的实施例不限于特定数量的调制电路。
在一些实施例中，调制电路142a被配置为当存储器设备100不访问(例如，写入或读取)位单元BC时，调制位线BL1和互补位线BLB1上的电压电平。例如，在写入操作或读取操作期间，位线BL1和互补位线BLB1中的一个将被充电到较高的电平，例如高参考电压电平VDD，而位线BL1和互补位线BLB1中的另一个将被放电到较低的电平，例如低参考电压电平VSS或接地电平。
在一些实施例中，在写入操作或读取操作之外，调制电路142a由控制信号BLEQB触发，并且被配置为将位线BL1和互补位线BLB1相互耦合在一起，从而使位线BL1和互补位线BLB1上的电压电平相等。在一些实施例中，在写入操作或读取操作之外，调制电路142a被配置为将位线BL1和互补位线BLB1上的电压电平预充电到固定电平，例如高参考电压电平VDD。在这种情况下，位线BL1和互补位线BLB1被配置为处于固定电平而不是浮动电平，并且能够保护存储在位单元BC中的数据，并且避免这些数据受到位线BL1和互补位线BLB1上的意外浮动电平的影响。
另一方面，在写入操作或读取操作期间，调制电路142a被控制信号BLEQB停用，使得位线BL1和互补位线BLB1的电压电平被释放并且不受调制电路142a的控制。在这种情况下，位线BL1和互补位线BLB1可以在读取/写入电路146的写入操作或读取操作中使用。
类似地，在写入操作或读取操作之外，调制电路142b被配置为使位线BLn和互补位线BLBn上的电压电平相等，和/或被配置为将位线BLn和互补位线BLBn上的电压电平预充电到固定电平。
如图1说明性地示出的，字线解码器180与字线WL1-WL2k耦合。在一些实施例中，字线解码器180被配置为生成字线信号，以在写入操作或读取操作中选择要写入或读取的目标行。响应于第1行被选择，字线解码器180被配置为生成字线信号到字线WL1，以激活与字线WL1连接的位单元BC。在这种情况下，存储器器件100能够对第1行的位单元BC执行写入操作或读取操作。响应于第2行被选择，字线解码器180被配置为生成字线信号到字线WL2，以激活与字线WL2连接的位单元BC。响应于上侧的行被选择，字线解码器180被配置为生成字线信号到字线WL2k以激活与字线WL2k连接的位单元BC。对于具有大数据容量的存储器器件100，存储器器件100可以具有512行、1024行甚至更多行。在这种情况下，字线WL1-WL2k中的第一字线WL1和最后字线WL2k之间的深度距离DPf相对较长。
在一些实施例中，字线解码器180由控制信号发生器162所生成的控制信号DEC控制。在一些实施例中，字线解码器180包括若干解码器单元182，并且每个解码器单元182被配置为向字线WL1-WL2k之一提供一个字线信号。控制信号DEC用于控制字线解码器180中的解码器单元182的寻址和选通功能。在一些实施例中，存储器阵列120可以包括位单元BC的许多行。当控制信号DEC从控制信号发生器162的侧发送到字线解码器180中的解码器单元182时，控制信号DEC在不同的时间点到达不同的解码器单元182。例如，对于靠近控制信号发生器162的底侧处的解码器单元182，控制信号DEC提前到达。另一方面，对于远离控制信号发生器162的顶侧处的解码器单元182，控制信号DEC稍后到达。换句话说，控制信号DEC将在不同的时间点到达不同的解码器单元182。由于上述控制信号DEC的到达时序不同，由字线解码器180中的解码器单元182生成到字线WL1-WL2k的字线信号具有不同时序的脉冲。
当深度距离DPf较长时，字线WL1和字线WL2k上的字线信号上的脉冲之间的时间差将更大。如果在不考虑字线WL1和字线WL2k上的字线信号上的时间差的情况下控制信号发生器162生成控制信号BLEQB，则控制信号BLEQB可能无法在正确时序下激活调制电路142a和142b，并且这可能引起一些问题，例如读/写裕度下降、瞬态开路电流(crowbar current)增大、位单元稳定性下降等。进一步的细节将在以下段落中讨论。
在一些实施例中，控制信号发生器162被配置为参考字线WL1-WL2k中的第一字线WL1和最后字线WL2k之间的深度距离DPf来生成控制信号BLEQB，从而避免上述问题。
进一步参考图2和图3。图2是示出根据本公开的各个实施例的图1中的调制电路和控制信号发生器的内部结构的示意图。图3是示出根据本公开的各个实施例的在图1和图2中的存储器器件100中生成的相关信号的信号波形。关于图1的实施例，为了便于理解，图2和图3中的类似元件被指定有相同的附图标记。注意，为了简洁起见，图2示出了与存储器阵列120的第1列相关的结构。与其他列相关的结构是类似的，并且可以通过图2中所示的实施例来理解。图2中说明性地示出的控制信号发生器162-1是图1所示的控制信号发生器162的一个实施例。
如图2说明性地示出的，调制电路142a包括晶体管T1、T2和T3。晶体管T1、T2和T3的栅极由控制信号BLEQB控制。晶体管T1的两个端子与位线BL1和互补位线BLB1连接。
当控制信号BLEQB处于低电压电平(例如，0V、GND电平或VSS电平)时，晶体管T1接通以将位线BL1和互补位线BLB1(在第1列上的位线对中)相互耦合在一起，从而使位线BL1和互补位线BLB1上的电压电平相等。当控制信号BLEQB处于低电压电平(例如，0V)时，晶体管T2接通以将位线BL1连接到高参考电压电平VDD，从而将位线BL1上的电压电平固定为高参考电压电平VDD。当控制信号BLEQB处于低电压电平(例如，0V)时，晶体管T3接通以将互补位线BLB1连接到高参考电压电平VDD，从而将互补位线BLB1上的电压电平固定为高参考电压电平VDD。在这种情况下，位线BL1和互补位线BLB1被配置为处于固定电平而不是浮动电平，并且能够保护存储在位单元BC中的数据，并且避免这些数据受到位线BL1和互补位线BLB1上的意外浮动电平的影响。
在一些实施例中，在写入操作或读取操作之外，调制电路142a还被配置为将位线BL1和互补位线BLB1上的电压电平预充电到固定电平，例如高参考电压电平VDD。在这种情况下，位线BL1和互补位线BLB1被配置为处于固定电平而不是浮动电平，并且能够保护存储在位单元BC中的数据，并且避免这些数据受到位线BL1和互补位线BLB1上的意外浮动电平的影响。
当控制信号BLEQB处于高电压电平(例如，3V、5V或VDD电平)时，调制电路142a中的晶体管T1、T2和T3全部被关断，使得调制电路142a被停用，并且位线BL1和互补位线BLB1上的电压电平从调制电路142a释放并由图1所示的读取/写入电路146控制。
如图2和图3说明性地示出的，在持续时间DWL1期间，到字线WL1的字线信号被切换到高电压电平，与字线WL1连接的位单元BC应准备好读/写，使得控制信号BLEQB的上升沿需要与字线WL1上的字线信号的上升沿同时(或在此之前)到达。如果控制信号BLEQB的上升沿在字线WL1上的字线信号的上升沿之后到达，则调制电路142a可能不会及时释放位线BL1和互补位线BLB1，使得对位单元BC的读/写裕度将降低。
如图1、图2和图3说明性地示出的，在持续时间DWL2k期间，到字线WL2k的字线信号被切换到高电压电平，与字线WL2k连接的位单元BC应准备好读/写，使得控制信号BLEQB的下降沿需要与字线WL2k上的字线信号的下降沿同时(或在此之后)到达。如果控制信号BLEQB的下降沿在字线WL2k上的字线信号的下降沿之前到达，则调制电路142a可以在字线WL2k仍然激活对位单元BC的访问的同时将位线BL1和互补位线BLB1上的电压电平都提高到高电压电平，使得存储在与字线WL2k连接的位单元BC中的数据位可能由于位线BL1和互补位线BLB1上的电压电平的错误配置(例如，位线BL1和互补位线BLB1上的电压电平都由调制电路142b充电到高电平)而被损坏。类似地，如果控制信号BLEQB的下降沿在字线WL2k上的字线信号的下降沿之前到达，则其他调制电路(例如，调制电路142b)可以在字线WL2k仍然激活对相应行上的位单元BC的访问的同时将其对应的位线(例如，位线BLn)和其对应的互补位线(例如，互补位线BLBn)上的电压电平都提高到高电压电平。
另外，如图1所示，位线BL1-BLn和互补位线BLB1-BLBn跨字线WL1-WL2k布置，并且这些信号线之间的信号发生耦合效应。在控制信号BLEQB的下降沿处，控制信号BLEQB激活调制电路142a-142b，使得位线BL1-BLn和互补位线BLB1-BLBn上的电压电平被其相应的调制电路142a-142b升高到高电压电平。由于耦合效应，字线WL1～WL2k上的字线信号根据位线BL1-BLn和互补位线BLB1-BLBn上的升高电压电平而被提高到更高的电平。具体而言，如果控制信号BLEQB的下降沿在字线WL2k上的字线信号的下降沿之前到达，则字线WL2k上的字线信号将进一步升高(例如，超过VDD电平)，并且可能导致与字线WL2k连接的位单元BC不稳定。
换句话说，控制信号BLEQB切换到高电压电平的持续时间D1需要包含字线WL1上的字线信号的上升沿和字线WL2k上的字线信号的下降沿。在一些实施例中，控制信号发生器162-1能够参考深度距离DPf在正确的时序下生成控制信号BLEQB。
如图2所示，在一些实施例中，控制信号发生器162-1包括跟踪布线TR、两个反相器INV1、INV2和两个逻辑门NAND1、NAND2。在一些实施例中，控制信号发生器162-1接收输入控制信号PRE和输入时钟信号CKP。
跟踪布线TR的具有的跟踪长度与字线WL1-WL2k的深度距离正相关。如图2所示，在一些实施例中，跟踪布线TR包括第一跟踪段S1和第二跟踪段S2。第一跟踪段S1从字线WL1-WL2k的底侧边缘向字线WL1-WL2k的一半位置(例如，在字线WLk和字线WLk+1之间的水平位置)延伸。第二跟踪段S2从字线WL1-WL2k的一半位置向字线WL1-WL2k的底侧边缘延伸。在这种情况下，第一跟踪段S1和第二跟踪段S2的长度之和与深度距离DPf相似或近似相等。
逻辑门NAND2和反相器INV2被配置为根据输入控制信号PRE和输入时钟信号CKP生成控制信号DEC到字线解码器180。在这种情况下，相对于输入时钟信号CKP，控制信号DEC生成具有两个门延迟(由逻辑门NAND2和反相器INV2引起)。
反相器INV1被配置为将输入时钟信号CKP转换为反向时钟信号CKPB。逻辑门NAND1包括第一输入端子、第二输入端子和输出端子。逻辑门NAND1的第一输入端子被配置为接收反相时钟信号CKPB。逻辑门NAND1的第二输入端子被配置为接收反相延迟时钟信号CKPBd(即通过跟踪布线TR延迟后的反向时钟信号CKPBd)。
逻辑门NAND1的输出端子被配置为产生控制信号BLEQB。逻辑门NAND1被配置为在两个输入端子之间执行NAND布尔函数并生成控制信号BLEQB。逻辑门NAND1的输入和输出之间的关系如表1所示。
Figure BDA0002790007140000111
表1
如图3和表1所示，控制信号BLEQB的上升沿由反相时钟信号CKPB的下降沿触发。在图2所示的实施例中，相对于输入时钟信号CKP，控制信号BLEQB的上升沿到达有两个门延迟(由反相器INV1和逻辑门NAND1引起)。
要注意，相对于输入时钟信号CKP，控制信号DEC生成有两个门延迟，并且控制信号DEC被发送到字线解码器180中(用于触发图1所示的解码器单元182)以在字线WL1-WL2k上生成字线信号。在这种情况下，相对于输入时钟信号CKP，字线WL1上的字线信号的上升沿到达有(或晚于)两个门延迟。如上所述，相对于输入时钟信号CKP，控制信号BLEQB的上升沿到达有两个门延迟。因此，控制信号BLEQB的上升沿能够围住(enclose)字线WL1上的字线信号的上升沿。
在一些实施例中，由于时钟信号CKPBd被对应于深度距离DPf的跟踪布线TR延迟，所以时钟信号CKPBd的时序将类似于控制信号DEC到达连接到顶侧字线WL2k的解码器单元的时序。如图3所示，反相延迟时钟信号CKPBd的上升沿的时序与字线WL2k上的字线信号相似。如图3和表1所示，控制信号BLEQB的下降沿由反相延迟时钟信号CKPBd的上升沿触发。如图3所示的实施例，控制信号BLEQB的下降沿由反相延迟时钟信号CKPBd的上升沿决定，并且当字线WL2k上的字线信号的下降沿到达时，控制信号BLEQB的下降沿以类似的时序到达。
换句话说，控制信号BLEQB切换到高电压电平的持续时间D1根据由跟踪布线TR延迟的反相延迟时钟信号CKPBd延长。借助于跟踪布线TR来跟踪关于深度距离DPf的延迟，控制信号BLEQB的下降沿能够围住字线WL2k上的字线信号的下降沿。由于控制信号BLEQB的下降沿能够围住字线WL2k上的字线信号的下降沿，因此可以避免在到位单元BC的访问路径通过字线WL1-WL2k上的字线信号被关闭之前过早地激活调制电路142a。因此，这可以避免位单元中存储的数据位被损坏，因为在字线WL1-WL2k被拉低以关断位单元的传输门之后，调制电路142a被激活(以对相应的位线BL1和互补位线BLB1充电)，从而可以提高存储在位单元中的数据位的稳定性。
要注意，图2中说明性地示出的控制信号发生器162-1是实现图1所示的控制信号发生器162的一个示例性实施例。然而，本公开并不限于此。进一步参考图4，图4示出了根据本公开的各个实施例的图1中的调制电路和控制信号发生器的内部结构。图4中说明性地示出的控制信号发生器162-2是图1所示的控制信号发生器162的另一实施例。与图2中说明性的示出的控制信号发生器162-1相比，图4中的控制信号发生器162-2利用逻辑门和反相器的不同组合来生成控制信号BLEQB。如图2所示，控制信号BLEQB由逻辑门NAND1根据时钟信号CKPBd和反相延迟时钟信号CKPBd生成。另一方面，如图4所示，控制信号BLEQB由逻辑门NOR1和反相器INV3根据输入时钟信号CKP和延迟时钟信号CKPd生成。
如图4所示，在一些实施例中，控制信号发生器162-2包括跟踪布线TR、两个逻辑门NAND2、NOR1和两个反相器INV2和INV3。在一些实施例中，控制信号发生器162-2接收输入控制信号PRE和输入时钟信号CKP。
跟踪布线TR具有的跟踪长度与字线WL1-WL2k的深度距离DPf正相关。
逻辑门NAND2和反相器INV2被配置为根据输入控制信号PRE和输入时钟信号CKP生成控制信号DEC到字线解码器180。在这种情况下，相对于输入时钟信号CKP，控制信号DEC生成有两个门延迟(由逻辑门NAND2和反相器INV2引起)。
逻辑门NOR1包括第一输入端子、第二输入端子和输出端子。逻辑门NOR1的第一输入端子被配置为接收输入时钟信号CKP。逻辑门NOR1的第二输入端子被配置为接收延迟的时钟信号CKPd(即通过跟踪布线TR被延迟后的输入时钟信号CKP)。
逻辑门NOR1的输出端子连接到反相器INV3。反相器INV3被配置为对来自逻辑门NOR1的输出信号进行反相，并且相应地产生控制信号BLEQB。逻辑门NOR1被配置为在两个输入端子之间执行NOR布尔函数并生成输出信号，该输出信号由反相器INV3进一步反相为控制信号BLEQB。逻辑门NOR1和反相器INV3的输入和输出之间的关系如表2所示。
Figure BDA0002790007140000131
表2
基于布尔逻辑：
由图4中反相器INV3的输出生成的BLEQB
＝NOT[图4中逻辑门NOR1的输出]
＝NOT[NOT[CKP∪CKPd]]
＝CKP∪CKPd
＝NOT[CKPB∩CKPBd]
＝图2中逻辑门NAND1的输出
换句话说，图4中的逻辑门NOR1和反相器INV3在与图2的实施例中讨论的逻辑门NAND1相同的逻辑中输出控制信号BLEQB。
以类似的方式，由图4中的逻辑门NOR1和反相器INV3生成的控制信号BLEQB的上升沿由输入时钟信号CKP的上升沿触发。借助于跟踪布线TR来跟踪关于深度距离DPf的延迟，由图4中的逻辑门NOR1和反相器INV3生成的控制信号BLEQB的下降沿由延迟时钟信号CKPd的下降沿触发，该延迟时钟信号CKPd等于被跟踪布线TR延迟后的输入时钟信号CKP。在这种情况下，控制信号BLEQB能够围住字线WL1上的字线信号的上升沿以及字线WL2k上的字线信号的下降沿。
进一步参考图5，图5示出了根据本公开的各个实施例的图1中的调制电路和控制信号发生器的内部结构。图5中说明性地示出的控制信号发生器162-3是图1所示的控制信号发生器162的另一实施例。与图2中说明性地示出的控制信号发生器162-1和图4中说明性地示出的控制信号发生器162-2相比，图5中的控制信号发生器162-3利用逻辑门和反相器的不同组合来生成控制信号BLEQB。如图2所示，控制信号BLEQB由逻辑门NAND1根据时钟信号CKPBd和反相延迟时钟信号CKPBd生成。如图5所示，控制信号BLEQB由逻辑门NOR1和反相器INV3根据输入时钟信号CKP和延迟时钟信号CKPd生成。与图4所示的控制信号发生器162-2相比，图5中的控制信号发生器162-3包括用于转换时钟信号的额外反相器。
如图5所示，在一些实施例中，控制信号发生器162-3包括跟踪布线TR、逻辑门NAND2和NOR1以及反相器INV1-INV4。在一些实施例中，控制信号发生器162-3接收输入控制信号PRE和反向输入时钟信号CKPB。跟踪布线TR具有的跟踪长度与字线WL1-WL2k的深度距离DPf正相关。
图5所示的控制信号发生器162-3与图4所示的控制信号发生器162-2相似，除了图5所示的控制信号发生器162-3还包括两个额外的反相器INV1和INV4之外。反相器INV1被配置为将反相输入时钟信号CKPB反相为输入时钟信号CKP，该输入时钟信号CKP被发送到逻辑门NOR1。反相器INV3被配置为对逻辑门NOR1的输出进行反相，以生成控制信号BLEQB。反相器INV4被配置为将反相输入时钟信号CKPB反相为输入时钟信号CKP，该输入时钟信号被发送到逻辑门NAND2。
如图5所示，逻辑门NOR1接收输入时钟信号CKP和延迟输入时钟信号CKPd，并且逻辑门NOR1的输出被反相器INV3进一步反相为控制信号BLEQB。基于布尔逻辑，图5所示的实施例中的由反相器INV3生成的控制信号BLEQB等于图4所示的实施例中的反相器INV3的输出，并且也等于图2所示的实施例中的逻辑门NAND1的输出。
以类似的方式，由图5中的反相器INV3和逻辑门NOR1生成的控制信号BLEQB的上升沿由输入时钟信号CKP的上升沿触发。借助于跟踪布线TR来跟踪关于深度距离DPf的延迟，由图5中的反相器INV3和逻辑门NOR1生成的控制信号BLEQB的下降沿由延迟时钟信号CKPd的下降沿触发，该延迟时钟信号CKPd等于被跟踪布线TR延迟后的输入时钟信号CKP。在这种情况下，由图5中的反相器INV3和逻辑门NOR1生成的控制信号BLEQB能够围住字线WL1上的字线信号的上升沿以及字线WL2k上的字线信号的下降沿。
进一步参考图6。图6是示出根据本公开的各个实施例的另一存储器器件200的示意图。与图1中所示的包括布置在一个阵列中而不被划分为子阵列的位单元BC的存储器器件100相比，图6中的存储器器件200包括布置在不同子阵列中的位单元BC和用于在子阵列中的一个上发送信号的飞位线(flying bit line)。在图6所示的实施例中，存储器器件200包括存储器阵列220，存储器阵列220包括布置在多行和列上的若干位单元BC。如图6的实施例中所示，存储器阵列220包括两个子阵列222、另一子阵列224和位于这两个子阵列222和224之间的条带单元226。
如图6说明性地示出的，位于与存储器阵列220的底侧相邻的位单元BC被分组到子阵列222中，并且位于与存储器阵列220的顶侧相邻的位单元BC被分组到子阵列224中。如图6说明性地示出的，在一些实施例中，同一行上的位单元BC连接到同一字线。例如，第1行(从存储器阵列220的底侧开始)上的位单元BC连接到字线WL1；第2行上的位单元BC连接到字线WL2；第k行上的位单元BC连接到字线WLk。与字线WL1-WLk连接的位单元BC被分组到子阵列222中。
另一方面，第k+1行上的位单元BC连接到字线WLk+1；第k+2行上的位单元BC连接到字线WLk+2；并且第2k行上的位单元BC连接到字线WL2k。与字线WLk+1-WL2k连接的位单元BC被分组到子阵列224中。
在一些实施例中，k是正整数。例如，在具有2048行位单元BC的存储器阵列120中，k等于1024，并且从存储器阵列120的底侧到顶侧分布有2048个字线。在该示例中，第1行到第1024行上的位单元BC在子阵列222中，并且第1025行到第2048行上的位单元BC在子阵列224中。
同一列上的子阵列222中的位单元BC连接到一个位线对。例如，左侧第1列上的子阵列222中的位单元BC连接到一个位线对，该位线对包括一个位线BL1d和一个互补位线BLB1d，并且右侧第n列上的子阵列222中的位单元BC连接到另一位线对，该位线对包括另一位线BLnd和另一互补位线BLBnd。如图6所示，位线BL1d和一个互补位线BLB1d从存储器阵列220的底侧边缘沿着子阵列222的第1列延伸，并且在子阵列222和子阵列224之间终止。在一些实施例中，n是正整数。例如，n可以是大约8、16、32或其他合适的数字。为了简洁起见，出于例示的目的，在图6中仅示出存储器阵列220的两列。然而，本公开的实施例不限于存储器阵列220中的特定数量的列。
同一列上的子阵列224中的位单元BC连接到一个位线对。例如，左侧第1列上的子阵列224中的位单元BC连接到另一位线对，该位线对包括一个位线BL1u和一个补充位线BLB1u，并且右侧第n列上的子阵列222中的位单元BC连接到另一位线对，该位线对包括另一位线BLnu和另一互补位线BLBnu。如图6所示，位线BL1u和一个互补位线BLB1u沿着子阵列224的第1列从存储器阵列220的条带单元226延伸到存储器阵列220的顶侧边缘。在一些实施例中，条带单元226位于子阵列222和224之间的间隙空间处。在一些实施例中，飞位线BL1f和互补飞位线BLB1f在条带单元226处连接到位线BL1u和一个互补位线BLB1u。
如图6说明性地示出的，在一些实施例中，存储器器件200包括本地输入/输出电路240、主控制电路260和字线解码器280。主控制电路260与本地输入/输出(LIO)电路240和字线解码器280耦合。图6中的实施例的本地输入/输出电路240、主控制电路260和字线解码器280的一些功能和表现与图1和图2的实施例的本地输入/输出电路140、主控制电路160和字线解码器180相似，并且可以参考在图1和图2中讨论的上述实施例。
在一些实施例中，主控制电路260包括控制信号发生器262，并且控制信号发生器262被配置为生成一些控制信号以控制/激活/停用本地输入/输出电路240和字线解码器280中的功能。如图6说明性地示出的，在一些实施例中，控制信号发生器262被配置为生成控制信号BLEQBd(对应于子阵列222)到本地输入/输出电路240，生成另一控制信号BLEQBu(对应于子阵列224)到本地输入/输出电路240，生成又一控制信号YSEL到本地输入/输出电路240，以及生成控制信号DEC到字线解码器280。在一些其他实施例中，控制信号发生器262能够生成用于控制其它功能的其他控制信号。本发明的实施例不限于这些控制信号。
在一些实施例中，本地输入/输出电路240包括调制电路242a-242b(对应于子阵列222)、调制电路243a-243b(对应于子阵列224)、选择电路244和读取/写入电路246。
在对子阵列222的写入操作期间，读取/写入电路246被配置为生成写入信号和互补写入信号到位线对上，该位线对包括本地输入/输出电路240中的位线BLd和互补位线BLBd，并且选择电路244被配置为根据选择信号YSEL将位线对(即，位线BLd和互补位线BLBd)耦合到存储器阵列220的子阵列222中的位线对之一，以便将数据写入子阵列222中的目标列上的位单元BC中。
例如，当写入操作的目标列是子阵列222中的第1列时，选择电路244被配置为将本地输入/输出电路240中的位线BLd和互补位线BLBd耦合到存储器阵列220的子阵列222中的第1列上的位线BL1d和互补位线BLB1d，以便将数据写入子阵列222中的第1列上的位单元BC中。
在对子阵列224的写入操作期间，读取/写入电路246被配置为生成写入信号和互补写入信号到位线对上，该位线对包括本地输入/输出电路240中的位线BLu和互补位线BLBu。如图6所示，存储器阵列220还包括一些飞位线对，这些飞位线对被配置为将上侧的子阵列224中的位线对与位于存储器阵列220的底侧下面的选择电路244和读取/写入电路246连接。
例如，当写入操作的目标列是子阵列224中的第1列时，选择电路244被配置为经由飞位线BL1f和互补飞位线BLB1f将本地输入/输出电路240中的位线BLu和互补位线BLBu耦合到存储器阵列220的子阵列224中的第1列上的位线BL1u和互补位线BLB1u，以便将数据写入子阵列224中的第1列上的位单元BC中。
存储器阵列中存在很多行，使得与整个列上的位单元连接的位线对上加载的电阻-电容相对较大。通过将存储器阵列220划分为两个子阵列222和224，可以减少一个位线对(例如BL1d和BLB1d；BL1u和BLB1u)上加载的电阻-电容。如图6的实施例所示，存储器阵列中的每个位线对连接到同一列上大约一半的位单元，使得每个位线对上加载的电阻-电容可以减少约50％(与连接到同一列上的所有位单元相比)。
要注意，有三个位线对对应于存储器阵列220的第1列。这三个位线对包括将子阵列222中的位单元BC连接到选择电路244和读取/写入电路246的第一位线对(例如，位线BL1d和互补位线BLB1d)，第二位线对(例如。，位线BL1u和互补位线BLB1u)连接子阵列224中的位单元BC，以及从第二位线对连接到选择电路244和读取/写入电路246的第三位线对(例如，飞位线BL1f和互补位线BLB1f)。类似地，存在与存储器阵列220的第n列相对应的另外三位线对。
如图6说明性地示出的，调制电路242a与子阵列222中的第1列上的位单元BC连接的位线BL1d和互补位线BLB1d(即，第一位线对)耦合。调制电路242a被配置为根据控制信号BLEQBd调制子阵列222中的位线BL1d和互补位线BLB1d上的电压电平。
调制电路243a通过飞位线BL1f和互补位线BLB1f(即，第三位线对)耦合到子阵列224中的位线BL1u和互补位线BLB1u(即，第二位线对)。调制电路243a被配置为根据控制信号BLEQBu调制子阵列224中的位线BL1u和互补位线BLB1u上的电压电平。
在写入操作或读取操作之外，在一些实施例中，调制电路242a由控制信号BLEQBd触发，并且被配置为将位线BL1d和互补位线BLB1d相互耦合在一起，从而使位线BL1d和互补位线BLB1d上的电压电平相等。在一些实施例中，在写入操作或读取操作之外，调制电路242a还被配置为将位线BL1d和互补位线BLB1d上的电压电平预充电到固定电平，例如高参考电压电平VDD。
在写入操作或读取操作之外，在一些实施例中，调制电路243a由控制信号BLEQBu触发，并且被配置为将位线BL1u和互补位线BLB1u相互耦合在一起，从而使位线BL1u和互补位线BLB1u上的电压电平相等。在一些实施例中，在写入操作或读取操作之外，调制电路243a还被配置成将位线BL1u和互补位线BLB1u上的电压电平预充电到固定电平，例如高参考电压电平VDD。调制电路242a和243a的功能和表现可以参考图2中讨论的实施例中的调制电路142a。
类似地，调制电路242b被配置为根据控制信号BLEQBd来调制子阵列222中的位线BLnd和互补位线BLBnd上的电压电平，并且调制电路243b被配置为根据控制信号BLEQBu来调制子阵列224中的位线BLnu和互补位线BLBnu上的电压电平。
在一些实施例中，字线解码器280由控制信号发生器262所生成的控制信号DEC控制。在一些实施例中，字线解码器280包括若干解码器单元282，并且每个解码器单元282被配置为向字线WL1-WL2k之一提供一个字线信号。控制信号DEC用于控制字线解码器280中的解码器单元282的寻址和选通功能。当控制信号DEC从控制信号发生器262的侧发送到字线解码器280中的解码器单元282时，控制信号DEC在不同的时间点到达不同的解码器单元282。由于上述控制信号DEC的到达时序不同，由字线解码器280中的解码器单元282生成到字线WL1-WL2k的字线信号具有不同时序的脉冲。
在一些实施例中，控制信号发生器262被配置为参考字线WL1和字线WL2k之间的全深度距离DPf来生成控制信号BLEQBd，并且还参考字线WL1和字线WLk之间的半深度距离DPh来生成控制信号BLEQBu。
进一步参考图7和图8。图7是示出根据本公开的各个实施例的图6中的调制电路和控制信号发生器的内部结构的示意图。图8是示出根据本公开的各个实施例的在图6和图7中的存储器器件200中生成的相关信号的信号波形。关于图6的实施例，为了便于理解，图7和图8中的类似元件被指定有相同的附图标记。注意，为了简洁起见，图7示出了与子阵列222和子阵列224的第1列相关的结构。与其他列相关的结构是类似的，并且可以通过图7中所示的实施例来理解。图7中说明性地示出的控制信号发生器262-1是图6所示的控制信号发生器262的一个实施例。
如图7说明性地示出的，调制电路242a包括三个晶体管。调制电路242a中的晶体管的栅极由控制信号BLEQBd控制。调制电路242a中的晶体管耦合到子阵列222中的位线BL1d和互补位线BLB1d。当控制信号BLEQBd处于低电压电平(例如，0V、GND电平或VSS电平)时，调制电路242a被配置为将位线BL1d和互补位线BLB1d(在子阵列222中的第1列上的位线对中)耦合在一起，从而使位线BL1d和互补位线BLB1d上的电压电平相等，当控制信号BLEQBd处于低电压电平(例如0V)时，调制电路242a还被配置为将位线BL1d和互补位线BLB1d连接到高参考电压电平VDD，从而将位线BL1d和互补位线BLB1d上的电压电平固定为高参考电压电平VDD。关于调制电路242a的表现和细节类似于在上述实施例中连同图2讨论的调制电路142a。
在一些实施例中，在写入操作或读取操作之外，调制电路242a被配置为将位线BL1d和互补位线BLB1d上的电压电平预充电到固定电平，例如高参考电压电平VDD。在这种情况下，位线BL1d和互补位线BLB1d被配置为固定电平而不是浮动电平，并且可以保护存储在位单元BC中的数据，并且避免这些数据受到位线BL1d和互补位线BLB1d上的意外浮动电平的影响。
类似地，调制电路243a包括另外三个晶体管。调制电路243a中的晶体管的栅极由控制信号BLEQBu控制。当控制信号BLEQBu处于低电压电平(例如，0V、GND电平或VSS电平)时，调制电路243a被配置为将位线BL1u(经由飞位线BL1f)和互补位线BLB1u(经由互补飞位线BLB1f)耦合在一起，从而使位线BL1u和互补位线BLB1u上的电压电平相等。当控制信号BLEQBu处于低电压电平(如0V)时，调制电路243a还被配置为将位线BL1u(经由飞位线BL1f)和互补位线BLB1u(经由互补飞位线BLB1f)连接到高参考电压电平VDD，从而将位线BL1u和互补位线BLB1u上的电压电平固定为高参考电压电平VDD。
类似地，在写入操作或读取操作之外，调制电路243a被配置为将位线BL1u和互补位线BLB1u上的电压电平预充电到固定电平，例如高参考电压电平VDD。在这种情况下，调制电路243a能够避免存储在相应位单元BC中的数据受到位线BL1u和互补位线BLB1u上的意外浮动电平的影响。
当控制信号BLEQBd处于高电压电平(例如VDD电平)时，调制电路242a被停用，并且位线BL1d和互补位线BLB1d上的电压电平从调制电路242a中释放并且由图6所示的读取/写入电路246控制。
如图7和图8说明性地示出的，在持续时间DWL1期间，到字线WL1的字线信号被切换到高电压电平，与字线WL1连接的位单元BC应准备好读/写，使得控制信号BLEQBd的上升沿需要与字线WL1上的字线信号的上升沿同时(或在此之前)到达。如果控制信号BLEQBd的上升沿在字线WL1上的字线信号的上升沿之后到达，则调制电路242a可能不会及时释放位线BL1d和互补位线BLB1d，使得对位单元BC的读/写裕度将降级。
如图7和图8说明性地示出的，在持续时间DWL2k期间，到字线WL2k的字线信号被切换到高电压电平，与字线WL2k连接的位单元BC应准备好读/写，使得控制信号BLEQBd的下降沿需要与字线WLk上的字线信号的下降沿同时(或在此之后)到达。如果控制信号BLEQBd的下降沿在字线WLk上的字线信号的下降沿之前到达，则调制电路242a可以在字线WLk仍然激活对位单元BC的访问的同时将位线BL1d和互补位线BLB1d上的电压电平都提高到高电压电平，使得存储在位单元BC中的数据位可能由于位线BL1d和互补位线BLB1d上的电压电平的错误配置而被损坏。
换句话说，控制信号BLEQBd切换到高电压电平的持续时间D1需要包含字线WL1上的字线信号的上升沿和字线WLk上的字线信号的下降沿。在一些实施例中，控制信号发生器262-1能够参考半深度距离DPh在正确时序下生成控制信号BLEQBd。
出于类似的原因，控制信号BLEQBu切换到高电压电平的持续时间D2需要包含字线WLk+1上的字线信号的上升沿和字线WL2k上的字线信号的下降沿。在一些实施例中，控制信号发生器262-1能够参考半深度距离DPh和全深度距离DPf在正确的时序下生成控制信号BLEQBu。
如图7所示，在一些实施例中，控制信号发生器262-1包括两个跟踪布线TR1和TR2、三个逻辑门NOR1、NOR2和NAND2以及六个反相器INV1a、INV1b、INV2、INV3a、INV3b和INV4。在一些实施例中，控制信号发生器262-1包括与两组跟踪布线TR1和TR2耦合的两组逻辑门NOR1和NOR2。
在一些实施例中，控制信号发生器262-1接收输入控制信号PRE和反相输入时钟信号CKPB。在一些实施例中，逻辑门NOR1和反相器INV3a被配置为根据输入时钟信号CKP和第一延迟时钟信号CKPd1生成控制信号BLEQBd，该控制信号BLEQBd被发送到与子阵列222相对应的调制电路242a。图7所示的控制信号发生器262-1中的逻辑门NOR1和反相器INV3a的表现和功能与图5所示的控制信号发生器162-1中的逻辑门NOR1和反相器INV3相似。逻辑门NOR1的输入与反相器INV3a的输出之间的关系如表3所示。
Figure BDA0002790007140000221
表3
在一些实施例中，逻辑门NOR2和反相器INV3b被配置为根据第一延迟时钟信号CKP和第二延迟时钟信号CKPd2生成控制信号BLEQBu，该控制信号BLEQBu被发送到与子阵列224相对应的调制电路243a。图7所示的控制信号发生器262-1中的逻辑门NOR2和反相器INV3b的表现和功能与图5所示的控制信号发生器162-1中的逻辑门NOR1和反相器INV3相似。逻辑门NOR2的输入与反相器INV3b的输出之间的关系如表4所示。
Figure BDA0002790007140000222
Figure BDA0002790007140000231
表4
如图7和图8中的实施例所示，第一延迟时钟信号CKPd1通过利用跟踪布线TR1延迟输入时钟信号CKP来生成。跟踪布线TR1具有的跟踪长度与整个存储器阵列220的字线WL1-WL2k的半深度距离DPh正相关。换句话说，半深度距离DPh是大约子阵列222的字线WL1-WLk的全深度距离。如图7所示，在一些实施例中，跟踪布线TR1包括第一跟踪段S1和第二跟踪段S2。第一跟踪段S1从字线WL1-WL2k的底侧边缘向字线WL1-WL2k的四分之一位置延伸。例如，当整个存储器阵列220中总共有2048个字线(k＝1024)时，第一跟踪段S1从字线WL1延伸到第512字线(图中未示出)。第二跟踪段S2从字线WL1-WL2k的四分之一位置向字线WL1-WL2k的底侧边缘延伸。在这种情况下，第一跟踪段S1和第二跟踪段S2的长度之和类似或近似等于半深度距离DPh。半深度距离DPh可被视为子阵列222的字线WL1-WLk的全深度距离。
由图7和图8中的反相器INV3a和逻辑门NOR1生成的控制信号BLEQBd的上升沿由输入时钟信号CKP的上升沿触发。借助于跟踪布线TR来跟踪关于半深度距离DPh的延迟，由图7中的反相器INV3a和逻辑门NOR1生成的控制信号BLEQBd的下降沿由第一延迟时钟信号CKPd1的下降沿触发，该第一延迟时钟信号CKPd1等于被跟踪布线TR1延迟后的输入时钟信号CKP。在这种情况下，如图8所示，控制信号BLEQBd切换到高电压电平的持续时间D1能够包含字线WL1上的字线信号的上升沿和字线WLk上的字线信号的下降沿。
如图7和图8中的实施例所示，第二延迟时钟信号CKPd2通过利用跟踪布线TR2延迟输入时钟信号CKP来生成。跟踪布线TR2具有的跟踪长度与整个存储器阵列220的字线WL1-WL2k的全深度距离DPh正相关。如图7所示，在一些实施例中，跟踪布线TR2包括第三跟踪段S3和第四跟踪段S4。第三跟踪段S3从字线WL1-WL2k的底侧边缘向字线WL1-WL2k的一半位置延伸。例如，当整个存储器阵列220中总共有2048个字线(k＝1024)时，第一跟踪段S3从第一字线WL1延伸到第1024字线WLk。第四跟踪段S4从字线WL1-WL2k的一半位置向字线WL1-WL2k的底侧边缘延伸。在这种情况下，第三跟踪段S3和第四跟踪段S4的长度之和类似或近似等于全深度距离DPf。
由图7和图8中的反相器INV3b和逻辑门NOR2生成的控制信号BLEQBu的上升沿由第一延迟时钟信号CKPd1的上升沿触发。借助于跟踪布线TR2来跟踪关于半深度距离DPf的延迟，由图7中的反相器INV3b和逻辑门NOR2生成的控制信号BLEQBu的下降沿由第二延迟时钟信号CKPd2的下降沿触发，该第二延迟时钟信号CKPd2等于被跟踪布线TR2延迟后的输入时钟信号CKP。在这种情况下，如图8所示，控制信号BLEQBu切换到高电压电平的持续时间D2能够包含字线WLk+1上的字线信号的上升沿和字线WL2k上的字线信号的下降沿。
在上面讨论的实施例中，根据子阵列222的深度距离来确定由控制信号发生器262-1生成的控制信号BLEQBd，使得控制信号BLEQBd在字线WL1被设置为高电压电平之前(或同时)切换到高电压电平，控制信号BLEQBd保持在高电压电平足够长的时间，直到字线WLk被设置为低电压电平。另一方面，根据子阵列224的深度距离来确定由控制信号发生器262-1生成的控制信号BLEQBu，使得控制信号BLEQBu在字线WLk+1被设置为高电压电平之前(或同时)切换到高电压电平，控制信号BLEQBu保持在高电压电平足够长的时间，直到字线WL2k被设置为低电压电平。
要注意，图7中说明性地示出的控制信号发生器262-1是实现图6所示的控制信号发生器262的一个示例性实施例。控制信号发生器262-1中的逻辑门NOR1和NOR2的逻辑功能类似于图5所示的控制信号发生器162-3的逻辑门NOR1的实施例。然而，本公开并不限于此。在一些其他实施例中，图6中的控制信号发生器262可以用其它等效结构来实现，例如，控制信号发生器262-1中的逻辑门NOR1和NOR2中的每一个都可以被图2所示的控制信号发生器162-1的逻辑门NAND1的结构代替，或被图4所示的控制信号发生器162-2的逻辑门NOR1的结构代替。
在一些实施例中，一种器件包括：存储器阵列、多个位线对、多个字线、调制电路和控制信号发生器。存储器阵列具有布置在行和列中的多个位单元。每个位线对连接到相应列的位单元。每个字线连接到相应行的位单元。调制电路与至少一个位线对耦合。控制信号发生器与调制电路耦合。控制信号发生器包括跟踪布线，跟踪布线的跟踪长度与字线的深度距离正相关。控制信号发生器被配置为产生控制信号，控制信号参考跟踪长度在第一持续时间内切换到第一电压电平，以用于控制调制电路。
在一些实施例中，响应于控制信号处于与第一电压电平不同的第二电压电平，调制电路被配置为将至少一个位线对中的位线和互补位线相互连接，以使位线和互补位线上的电压电平相等。
在一些实施例中，响应于控制信号处于第一电压电平，调制电路被配置为将至少一个位线对中的位线和互补位线预充电到参考电压电平。
在一些实施例中，器件还包括读取/写入电路，读取/写入电路耦合到至少一个位线对。响应于控制信号切换到第一电压电平，调制电路被停用，并且读取/写入电路被配置为访问与至少一个位线对连接的位单元。
在一些实施例中，跟踪布线包括第一跟踪段和第二跟踪段。第一跟踪段从字线的侧边缘向字线的一半位置延伸。第二跟踪段从字线的一半位置向字线的侧边缘延伸。第一跟踪段和第二跟踪段的长度之和与字线的深度距离正相关。
在一些实施例中，控制信号发生器包括逻辑门。逻辑门具有第一输入端子、第二输入端子和输出端子。逻辑门的第一输入端子被配置为接收时钟信号。逻辑门的第二输入端子被配置为接收通过跟踪布线延迟后的时钟信号。输出端子被配置为产生控制信号。
在一些实施例中，一种器件包括：存储器阵列、第一位线对、第二位线对、多个字线、第一调制电路、第二调制电路和控制信号发生器。存储器阵列具有布置在行和列中的多个位单元。存储器阵列包括位单元的第一子阵列和位单元的第二子阵列。第一位线对耦合到存储器阵列的列上的第一子阵列中的位单元。第二位线对耦合到存储器阵列的列上的第二子阵列中的位单元。多个字线沿着存储器阵列的多个行延伸。第一调制电路与第一位线对耦合。第二调制电路与第二位线对耦合。控制信号发生器与第一调制电路和第二调制电路耦合。控制信号发生器包括第一跟踪布线，第一跟踪布线的第一跟踪长度与字线的半深度距离正相关。控制信号发生器被配置为产生第一控制信号，第一控制信号参考第一跟踪长度在第一持续时间内切换到第一电压电平，以用于控制第一调制电路。控制信号发生器包括第二跟踪布线，第二跟踪布线的第二跟踪长度与字线的全深度距离正相关，控制信号发生器被配置为产生第二控制信号，第二控制信号参考第二跟踪长度在第二持续时间内切换到第一电压电平，以用于控制第二调制电路。
在一些实施例中，第一位线对被配置为从存储器阵列的第一侧边缘沿着存储器阵列的列延伸，并且终止于第一子阵列和第二子阵列之间。第一位线对耦合到列中的第一子阵列的位单元。
在一些实施例中，第二位线对被配置为从第一子阵列和第二子阵列之间的条带单元沿着存储器阵列的列延伸到存储器阵列的第二侧边缘，第二位线对耦合到列中的第二子阵列的位单元。
在一些实施例中，器件还包括第三位线对，第三位线对耦合在第二调制电路和第二位线对之间。第三位线对沿着存储器阵列的列延伸并且与第一位线对平行。
在一些实施例中，响应于第一控制信号处于与第一电压电平不同的第二电压电平，第一调制电路被配置为将第一位线对中的位线和互补位线相互连接，并且将第一位线对中的位线和互补位线预充电到参考电压电平。
在一些实施例中，响应于第二控制信号处于与第一电压电平不同的第二电压电平，第二调制电路被配置为将第二位线对中的位线和互补位线相互连接，并且将第二位线对中的位线和互补位线预充电到参考电压电平。
在一些实施例中，器件还包括读取/写入电路，读取/写入电路耦合到第一位线对和第二位线对。响应于第一控制信号和第二控制信号切换到第一电压电平，第一调制电路和第二调制电路被停用，读取/写入电路被配置为访问与第一位线对或第二位线对连接的位单元。
在一些实施例中，第一追踪布线包括第一跟踪段和第二跟踪段。第一跟踪段从字线的侧边缘向字线的四分之一位置延伸。第二跟踪段从字线的四分之一位置向字线的侧边缘延伸。第一跟踪段和第二跟踪段的长度之和与字线的半深度距离正相关。
在一些实施例中，第二追踪布线包括第三跟踪段和第四跟踪段。第三跟踪段从字线的侧边缘向字线的中心延伸。第四跟踪段从字线的一半位置向字线的侧边缘延伸。第三跟踪段和第四跟踪段的长度之和与字线的全深度距离正相关。
在一些实施例中，控制信号发生器包括第一逻辑门，第一逻辑门具有第一输入端子、第二输入端子和输出端子。第一逻辑门的第一输入端子被配置为接收时钟信号。第一逻辑门的第二输入端子被配置为接收通过第一跟踪布线延迟后的时钟信号，并且输出端子被配置为产生第一控制信号。
在一些实施例中，控制信号发生器包括第二逻辑门，第二逻辑门具有第一输入端子、第二输入端子和输出端子。第二逻辑门的第一输入端子被配置为接收通过第一跟踪布线延迟后的时钟信号。第二逻辑门的第二输入端子被配置为接收通过第二跟踪布线延迟后的时钟信号。第二逻辑门的输出端子被配置为产生第二控制信号。
在一些实施例中，第一子阵列相对邻近存储器阵列的侧边缘布置，并且第二子阵列相对远离侧边缘布置。
在一些实施例中，一种方法包括以下操作。利用第一跟踪布线将时钟信号延迟为第一延迟时钟信号。第一跟踪布线具有与字线的第一深度距离正相关的第一跟踪长度。参考时钟信号和第一延迟时钟信号生成第一控制信号。
在一些实施例中，方法还包括以下操作。利用第二跟踪布线将时钟信号延迟为第二延迟时钟信号。第二跟踪布线具有与字线的第二深度距离正相关的第二跟踪长度。参考第一延迟时钟信号和第二延迟时钟信号生成第二控制信号。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种存储器器件，包括：存储器阵列，具有布置在行和列中的多个位单元；多个位线对，每个位线对连接到相应列的位单元；多个字线，每个字线连接到相应行的位单元；调制电路，与至少一个位线对耦合；以及控制信号发生器，与所述调制电路耦合，其中，所述控制信号发生器包括跟踪布线，所述跟踪布线的跟踪长度与所述字线的深度距离正相关，所述控制信号发生器被配置为产生控制信号，所述控制信号参考所述跟踪长度在第一持续时间内切换到第一电压电平，以用于控制所述调制电路。
示例2是示例1所述的器件，其中，响应于所述控制信号处于与所述第一电压电平不同的第二电压电平，所述调制电路被配置为将所述至少一个位线对中的位线和互补位线相互连接，以使所述位线和所述互补位线上的电压电平相等。
示例3是示例1所述的器件，其中，响应于所述控制信号处于所述第一电压电平，所述调制电路被配置为将所述至少一个位线对中的位线和互补位线预充电到参考电压电平。
示例4是示例1所述的器件，还包括：读取/写入电路，耦合到所述至少一个位线对，其中，响应于所述控制信号切换到所述第一电压电平，所述调制电路被停用，并且所述读取/写入电路被配置为访问与所述至少一个位线对连接的位单元。
示例5是示例1所述的器件，其中，所述跟踪布线包括：第一跟踪段，从所述字线的侧边缘向所述字线的一半位置延伸；以及第二跟踪段，从所述字线的一半位置向所述字线的侧边缘延伸，所述第一跟踪段和所述第二跟踪段的长度之和与所述字线的深度距离正相关。
示例6是示例1所述的器件，其中，所述控制信号发生器包括：逻辑门，具有第一输入端子、第二输入端子和输出端子，所述逻辑门的所述第一输入端子被配置为接收时钟信号，所述逻辑门的所述第二输入端子被配置为接收通过所述跟踪布线延迟后的时钟信号，并且所述输出端子被配置为产生所述控制信号。
示例7是一种存储器器件，包括：存储器阵列，具有布置在行和列中的多个位单元，其中，所述存储器阵列包括位单元的第一子阵列和位单元的第二子阵列；第一位线对，耦合到所述存储器阵列的列上的第一子阵列中的位单元；第二位线对，耦合到所述存储器阵列的列上的第二子阵列中的位单元；多个字线，沿着所述存储器阵列的多个行延伸；第一调制电路，与所述第一位线对耦合；第二调制电路，与所述第二位线对耦合；以及控制信号发生器，与所述第一调制电路和所述第二调制电路耦合，其中，所述控制信号发生器包括第一跟踪布线，所述第一跟踪布线的第一跟踪长度与所述字线的半深度距离正相关，所述控制信号发生器被配置为产生第一控制信号，所述第一控制信号参考所述第一跟踪长度在第一持续时间内切换到第一电压电平，以用于控制第一调制电路，并且其中，所述控制信号发生器包括第二跟踪布线，所述第二跟踪布线的第二跟踪长度与所述字线的全深度距离正相关，所述控制信号发生器被配置为产生第二控制信号，所述第二控制信号参考所述第二跟踪长度在第二持续时间内切换到所述第一电压电平，以用于控制第二调制电路。
示例8是示例7所述的器件，其中，所述第一位线对被配置为从所述存储器阵列的第一侧边缘沿着所述存储器阵列的列延伸，并且终止于所述第一子阵列和所述第二子阵列之间，所述第一位线对耦合到所述列中的所述第一子阵列的位单元。
示例9是示例8所述的器件，其中，所述第二位线对被配置为从所述第一子阵列和所述第二子阵列之间的条带单元沿着所述存储器阵列的列延伸到所述存储器阵列的第二侧边缘，所述第二位线对耦合到所述列中的所述第二子阵列的位单元。
示例10是示例9所述的器件，还包括：第三位线对，耦合在所述第二调制电路和所述第二位线对之间，其中，所述第三位线对沿着所述存储器阵列的列延伸并且与所述第一位线对平行。
示例11是示例7所述的器件，其中，响应于所述第一控制信号处于与所述第一电压电平不同的第二电压电平，所述第一调制电路被配置为将所述第一位线对中的位线和互补位线相互连接，并且将所述第一位线对中的位线和互补位线预充电到参考电压电平。
示例12是示例7所述的器件，其中，响应于所述第二控制信号处于与所述第一电压电平不同的第二电压电平，所述第二调制电路被配置为将所述第二位线对中的位线和互补位线相互连接，并且将所述第二位线对中的位线和互补位线预充电到参考电压电平。
示例13是示例7所述的器件，还包括：读取/写入电路，耦合到所述第一位线对和所述第二位线对，其中，响应于所述第一控制信号和所述第二控制信号切换到所述第一电压电平，所述第一调制电路和所述第二调制电路被停用，所述读取/写入电路被配置为访问与所述第一位线对或所述第二位线对连接的位单元。
示例14是示例7所述的装置，其中，所述第一追踪布线包括：第一跟踪段，从所述字线的侧边缘向所述字线的四分之一位置延伸；以及第二跟踪段，从所述字线的四分之一位置向所述字线的侧边缘延伸，所述第一跟踪段和所述第二跟踪段的长度之和与所述字线的半深度距离正相关。
示例15是示例7所述的器件，其中，所述第二追踪布线包括：第三跟踪段，从所述字线的侧边缘向所述字线的中心延伸；以及第四跟踪段，从所述字线的一半位置向所述字线的侧边缘延伸，所述第三跟踪段和所述第四跟踪段的长度之和与所述字线的全深度距离正相关。
示例16是示例7所述的器件，其中，所述控制信号发生器包括：第一逻辑门，具有第一输入端子、第二输入端子和输出端子，所述第一逻辑门的所述第一输入端子被配置为接收时钟信号，所述第一逻辑门的所述第二输入端子被配置为接收通过所述第一跟踪布线延迟后的时钟信号，并且所述输出端子被配置为产生所述第一控制信号。
示例17是示例16所述的器件，其中，所述控制信号发生器包括：第二逻辑门，具有第一输入端子、第二输入端子和输出端子，所述第二逻辑门的所述第一输入端子被配置为接收通过所述第一跟踪布线延迟后的时钟信号，所述第二逻辑门的所述第二输入端子被配置为接收通过所述第二跟踪布线延迟后的时钟信号，并且所述第二逻辑门的所述输出端子被配置为产生所述第二控制信号。
示例18是示例16所述的器件，其中，所述第一子阵列相对邻近所述存储器阵列的侧边缘布置，并且所述第二子阵列相对远离所述侧边缘布置。
示例19是一种用于存储器器件的方法，包括：利用第一跟踪布线将时钟信号延迟为第一延迟时钟信号，所述第一跟踪布线具有与字线的第一深度距离正相关的第一跟踪长度；以及参考所述时钟信号和所述第一延迟时钟信号生成第一控制信号。
示例20是示例19所述的方法，还包括：利用第二跟踪布线将时钟信号延迟为第二延迟时钟信号，所述第二跟踪布线具有与字线的第二深度距离正相关的第二跟踪长度；以及参考所述第一延迟时钟信号和所述第二延迟时钟信号生成第二控制信号。

Claims (10)

1.一种存储器器件，包括：
存储器阵列，具有布置在行和列中的多个位单元；
多个位线对，每个位线对连接到相应列的位单元；
多个字线，每个字线连接到相应行的位单元；
调制电路，与至少一个位线对耦合；以及
控制信号发生器，与所述调制电路耦合，其中，所述控制信号发生器包括跟踪布线，所述跟踪布线的跟踪长度与所述字线的深度距离正相关，所述控制信号发生器被配置为产生控制信号，所述控制信号参考所述跟踪长度在第一持续时间内切换到第一电压电平，以用于控制所述调制电路。
2.根据权利要求1所述的器件，其中，响应于所述控制信号处于与所述第一电压电平不同的第二电压电平，所述调制电路被配置为将所述至少一个位线对中的位线和互补位线相互连接，以使所述位线和所述互补位线上的电压电平相等。
3.根据权利要求1所述的器件，其中，响应于所述控制信号处于所述第一电压电平，所述调制电路被配置为将所述至少一个位线对中的位线和互补位线预充电到参考电压电平。
4.根据权利要求1所述的器件，还包括：
读取/写入电路，耦合到所述至少一个位线对，其中，响应于所述控制信号切换到所述第一电压电平，所述调制电路被停用，并且所述读取/写入电路被配置为访问与所述至少一个位线对连接的位单元。
5.根据权利要求1所述的器件，其中，所述跟踪布线包括：
第一跟踪段，从所述字线的侧边缘向所述字线的一半位置延伸；以及
第二跟踪段，从所述字线的一半位置向所述字线的侧边缘延伸，所述第一跟踪段和所述第二跟踪段的长度之和与所述字线的深度距离正相关。
6.根据权利要求1所述的器件，其中，所述控制信号发生器包括：
逻辑门，具有第一输入端子、第二输入端子和输出端子，所述逻辑门的所述第一输入端子被配置为接收时钟信号，所述逻辑门的所述第二输入端子被配置为接收通过所述跟踪布线延迟后的时钟信号，并且所述输出端子被配置为产生所述控制信号。
7.一种存储器器件，包括：
存储器阵列，具有布置在行和列中的多个位单元，其中，所述存储器阵列包括位单元的第一子阵列和位单元的第二子阵列；
第一位线对，耦合到所述存储器阵列的列上的第一子阵列中的位单元；
第二位线对，耦合到所述存储器阵列的列上的第二子阵列中的位单元；
多个字线，沿着所述存储器阵列的多个行延伸；
第一调制电路，与所述第一位线对耦合；
第二调制电路，与所述第二位线对耦合；以及
控制信号发生器，与所述第一调制电路和所述第二调制电路耦合，
其中，所述控制信号发生器包括第一跟踪布线，所述第一跟踪布线的第一跟踪长度与所述字线的半深度距离正相关，所述控制信号发生器被配置为产生第一控制信号，所述第一控制信号参考所述第一跟踪长度在第一持续时间内切换到第一电压电平，以用于控制第一调制电路，并且
其中，所述控制信号发生器包括第二跟踪布线，所述第二跟踪布线的第二跟踪长度与所述字线的全深度距离正相关，所述控制信号发生器被配置为产生第二控制信号，所述第二控制信号参考所述第二跟踪长度在第二持续时间内切换到所述第一电压电平，以用于控制第二调制电路。
8.根据权利要求7所述的器件，其中，所述第一位线对被配置为从所述存储器阵列的第一侧边缘沿着所述存储器阵列的列延伸，并且终止于所述第一子阵列和所述第二子阵列之间，所述第一位线对耦合到所述列中的所述第一子阵列的位单元。
9.根据权利要求8所述的器件，其中，所述第二位线对被配置为从所述第一子阵列和所述第二子阵列之间的条带单元沿着所述存储器阵列的列延伸到所述存储器阵列的第二侧边缘，所述第二位线对耦合到所述列中的所述第二子阵列的位单元。
10.一种用于存储器器件的方法，包括：
利用第一跟踪布线将时钟信号延迟为第一延迟时钟信号，所述第一跟踪布线具有与字线的第一深度距离正相关的第一跟踪长度；以及
参考所述时钟信号和所述第一延迟时钟信号生成第一控制信号。
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