CN109584944A - 支持多输入移位寄存器功能的输入输出电路及存储器件 - Google Patents
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Abstract
输入‑输出电路包括接收电路和寄存器电路。接收电路通常在正常写入模式中和测试写入模式中根据正常写入协议进行操作。接收电路接收多个输入信号以生成多个锁存信号。寄存器电路在测试写入模式中基于锁存信号生成多个测试结果信号。输入‑输出电路可以根据正常写入路径和正常写入协议执行多输入移位寄存器(MISR)功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。
Description
技术领域
本发明涉及集成电路器件，更具体地，输入/输出(I/O)数据电路及其操作方法。
背景技术
正在开发高带宽存储器(HBM)作为用于代替双倍数据速率5(DDR5)同步动态随机存取存储器(SDRAM)、宽输入输出存储器等的下一代图形存储器。HBM可以提供多输入移位寄存器或多输入签名寄存器(MISR)功能，用于测试和训练HBM与主机之间的通信链路。对于MISR功能，HBM可以包括具有多个具有反馈回路的输入端的移位寄存器电路。移位寄存器电路可以从主机设备接收和压缩输入数据以生成签名，即测试结果数据。可以将签名返回到主机设备，以将签名与存储在主机设备中的预测值进行比较。当签名与预测值不匹配时，主机设备可以使用修改的定时条件重新发送输入数据，以找到正确的传输条件，或者主机可以使用冗余链路替换故障链路。
虽然MISR电路可能不需要寄存器来存储所有输入数据，但用于MISR功能的附加电路可能导致HBM的设计开销。此外，如果用于测试操作的设置/保持余量必须独立于正常访问操作的设置/保持余量进行调整，则可能显著增加设计负担。
发明内容
一些示例性实施例可以提供能够有效地支持多输入移位寄存器(MISR)功能的存储器件的输入-输出电路。
一些示例性实施例可以提供包括输入-输出电路的存储器件和存储器系统。
根据示例性实施例，输入-输出电路包括接收电路，其被配置为通常在正常写入模式中和测试写入模式中根据正常写入协议进行操作，并且被配置为接收多个输入信号以生成多个锁存信号，以及寄存器电路，其被配置成基于测试写入模式中的锁存信号生成多个测试结果信号。
根据示例实施例，输入-输出电路包括接收多个输入信号的多个输入-输出引脚，被配置为通常在正常写入模式中和测试写入模式中根据正常写入协议与时钟信号同步地操作，并且被配置为接收输入信号以生成多个锁存信号的接收电路，以及被配置为在测试写入模式中与从时钟信号延迟的延迟时钟信号同步地操作，并且在测试写入模式中基于锁存信号生成多个测试结果信号的寄存器电路。
根据示例性实施例的存储器件的输入-输出电路可以根据正常写入路径和正常写入协议执行MISR功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。此外，根据示例性实施例的存储器件的输入输出电路可以通过在命令-地址链路的测试的情况下对对应于系统时钟信号的前导时钟的命令-地址信号进行滤波来增强测试结果的可靠性。
附图说明
从下面结合附图的详细描述中将更清楚地理解本公开的示例实施例。
图1是示出根据示例实施例的存储器件的输入-输出电路的图。
图2是示出包括根据示例实施例的输入-输出电路的存储器系统的图。
图3是示出包括在图2中的存储器件中的内部电路的示例实施例的图。
图4是示出示例性高带宽存储器(High bandwidth memory，HBM)组织的图。
图5至图8是示出根据正常写入协议的写入操作和测试时钟生成的示例的时序图。
图9是示出包括在图1的输入-输出电路中的接收电路的示例实施例的图。
图10是示出包括在图1的输入-输出电路中的寄存器电路的示例实施例的图。
图11是示出包括在图10的寄存器电路中的运算电路(operation circuit)的示例实施例的图。
图12是用于描述图11的运算电路的操作的图。
图13是示出根据示例实施例的输入-输出电路的操作的时序图。
图14是示出根据示例实施例的输入-输出电路的图。
图15是示出包括在图14的输入-输出电路中的接收电路的示例实施例的图。
图16是示出根据示例实施例的输入-输出电路的操作的时序图。
图17是示出根据示例实施例的移动系统的框图。
具体实施方式
将在下文中参考附图更全面地描述各种示例性实施例，在附图中显示了一些示例性实施例。在附图中，相同的附图标记始终表示相同的元件。可以省略重复的描述。
图1是示出根据示例实施例的存储器件的输入-输出电路的图。参考图1，输入-输出电路10可以包括接收电路100和寄存器电路200。接收电路100通常在正常写入模式中以及也在测试写入模式中根据正常写入协议进行操作。接收电路100接收多个输入信号以生成多个锁存信号 以下将参考图5至图8来描述正常写入协议。
寄存器电路200基于测试写入模式中的锁存信号生成多个测试结果信号可以响应于指示正常写入模式或测试写入模式的模式信号MD，在正常写入模式下禁用并且在测试写入模式中启用寄存器电路200。例如，可以基于存储在模式寄存器412中的测试信息，从图3中的控制逻辑410生成模式信号MD。
在一些示例性实施例中，输入-输出电路10可以对应于用于与主机设备通信数据信号的数据输入-输出电路。在这种情况下，数据输入-输出电路10可以包括多个数据引脚采样块120和锁存块140。数据引脚可以分别接收数据信号作为输入信号采样块120可以包括多个采样电路其被配置为分别与写入数据选通信号WDQS同步地采样数据信号以生成多个采样信号锁存块140可以包括多个锁存电路其被配置为分别与写入主时钟信号PWY同步地锁存采样信号以生成锁存信号寄存器电路200可以包括多个寄存器单元其被配置为分别从锁存电路接收锁存信号以生成测试结果信号
例如，可以基于存储在模式寄存器412中的信息，由图3中的控制逻辑410生成写入主时钟信号PWY。模式寄存器412可以根据正常写入协议来存储包括写入延迟和突发长度的信息，并且控制逻辑410可以基于存储在模式寄存器412中的写入延迟和突发长度生成写入主时钟信号PWY。将参照图5至图8进一步描述根据正常写入协议的写入主时钟信号PWY。
数据输入-输出电路10还可以包括延迟电路DEL，其被配置为延迟写入主时钟信号PWY以生成测试时钟信号TCK。寄存器电路200可以与测试时钟信号TCK同步地操作。如下所述，寄存器电路200可以形成用于执行MISR功能的反馈回路。
在正常写入模式中，锁存信号可以提供给图2和图3中的内部电路400，并且锁存信号的写入数据可以写入存储单元阵列。在测试写入模式中，锁存信号可以被提供给寄存器电路200，并且锁存信号可用于生成测试结果信号
这样，根据示例性实施例的存储器件的输入-输出电路10可以根据正常写入路径和正常写入协议执行MISR功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。
图2是示出包括根据示例实施例的输入-输出电路的存储器系统的图。参考图2，存储器系统1000可以包括诸如存储器控制器和存储器件40的主机设备20。存储器件40可以包括命令-地址输入输出块AWORD 41、数据输入输出块和内部电路400。主机设备20可以包括命令-地址输入输出块21、数据输入输出块22和内部电路25。例如，存储器件40可以与HBM标准兼容。
命令CMD、地址ADD、系统时钟信号CLK、时钟使能信号CKE等可以从主机设备20的命令-地址输入-输出块21传送到存储器件40的命令-地址输入-输出块41。数据DQ、数据总线反相信号DBI、数据掩码信号DM、写入数据选通信号WDQS、读数据选通信号RDQS等可以在主机设备20的输入-输出块22和存储装置40的数据输入-输出块之间传送。
多输入移位寄存器(MISR)和/或线性反馈移位寄存器(LFSR)可以在存储器件40的输入-输出块中实现。使用MISR/LFSR电路，在主机设备20和存储设备40之间的链路可以进行测试和训练。
例如，如图2所示，对应于包括在数据输入-输出块中的一个字节的MISR/LFSR电路可以具有20位的大小。20位可以包括字节数据信号的上升位R和下降位F、数据总线反相信号DBI和数据掩码信号DM。命令地址输入-输出块41的MISR/LFSR电路可以具有30位的大小。30位可以包括行命令位的上升位R和下降位F、列命令位和时钟使能信号CKE。
例如，一个通道包括对应于四个字的四个数据输入-输出块并且四个数据输入-输出块中的每一个可以包括对应于四个字节的四个MISR/LFSR电路。当数据输入-输出块的MISR/LFSR电路中存储的值按照IEEE1500标准通过DWORD_MISR指令被读出时，整个320位的测试结果数据可以连续地(in series)输出，然后提供给主机设备20。以相同的方式，当命令-地址输入-输出块41的MISR/LFSR电路中存储的值根据IEEE 1500标准通过AWORD_MISR指令被读出时，整个30位的测试结果数据可以连续地输出，然后提供给主机设备20。如下面将参照图11和图12描述的，测试写入模式可以包括LFSR模式、寄存器模式和MISR模式。
图3是示出包括在图2中的存储器件中的内部电路的示例实施例的图。参考图3，存储器件的存储器区域或内部电路400可以包括控制逻辑410、地址寄存器420、存储体控制逻辑430、行地址复用器440、列地址锁存器450、行解码器460、列解码器470、存储单元阵列480、读出放大器单元485、输入/输出(I/O)门控电路490、数据输入/输出(I/O)缓冲器495和刷新计数器445。
存储单元阵列480可以包括多个存储体(bank)阵列行解码器460可以包括分别耦合到存储体阵列的多个存储体行解码器列解码器470可以包括分别耦合到存储体阵列的多个存储体列解码器并且读出放大器单元485可以包括分别耦合到存储体阵列的多个存储体读出放大器
地址寄存器420可以从存储器控制器接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器420可以将接收的存储体地址BANK_ADDR提供给存储体控制逻辑430，可以将接收到的行地址ROW_ADDR提供给行地址复用器440，并且可以将接收到的列地址COL_ADDR提供给列地址锁存器450。
存储体控制逻辑430可以响应于存储体地址BANK_ADDR而生成存储体控制信号。可以响应于存储体控制信号来激活对应于存储体地址BANK_ADDR的存储体行解码器中的一个，并且可以响应于存储体控制信号来激活对应于存储体地址BANK_ADDR的存储体列解码器中的一个。
行地址复用器440可以从地址寄存器420接收行地址ROW_ADDR，并且可以从刷新计数器445接收刷新行地址REF_ADDR。行地址复用器440可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR地址作为行地址RA。从行地址多路复用器440输出的行地址RA可以被施加于存储体行解码器
存储体行解码器中激活的一个可以解码从行地址多路复用器440输出的行地址RA，并且可以激活对应于行地址RA的字线。例如，激活的存储体行解码器可以将字线驱动电压施加到对应于行地址RA的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式中，列地址锁存器450可以生成从所接收的列地址COL_ADDR增加的列地址。列地址锁存器450可以将临时存储或生成的列地址施加于存储体列解码器
行列解码器中的被激活的一个可以解码从列地址锁存器450输出的列地址COL_ADDR，并且可以控制输入/输出门控电路490，以输出对应于列地址COL_ADDR的数据。
I/O门控电路490可以包括用于门控输入/输出数据的电路。I/O选通电路490还可以包括用于存储从存储体阵列输出的数据的读取数据锁存器和用于将数据写入存储体阵列的写入驱动器。
要从存储体阵列的一个存储体阵列中读取的数据可以由耦合到从其读取数据的一个存储体阵列的读出放大器485感测，并且可以存储在读取数据锁存器中。存储在读取数据锁存器中的数据可以经由数据I/O缓冲器495提供给存储器控制器。要写入存储体阵列的一个存储体阵列的数据DQ可以从内存控制器被提供给数据I/O缓冲器495。写入驱动器可以将数据DQ写入存储体阵列的一个存储体阵列。
控制逻辑410可以控制内部电路400的操作。例如，控制逻辑410可以为内部电路400生成控制信号，以执行写入操作或读取操作。控制逻辑410可以包括解码从存储器控制器接收的命令CMD的命令解码器411和设置存储器件的操作模式的模式寄存器412。例如，命令解码器411可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD相对应的控制信号。
可以由控制逻辑410基于存储在模式寄存器412中的信息生成写主时钟信号PWY。模式寄存器412可以根据正常写入协议来存储包括写入延迟和突发长度的信息。控制逻辑410可以基于存储在模式寄存器412中的写入延迟和突发长度来生成写主时钟信号PWY。将参照图5至图8进一步描述根据正常写入协议的写主时钟信号PWY。此外，模式信号MD可以由控制逻辑410基于存储在模式寄存器412中的测试信息生成。模式寄存器412可以根据HBM标准，并且省略了模式寄存器412的详细描述。
图4是示出示例性高带宽存储器(HBM)组织的图。参考图4，HBM 1100可以被配置为具有多个DRAM半导体管芯1120、1130、1140和1150的堆叠。堆叠结构的HBM可以由称为通道的多个独立接口来优化。每个DRAM堆叠可以根据HBM标准支持多达8个信道。图4显示了包含4个DRAM半导体管芯1120、1130、1140和1150的示例堆叠，并且每个DRAM半导体管芯支持两个通道CHANNEL0和CHANNEL1。
每个通道提供对一组独立的DRAM存储体的访问。来自一个通道的请求可能不会访问附加到不同通道的数据。通道独立地计时(clocked)，不需要同步。HBM 1100还可以包括设置在堆叠结构的底部的接口管芯1110或逻辑管芯，以提供信号路由和其他功能。可以在接口管芯1110中实现用于DRAM半导体管芯1120、1130、1140和1150的一些功能。
HBM标准可能需要MISR电路来测试和训练主机设备和存储设备之间的链路。包括在图1的输入-输出电路10中的寄存器电路200可以根据HBM标准执行MISR功能。
图5至图8是示出根据正常写入协议的写入操作和测试时钟生成的示例的时序图。图5示出了具有两个突发长度的单个写突发，图6示出了具有四个突发长度的信号写突发。时间点对应于从主机设备向存储器件提供的系统时钟信号CLK的上升沿。在时间点T0，通过命令信号CMD提供写入命令WRITE，并且通过地址信号ADD提供存储体地址BAx和列地址CAa。写入数据选通信号WDQS包括持续时间的前导时钟，在对应于来自写入命令WRITE的写入延迟WL(例如，4个时钟)的时间点T4之后，与写入数据选通信号WDQS的边沿同步地提供数据位Da、Da+1、Da+2、Da+3。
图3中的控制逻辑410可以基于存储在模式寄存器412中的写入延迟WL和突发长度BL来生成写主时钟信号PWY。写主时钟信号PWY的激活定时对应于写入延迟WL之后的时间点Ta以及从写入命令WRITE的时间点T0起的第一延迟时间tD1。第一延迟时间tD1根据图1中的采样块120的建立/保持时间来确定。可以基于突发长度BL来确定写主时钟信号PWY的切换(toggle)数或时钟数。当如图5所示突发长度BL为二时，写入主时钟信号PWY可以包括一个时钟。如图6所示，当突发长度BL为四时，写入主时钟信号PWY可以包括两个时钟。
图1中的延迟电路DEL可能延迟写入主时钟信号PWY以生成测试时钟信号TCK。测试时钟信号TCK的激活定时对应于从写入主时钟信号PWY的激活时间点Ta起的第二延迟时间tD2之后的时间点Tb。第二延迟时间tD2根据图1中的锁存块140的建立/保持时间来确定。
图7示出了具有两个突发长度的无缝写突发，图8示出了具有四个突发长度的无缝写突发。时间点对应于从主机设备向存储器件提供的系统时钟信号CLK的上升沿。在时间点T0，通过命令信号CMD提供第一写入命令WRITE，并且通过地址信号ADD提供存储体地址BAx和列地址CAa。当突发长度BL为二时，如图7所示，通过命令信号CMD提供第二写入命令WRITE，并且在时间点T1通过地址信号ADD提供存储体地址BAx和列地址CAb。当突发长度BL为4时，如图8所示，通过命令信号CMD提供第二写入命令WRITE，并且在时间点T2通过地址信号ADD提供存储体地址BAx和列地址CAb。
写入数据选通信号WDQS包括持续时间的前导时钟，在对应于从第一写入命令WRITE的写入延迟WL(例如，4个时钟)的时间点T4之后，与写入数据选通信号WDQS的边沿同步提供数据位Da、Da+1、Da+2、Da+3、Db、Db+1、Db+2和Db+3。
图3中的控制逻辑410可以基于存储在模式寄存器412中的写入延迟WL和突发长度BL来生成写主时钟信号PWY。写主时钟信号PWY的激活定时对应于从写入命令WRITE的时间点T0起的写入延迟WL和第一延迟时间tD1之后的时间点Ta。第一延迟时间tD1根据图1中的采样块120的建立/保持时间来确定。可以基于突发长度BL来确定写主时钟信号PWY的切换数或时钟数。如图7所示，当突发长度BL为二时，写入主时钟信号PWY可以包括对应于两个写入命令的两个时钟，如图8所示，当突发长度BL为四时，写入主时钟信号PWY可以包括对应于两个写入命令的四个时钟。
图1中的延迟电路DEL可以延迟写入主时钟信号PWY以生成测试时钟信号TCK。测试时钟信号TCK的激活定时对应于从写入主时钟信号PWY的激活时间点Ta起的第二延迟时间tD2之后的时间点Tb。第二延迟时间tD2根据图1中的锁存块140的建立/保持时间来确定。
写主时钟信号PWY可以根据正常写入协议生成，并且可以通过简单地延迟写主时钟信号PWY来生成测试时钟信号TCK。锁存块140中的锁存数据已经在写主时钟信号PWY的域中，因此可以通过调整延迟电路DEL的延迟时间来控制寄存器电路200的操作定时，而与写入数据选通信号WDQS的定时无关。
这样，根据示例性实施例的存储器件的输入-输出电路可以根据正常写入路径和正常写入协议执行MISR功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。
图9是示出包括在图1的输入-输出电路中的接收电路的示例实施例的图。参考图9，接收电路101可以包括多个数据引脚采样块121和锁存块141。数据引脚可以分别接收数据信号作为输入信号采样块121可以包括多个采样电路其被配置为分别与写入数据选通信号WDQS同步地采样数据信号以生成多个采样信号锁存块141可以包括多个锁存电路 其被配置为分别与写入主时钟信号PWY同步地锁存采样信号 以生成锁存信号
图9示出了与通过双倍数据速率(DDR)方案传送数据信号的情况相对应的示例性实施例。在下文中，参考图9描述第一采样电路SMP1和第一锁存电路LAT1的示例实施例。其他采样电路和其他锁存电路具有与第一采样电路SMP1和第一锁存电路LAT1基本相同的配置，因此省略重复的图示和描述。下面将参照图13描述接收电路101的操作。
第一采样电路SMP1可以包括接收器RX 131、第一触发器132、第二触发器133和第三触发器134。接收器131可以缓冲数据信号IN1以提供缓冲数据信号。第一触发器132具有接收接收器131的输出的数据端子D，接收写入数据选通信号WDQS的时钟端子CK和提供采样信号SS1Ra的输出端子Q。第二触发器133具有接收接收器131的输出的数据端子D，接收写入数据选通信号WDQS的反相信号的时钟端子CK以及提供下降采样信号SS1F的输出端子Q。第三触发器134具有接收第一触发器132的输出的数据端子D，接收写入数据选通信号WDQS的反相信号的时钟端子CK以及提供上升采样信号SS1R的输出端子Q。
这样，每个采样电路被配置为与写入数据选通信号WDQS的上升沿同步地采样每个数据信号INi，以生成每个上升采样信号SSiR，并与写入数据选通信号WDQS的下降沿同步地采样每个数据信号INi，以生成每个下降采样信号SSiF。
第一锁存器LAT1可以包括第四触发器151和第五触发器152。第四触发器151具有接收上升采样信号SS1R的数据端子D，接收写主时钟信号PWY的时钟端子CK和提供上升锁存信号SL1R的输出端子Q。第五触发器152具有接收下降采样信号SS1F的数据端子D，接收写主时钟信号PWY的时钟端子CK和提供下降锁存信号SL1F的输出端子Q。
这样，每个锁存电路被配置为与写入主时钟信号PWY同步地锁存每个上升采样信号SSiR，以生成每个上升锁存信号SLiR，并与写入主时钟信号PWY同步地锁存每个下降采样信号SSiF，以生成每个下降锁存信号SLiF。
图10是示出包括在图1的输入-输出电路中的寄存器电路的示例实施例的图。参考图10，寄存器电路201可以包括多个寄存器单元每个寄存器单元可以从锁存电路接收每个上升锁存信号SLiR和每个下降锁存信号SLiF，以生成每个上升测试结果信号TOiR和每个下降测试结果信号TOiF。
第一寄存器单元RU1可以包括第一运算电路(OPR)211、第二运算电路212、第一触发器213和第二触发器214。第二寄存器单元RU2可以包括第一运算电路221、第二运算电路222、第一触发器223和第二触发器224。以这种方式，最后一个寄存器单元，即第n个寄存器单元Run，可以包括第一运算电路231、第二运算电路232、第一触发器233和第二触发器234。
图10示出了与通过DDR方案传送数据信号的情况相对应的示例性实施例。在下文中，参照图10描述第一寄存器单元RU1的示例实施例。其他寄存器单元具有与第一寄存器单元RU1基本相同的配置，因此省略重复的图示和描述。下面将参照图13描述寄存器电路201的操作。
第一运算电路211对相应的上升锁存信号SL1R和相应的下降测试结果信号TO1F执行第一逻辑运算。第一触发器213具有接收第一运算电路211的输出的数据端子D、接收测试时钟信号TCK的时钟端子CK和提供相对应的上升测试输出信号TO1R的输出端子Q。换句话说，第一触发器213与测试时钟信号TCK同步地锁存第一运算电路211的输出，以生成相应的上升测试结果信号TO1R。
第二运算电路212对相应的下降锁存信号SL1F和对应于下一个寄存器单元RU2的上升测试结果TO2R执行第二逻辑运算。第二触发器214具有接收第二运算电路212的输出的数据端子D、接收测试时钟信号TCK的时钟端子CK以及提供相应的下降测试输出信号TO1F的输出端子Q。换句话说，第二触发器214与测试时钟信号TCK同步地锁存第二运算电路212的输出，以生成相应的下降测试结果信号TO1F。
因此，后一个寄存器单元的输出可以被提供为前一个寄存器单元的输入。特别地，第一寄存器单元RU1的上升测试结果TO1R可以输入到最后寄存器单元RUn的第二运算电路232，使得寄存器单元可以形成反馈回路。
图11是示出包括在图10的寄存器电路中的运算电路的示例实施例的图，图12是用于描述图11的运算电路的操作的图。图11示出了图10中的第一运算电路211的示例实施例。图10中的第二运算电路212可以具有与第一运算电路211基本相同的配置，并且省略重复的图示和描述。
参考图11，第一运算电路211可以包括第一逻辑门LG1、第二逻辑门LG2和第三逻辑门LG3。第一逻辑门LF1对上升锁存信号SL1R和第一控制信号M1执行逻辑运算。第二逻辑门LG2对下降测试结果信号TO1F和第二控制信号M0执行逻辑运算。第三逻辑门LG3对第一逻辑门LG1和第二逻辑门LG2的输出执行逻辑运算。第三逻辑门LG3的输出被提供给第一触发器213，使得第一触发器213可以与测试时钟信号TCK同步地锁存第三逻辑门LG2的输出，以生成上升测试结果信号TO1R。
图12示出了当第一逻辑门LG1和第二逻辑门LG2被实现为AND逻辑门并且第三逻辑门LG3被实现为XOR逻辑门时，第一运算电路211的示例操作。参考图10、图11和图12，寄存器电路201可以根据第一控制信号M1和第二控制信号M0的逻辑电平执行各种功能。
当第一控制信号M1具有逻辑低电平(即，值“0”)并且第二控制信号M0具有逻辑低电平时，第一逻辑门LG1输出逻辑低电平而与上升锁存信号SL1R的逻辑电平无关，并且第二逻辑门LG2输出逻辑低电平而与下降测试结果信号TO1F无关。在这种情况下，第三逻辑门LG3总是输出相同的逻辑电平，因此寄存器电路201可以执行复位功能。
当第一控制信号M1具有逻辑低电平并且第二控制信号M0具有逻辑高电平(即，值“1”)时，第一逻辑门LG1输出逻辑低电平而与上升锁存信号SL1R无关，并且第二逻辑门LG2的逻辑电平根据下降测试结果信号TO1F的逻辑电平输出逻辑电平。在这种情况下，第三逻辑门LG3根据下降测试结果信号TO1F的逻辑电平输出逻辑电平而与上升锁存信号SL1R的逻辑电平无关，因此寄存器电路201可以执行线性反馈移位寄存器(LFSR)功能。
当第一控制信号M1具有逻辑高电平并且第二控制信号M0具有逻辑低电平时，第一逻辑门LG1根据上升锁存信号SL1R和第二逻辑门LG2的逻辑电平输出逻辑低电平，而与下降测试结果信号TO1F的逻辑电平无关。在这种情况下，第三逻辑门LG3根据下降测试结果信号TO1F的逻辑电平输出逻辑电平，而与上升锁存信号SL1R的逻辑电平无关，因此寄存器电路201可执行简单的寄存器功能。
当第一控制信号M1具有逻辑高电平且第二控制信号M0具有逻辑高电平时，第一逻辑门LG1根据上升锁存信号SL1R的逻辑电平输出逻辑电平，并且第二逻辑门LG2根据下降测试结果信号TO1F输出逻辑电平。在这种情况下，第三逻辑门LG3根据上升锁存信号SL1R的逻辑电平和下降测试结果信号TO1F输出逻辑电平，因此寄存器电路201可以执行多输入移位寄存器(MISR)功能。
这样，寄存器电路201可以根据控制信号M1和M0的逻辑电平执行各种功能。可以基于存储在图3中的模式寄存器412中的测试信息生成控制信号M1和M0。
图13是示出根据示例实施例的输入-输出电路的操作的时序图。在图13中，时间点之间的间隔对应于写入数据选通信号WDQS的循环周期。参考图13，写入数据选通信号WDQS可以包括根据正常写入协议的前导(preamble)时钟。与写入数据选通信号WDQS的上升沿同步的位以及与写入数据选通信号WDQS的下降沿同步的位从时间点T1通过DDR方案通过输入信号IN1提供。如参照图5至图8所述，时间点T1对应于从写入命令的写入延迟之后的时间点。
图9中的第一触发器132与写入数据选通信号WDQS的上升沿同步地采样输入信号IN1，以提供输出信号SS1Ra，第二触发器133与写入数据选通信号WDQS的下降沿同步地采样输入信号IN1，以提供下降采样信号SS1F。第三触发器134与写入数据选通信号WDQS的下降沿同步地采样第一触发器132的输出信号SS1Ra，以提供上升采样信号SS1R。
图3中的控制逻辑410基于存储在模式寄存器412中的写入延迟、突发长度和第一延迟时间tD1生成写主时钟信号PWY。如上所述，可以基于图1中的采样块120的建立/保持时间确定第一延迟时间tD1。
图9中的第四触发器151与写入主时钟信号PWY的上升沿同步地采样上升采样信号SS1R，以输出上升锁存信号SL1R。第五触发器152与写入主时钟信号PWY的下降沿同步地采样下降采样信号SS1F，以输出下降锁存信号SL1F。
图1中的延迟电路DEL将写入主时钟信号PWY延迟第二延迟时间tD2以生成测试时钟信号TCK。如上所述，可以基于图1中的锁存块140的建立/保持时间来确定第二延迟时间tD2。
图10中的第一寄存器单元RU1与测试时钟信号TCK同步地输出上升测试结果信号TO1R和下降测试结果信号TO1F。测试结果信号TO1R和TO1F的位值和可以等于或不同于输入信号IN1的位值 和
这样，根据示例实施例的存储器件的输入-输出电路可以根据正常写入路径和正常写入协议执行MISR功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。
图14是示出根据示例实施例的输入-输出电路的图。参考图14，输入-输出电路12可以包括接收电路102和寄存器电路202。
接收电路102通常在正常写入模式中也在测试写入模式中根据正常写入协议进行操作。接收电路102接收多个输入信号以生成多个锁存信号正常写入协议与参考图5至图8描述的相同。
寄存器电路202基于测试写入模式中的锁存信号生成多个测试结果信号可以响应于指示正常写入模式或测试写入模式的模式信号MD，在正常写入模式下禁用并且在测试写入模式中启用寄存器电路202。例如，可以基于存储在模式寄存器412中的测试信息，从图3中的控制逻辑410生成模式信号MD。
在一些示例性实施例中，输入-输出电路12可以对应于用于从主机设备接收命令-地址信号的命令-地址输入-输出电路。在这种情况下，命令-地址输入-输出电路12的接收电路102可以包括多个命令-地址引脚和多个采样电路
命令-地址引脚可以分别接收命令-地址信号作为输入信号采样电路可以分别与系统时钟信号CLK同步地采样命令-地址信号以生成多个采样信号寄存器电路200可以包括多个寄存器单元其被配置为分别从采样电路接收锁存信号以生成测试结果信号
命令-地址输入-输出电路12还可以包括被配置为接收系统时钟信号CLK以过滤和去除系统时钟信号CLK的前导时钟的滤波器电路FLT，以及被配置为延迟滤波器电路FLT的输出以生成测试时钟信号TCK的延迟电路DEL。寄存器电路202可以与测试时钟信号TCK同步操作。如上所述，寄存器电路202可以形成反馈回路以执行MISR功能。
在正常写入模式中，锁存信号可以被提供给图2和图3中的内部电路400，并且锁存信号的写入数据可以写入存储单元阵列。在测试写入模式下，可以将锁存信号提供给寄存器电路202，并且锁存信号可用于生成测试结果信号
这样，根据示例性实施例的存储器件的输入-输出电路12可以根据正常写入路径和正常写入协议执行MISR功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。此外，根据示例实施例的存储器件的输入-输出电路12可以在对命令-地址链接的测试的情况下通过对与系统时钟信号的前导时钟相对应的命令-地址信号进行滤波来增强测试结果的可靠性。
图15是示出包括在图14的输入-输出电路中的接收电路的示例实施例的图。参照图15，接收电路102可以包括接收输入信号作为命令-地址信号的多个命令-地址引脚以及多个采样电路
图15示出了与通过DDR方案传送命令-地址信号的情况相对应的示例性实施例。在下文中，参考图15描述第一采样电路SMP1的示例实施例。其他采样电路具有与第一采样电路SMP1基本相同的配置，因此省略重复的图示和描述。下面将参照图16描述接收电路102的操作。
第一采样电路SMP1可以包括接收器RX 161、第一触发器162、第二触发器163和第三触发器164。接收器161可以缓冲命令-地址信号IN1，以提供缓冲的命令-地址信号。第一触发器162具有接收接收器161的输出的数据端子D、接收系统时钟信号CLK的时钟端子CK以及提供采样信号SL1Ra的输出端子Q。第二触发器163具有接收接收器161的输出的数据端子D、接收测试时钟信号CLK的反相信号的时钟端子CK以及提供下降锁存信号SL1F的输出端子Q。第三触发器164具有接收第一触发器162的输出的数据端子D、接收系统时钟信号CLK的反相信号的时钟端子CK以及提供上升锁存信号SL1R的输出端子Q。
这样，每个采样电路被配置为与系统时钟信号CLK的上升沿同步地采样每个命令-地址信号INi，以生成每个上升锁存信号SLiR，与系统时钟信号CLK的下降沿同步地采样每个命令-地址信号INi，以生成每个下降锁存信号SLiF。图14的输入-输出电路12中的寄存器电路202可以具有与图10中的寄存器电路201基本相同的配置，并省略重复的图示和描述。
图16是示出根据示例实施例的输入-输出电路的操作的时序图。在图16中，时刻之间的间隔对应于系统时钟信号CLK的周期。参考图16，在测试写入模式下，系统时钟信号CLK可以保持去激活状态，并且当传送命令-地址信号IN1时开始切换。系统时钟信号CLK可以包括根据正常写入协议的前导时钟，并且命令-地址信号IN1的位可以与前导时钟相邻的系统时钟信号的时钟同步地从主机设备传送。与系统时钟信号CLK的上升沿同步的位和与系统时钟信号CLK的下降沿同步的位从时间点T1以DDR方案通过命令-地址信号IN1提供。
图15中的第一触发器162与系统时钟信号CLK的上升沿同步地采样命令-地址信号IN1，以提供输出信号SL1Ra，并且第二触发器163与系统时钟CLK的下降沿同步地采样命令-地址信号IN1，以提供下降锁存信号SL1F。第三触发器164与系统时钟信号CLK的下降沿同步地采样第一触发器122的输出信号SL1Ra，以提供上升锁存信号LS1R。
图14中的滤波器电路FLT 14接收系统时钟信号CLK以对前导时钟进行滤波和去除，并且延迟电路DEL将滤波器电路FLT的输出延迟第三延迟时间tD3以生成测试时钟信号TCK。可以基于图14中的采样电路 的建立/保持时间来确定第三延迟时间tD3。
在正常写入模式中，当系统时钟信号CLK正在切换时，命令-地址信号的位被传送到存储器件。相反，在测试写入模式中，系统时钟信号CLK保持去激活状态，并开始切换以传送命令-地址信号的位。前导时钟被包括在系统时钟信号CLK中用于增强信号完整性，并且可以通过去除前导时钟来生成测试时钟信号TCK。
图10中的第一寄存器单元RU1与测试时钟信号TCK同步地输出上升测试结果信号TO1R和下降测试结果信号TO1F。测试结果信号TO1R和TO1F的位值和可以等于或不同于输入信号IN1的位值 和
因此，根据示例性实施例的存储器件的输入-输出电路12可以根据正常写入路径和正常写入协议执行MISR功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。此外，根据示例实施例的存储器件的输入-输出电路12可以在对命令-地址链接的测试的情况下通过对与系统时钟信号的前导时钟相对应的命令-地址信号进行滤波来增强测试结果的可靠性。
图17是示出根据示例实施例的移动系统的框图。参考图17，移动系统1200包括应用处理器1210、连接单元1220、易失性存储设备(VM)1230、非易失性存储设备1240、用户接口1250和电源1260。
应用处理器1210可以运行诸如web浏览器、游戏应用、视频播放器等的应用。连接单元1220可以执行与外部设备的有线或无线通信。易失性存储器件1230可以存储由应用处理器1210处理的数据，或者可以作为工作存储器来操作。例如，易失性存储器件1230可以是诸如DDR SDRAM、LPDDRSDRAM、GDDR SDRAM、RDRAM等的动态随机存取存储器。非易失性存储器件1240可以存储引导镜像以引导移动系统1200以及其他数据。用户界面1250可以包括诸如键盘、触摸屏等的至少一个输入设备，以及诸如扬声器、显示设备等的至少一个输出设备。电源1260可以向移动系统1200提供电力供应电压。在一些实施例中，移动系统1200还可以包括相机图像处理器(CIS)和/或存储设备，诸如存储卡、固态驱动器(SSD)、硬磁盘驱动器(HDD)、CD-ROM等。
易失性存储器件1230和非易失性存储器件1240可以包括参考图1至图16所描述的输入-输出电路。输入-输出电路可以根据正常写入路径和正常写入协议执行MISR功能。由于在与正常写入操作相同的定时条件下执行MISR功能，因此可以有效地执行MISR功能而不考虑用于测试写入操作的附加定时调整。此外，根据示例性实施例的存储器件的输入-输出电路可以通过在命令-地址链路的测试的情况下对与系统时钟信号的前导时钟相对应的命令-地址信号进行滤波来增强测试结果的可靠性。
本发明构思可以应用于包括存储器设备的任何设备和系统。例如，本发明构思可以应用于诸如手机、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字照相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等的系统。
上述是示例性实施例的说明，而不应被解释为对其的限制。虽然已经描述了几个示例性实施例，但是本领域技术人员将容易地理解，在实质上不脱离本发明构思的情况下，可以在示例实施例中进行许多修改。
Claims (20)
1.一种集成电路装置，包括：
具有接收电路和寄存器电路的输入/输出(IO)电路，所述接收电路被配置为支持正常写入模式和测试写入模式两者，生成多个锁存信号并接收多个输入信号，并且所述寄存器电路被配置为当所述接收电路设置在测试写入模式中时，响应于所述多个锁存信号而生成多个测试结果信号。
2.如权利要求1所述的装置，其中，所述接收电路在正常写入模式期间与时钟信号同步操作，并且所述寄存器电路与作为时钟信号的延迟版本的延迟时钟信号同步操作。
3.如权利要求1所述的装置，其中所述接收电路包括：
多个采样电路，被配置为通过与写入数据选通信号同步地采样由所述I/O电路接收的数据信号，来生成相应的多个采样信号；以及
多个锁存电路，被配置为与写入主时钟信号同步地锁存多个采样信号。
4.如权利要求3所述的装置，还包括：
延迟电路，被配置为通过延迟写入主时钟信号来生成测试时钟信号；以及
其中，所述寄存器电路被配置为与测试时钟信号同步操作。
5.如权利要求3所述的装置，其中，所述多个采样电路中的每一个被配置为通过与写入数据选通信号的上升沿同步地采样相应的数据信号，以生成上升采样信号，并通过与写入数据选通信号的下降沿同步地采样相应的数据，以生成下降采样信号；并且其中，所述多个锁存电路中的每一个被配置为通过与写主时钟信号同步地锁存上升采样信号中的每一个来生成上升锁存信号，并通过与写入主时钟信号同步地锁存下降采样信号中的每一个来生成下降锁存信号。
6.如权利要求5所述的装置，其中，所述寄存器电路包括多个寄存器，其被配置为与测试时钟信号同步地接收上升锁存信号和下降锁存信号，所述测试时钟信号是写入主时钟信号的延迟版本。
7.如权利要求6所述的装置，其中，所述多个寄存器中的每一个包括：
第一运算电路，被配置为对由所述多个寄存器中的相应一个寄存器生成的相应的上升锁存信号和相应的下降测试结果信号执行第一逻辑运算；以及
第二运算电路，被配置为对由所述多个寄存器中的相应一个寄存器生成的相应的下降锁存信号以及相应的上升测试结果信号执行第二逻辑运算。
8.如权利要求1所述的装置，其中，所述接收电路包括多个采样电路，其被配置为与由主机设备提供的系统时钟信号同步地采样所述命令-地址信号。
9.如权利要求8所述的装置，其中，所述采样电路被配置为响应于与所述系统时钟信号的上升沿同步地采样所述命令-地址信号而生成上升锁存信号，并且响应于与系统时钟信号的下降沿同步地采样所述命令-地址信号而生成下降锁存信号。
10.一种输入-输出电路，包括：
接收电路，被配置为通常在正常写入模式中和测试写入模式中根据正常写入协议进行操作，并且被配置为接收多个输入信号以生成多个锁存信号；以及
寄存器电路，被配置为基于所述测试写入模式中的锁存信号生成多个测试结果信号。
11.如权利要求10所述的输入-输出电路，其中，所述接收电路根据所述正常写入协议与时钟信号同步地操作，并且所述寄存器电路与从所述时钟信号延迟的延迟时钟信号同步地操作。
12.如权利要求10所述的输入-输出电路，其中，所述接收电路包括：
多个数据引脚，接收数据信号作为输入信号；
多个采样电路，被配置为与写入数据选通信号同步地采样数据信号，以生成多个采样信号；以及
多个锁存电路，被配置为与写入主时钟信号同步地锁存采样信号，以生成锁存信号。
13.如权利要求12所述的输入-输出电路，其中，所述写主时钟信号是根据所述正常写入协议基于写入延迟和突发长度生成的。
14.如权利要求13所述的输入-输出电路，还包括：
延迟电路，被配置为延迟写入主时钟信号以生成测试时钟信号，
其中，所述寄存器电路被配置为与所述测试时钟信号同步地操作。
15.如权利要求10所述的输入-输出电路，其中，所述接收电路包括：
多个命令-地址引脚，接收命令-地址信号作为输入信号；
多个采样电路，被配置为与从主机设备提供的系统时钟信号同步地采样所述命令-地址信号，以生成锁存信号。
16.如权利要求15所述的输入输出电路，其中，在所述测试写入模式中，所述系统时钟信号保持去激活状态，并且当所述命令-地址信号被传送时开始切换。
17.如权利要求16所述的输入输出电路，其中，所述系统时钟信号包括前导时钟，并且与与所述前导时钟邻近的所述系统时钟信号的时钟同步地从所述主机设备传送所述命令-地址信号的位。
18.如权利要求17所述的输入-输出电路，还包括：
滤波器电路，被配置为接收所述系统时钟信号以过滤和去除所述前导时钟；以及
延迟电路，被配置为延迟滤波器电路的输出以生成测试时钟信号，
其中，所述寄存器电路被配置为与所述测试时钟信号同步地操作。
19.如权利要求15所述的输入-输出电路，其中，所述采样电路中的每一个被配置为与所述系统时钟信号的上升沿同步地采样所述命令-地址信号中的每一个，以生成上升锁存信号中的每一个，并与系统时钟信号的下降沿同步地采样命令-地址信号中的每一个，以生成下降锁存信号中的每一个。
20.一种输入-输出电路，包括：
多个输入输出引脚，其接收多个输入信号；
接收电路，被配置为通常在正常写入模式和测试写入模式中根据正常写入协议与时钟信号同步地操作，并且被配置为接收输入信号以生成多个锁存信号；以及
寄存器电路，被配置为在测试写入模式中与从时钟信号延迟的延迟时钟信号同步地操作，并且在测试写入模式中基于锁存信号生成多个测试结果信号。
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112102874A (zh) * | 2020-08-13 | 2020-12-18 | 深圳市宏旺微电子有限公司 | Dram测试系统、测试方法和装置 |
| CN112614537A (zh) * | 2020-12-30 | 2021-04-06 | 海光信息技术股份有限公司 | 协议检测器、时钟寄存缓冲器、存储器和内存模组 |
| CN113129951A (zh) * | 2020-01-15 | 2021-07-16 | 美光科技公司 | 用于延迟控制的设备和方法 |
| CN115775579A (zh) * | 2023-02-13 | 2023-03-10 | 睿力集成电路有限公司 | 采样控制电路、方法和存储器 |
| WO2023178846A1 (zh) * | 2022-03-23 | 2023-09-28 | 长鑫存储技术有限公司 | 一种信号采样电路以及半导体存储器 |
| WO2023216385A1 (zh) * | 2022-05-13 | 2023-11-16 | 长鑫存储技术有限公司 | 命令处理电路及数据处理电路 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030172240A1 (en) * | 2001-01-23 | 2003-09-11 | Brian Johnson | Method and apparatus for clock synchronization between a system clock and a burst data clock |
| CN1851821A (zh) * | 2005-04-23 | 2006-10-25 | 英飞凌科技股份公司 | 半导体存储器和调整时钟信号与选通信号间相位关系的方法 |
| CN101232285A (zh) * | 2007-01-24 | 2008-07-30 | 海力士半导体有限公司 | Dll电路及其控制方法 |
| CN102281051A (zh) * | 2010-06-09 | 2011-12-14 | 海力士半导体有限公司 | 数据输入电路 |
| US20160161552A1 (en) * | 2011-03-14 | 2016-06-09 | Rambus Inc. | Methods and Apparatus for Testing Inaccessible Interface Circuits in a Semiconductor Device |
| US20160180914A1 (en) * | 2014-12-19 | 2016-06-23 | SK Hynix Inc. | Semiconductor device and method of driving the same |
| CN107015094A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
-
2017
- 2017-09-29 CN CN201710906893.XA patent/CN109584944B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030172240A1 (en) * | 2001-01-23 | 2003-09-11 | Brian Johnson | Method and apparatus for clock synchronization between a system clock and a burst data clock |
| CN1851821A (zh) * | 2005-04-23 | 2006-10-25 | 英飞凌科技股份公司 | 半导体存储器和调整时钟信号与选通信号间相位关系的方法 |
| CN101232285A (zh) * | 2007-01-24 | 2008-07-30 | 海力士半导体有限公司 | Dll电路及其控制方法 |
| CN102281051A (zh) * | 2010-06-09 | 2011-12-14 | 海力士半导体有限公司 | 数据输入电路 |
| US20160161552A1 (en) * | 2011-03-14 | 2016-06-09 | Rambus Inc. | Methods and Apparatus for Testing Inaccessible Interface Circuits in a Semiconductor Device |
| US20160180914A1 (en) * | 2014-12-19 | 2016-06-23 | SK Hynix Inc. | Semiconductor device and method of driving the same |
| CN107015094A (zh) * | 2016-01-28 | 2017-08-04 | 三星电子株式会社 | 堆叠式存储器芯片的短路检测器件及其方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113129951A (zh) * | 2020-01-15 | 2021-07-16 | 美光科技公司 | 用于延迟控制的设备和方法 |
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