TWI484492B - 非揮發性記憶體序列核心架構 - Google Patents

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TWI484492B
TWI484492B TW096144786A TW96144786A TWI484492B TW I484492 B TWI484492 B TW I484492B TW 096144786 A TW096144786 A TW 096144786A TW 96144786 A TW96144786 A TW 96144786A TW I484492 B TWI484492 B TW I484492B
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Description

非揮發性記憶體序列核心架構 相關申請案之交互參照：
本申請案主張對2006年11月27日提出申請之美國臨時專利申請案第60/867,269號之優先權，該專利之教示全文以參照之方式併入本文中。
本發明係有關於非揮發性記憶體序列核心架構。
行動電子裝置(範例諸如數位相機、可攜式數位助理、可攜式音頻/視頻播放器和行動終端機)延續著對大容量儲存記憶體的需求，較佳係容量和速度性能增進中的非揮發性記憶體。例如，目前市售之音頻播放器能具有在256百萬位元組至40十億位元組之間，用於儲存音頻/視頻資料的記憶體。非揮發性記憶體(範例諸如快閃記憶體和硬式磁碟機)係較佳的，因為資料在缺乏電力時仍可保存，因此延長了電池使用期。
目前，硬式磁碟機具有高密度且能儲存40至160十億位元組的資料，但體積相對龐大。然而，快閃記憶體(亦以固態硬碟為人所知)因其高密度、非揮發性和相對於硬式磁碟機較小的體積而受歡迎。相對於單層式晶片，多層式晶片(MLC)的出現更增加在給定面積中的快閃記憶體密度。熟悉本技術之人士會理解快閃記憶體可組態為NOR快閃記憶體、NAND快閃記憶體或其他種類之快閃記憶體組態。NAND快閃記憶體因其較為緊密的記憶體陣列結構而在每個給定面積中具有較高密度。為了深入討論，所指稱之快閃記憶體應理解為任何種類之快閃記憶體裝置，範例諸如NOR和NAND種類之快閃記憶體。
雖然現存之快閃記憶體模組的操作速度對目前許多消費性電子裝置係足夠的，此種記憶體模組可能不足以用在未來須要高資料傳輸率的裝置中。例如，記錄高畫質動畫的行動多媒體裝置可能須要燒錄通量至少為10MB/s的記憶體模組，該記憶體模組無法從典型燒錄資料傳輸率為7MB/s的現有之快閃記憶體技術取得。多層式晶片因燒錄該晶片所須之多步驟燒錄順序而具有1.5MB/s之極低傳輸率。
許多標準記憶體裝置的問題在於所使用用於接收和用於提供資料之平行資料介面。例如，部份記憶體裝置以高達30MHz的操作頻率提供8、16或32位元平行資料。已知提供多位元平行資料之標準平行資料介面要承受已為人熟知之通訊降級效應(諸如串音、信號扭曲和信號衰減)，例如，當以超過標準平行資料介面之額定操作頻率操作時，會導致信號品質降級。為增加資料通量，具有序列資料介面之記憶體裝置已揭示於共同擁有之美國專利公報第20070076479號中，該專利在一頻率序列地接收和提供資料，例如200MHz。在美國專利公報第20070076479中揭示之該記憶體裝置能使用在記憶體裝置序列互連之系統中，如2007年2月16日提出申請之共同擁有之臨時專利申請案第60/902,003號所揭示，該專利之教示全文以提及之方式併入本文中。
圖1A顯示複數個記憶體裝置序列互連之系統，如美國專利公報第20070076479號所揭示。參考至圖1A，序列互連5包含與記憶體控制器序列連結之複數個記憶體裝置。該記憶體控制器包含從已整合序列互連之系統接收系統命令和資料，並提供讀取資料至該系統之系統介面。特別係裝置0由複數個資料輸入埠(SOP0、SIP1)、複數個資料輸出埠(SOP0、SOP1)、複數個控制輸入埠(IPE0、IPE1)、和複數個控制輸出埠(OPE0、OPE1)所組成。此等資料和控制信號從該記憶體控制器發送至記憶體裝置5。第二記憶體裝置(裝置1)係由種類與裝置0相同之埠組成。裝置1互連至裝置0。例如，裝置1能從裝置0接收資料和控制信號。一個或一個以上的額外裝置也可能以相似方式在裝置0和裝置1之側邊互連。該序列互連的最後一個裝置(例如裝置3)在預定的潛汱期之後，將資料和控制信號提供回該記憶體控制器。每個記憶體裝置(例如裝置0、1、2、3)輸出IPE0、IPE1、OPE0和OPE1(亦即控制輸出埠)之一回音(IPEQ0、IPEQ1、OPEQ0和OPEQ1)至該後續裝置。該等信號能自一裝置傳送至後續的序列連結裝置。提供單一時鐘信號至該複數個序列連結之記憶體裝置中的每一個裝置。
圖1B係描繪圖1A顯示之記憶體裝置其中一者之核心架構的方塊圖。記憶體裝置10包含多個相同的記憶體庫及其個別的資料、控制和定址電路，諸如記憶體庫A 12和記憶體庫B 14、連結至二記憶體庫12和14之位址和資料路徑開關電路16、以及與每個記憶體庫相連以提供資料至該開關電路16及自彼接收資料之相同的介面電路18及20。記憶體庫12和14較佳係非揮發性記憶體，範例諸如快閃記憶體。在邏輯上，記憶體庫12接收和提供之信號會以字元「A」標示，而記憶體庫14接收和提供之信號會以字元「B」標示。相同地，介面電路18接收和提供之信號會以數字「0」標示，而介面電路20接收和提供之信號會以數字「1」標示。介面電路18和20每個均從序列資料流中接收存取資料，該存取資料可包含例如供燒錄操作使用之命令、位址資訊和輸入資料。在讀取操作中，每個介面電路均將輸出資料作為序列資料流提供，以回應讀取命令和位址資料。該記憶體裝置10另外包含提供整體信號(諸如時鐘信號sclki和reset)至記憶體庫12和14二者之電路及個別的介面電路18和20之整體電路(諸如控制介面22和狀態/識別碼暫存器電路24)。以下更深入討論前述之電路。
記憶體庫12包含已為人熟知之記憶體周邊電路，諸如用於提供輸出資料DOUT_A及用於接收輸入燒錄資料DIN_A之偵測放大器和分頁緩衝區電路區塊26，及行解碼器區塊28。熟悉本技術之人士會理解區塊26也包含列解碼器電路。控制及預解碼器電路區塊30經由信號線ADDR_A接收位址信號和控制信號，且提供預解碼位址信號至行解碼器28、該偵測放大器及分頁緩衝區電路區塊26。
用於記憶體庫14之周邊電路與前文中描述用於記憶體庫12之周邊電路相同。記憶體庫B之電路包含用於提供輸出資料DOUT_B及用於接收輸入燒錄資料DIN_B之偵測放大器和分頁緩衝區電路32、行解碼器區塊34及控制和預解碼器電路區塊36。控制和預解碼器電路區塊36經由信號線ADDR_B接收位址信號和控制信號，且提供預解碼位址信號至行解碼器34、該偵測放大器和分頁緩衝區電路區塊36。能以已為人熟知之架構組態每個記憶體庫及與其對應之周邊電路。
在一般操作中，每個記憶體庫均對特定命令和位址作出回應，且若有必要，對輸入資料作回應。例如，記憶體庫12提供輸出資料DOUT_A以回應讀取命令和讀取位址，且能燒錄輸入資料以回應燒錄命令和燒錄位址。每個記憶體庫均能回應其他命令，範例諸如刪除命令。
在圖1B顯示之範例中，路徑開關16係能在雙模式之一模式下操作之雙埠電路，以在該記憶體庫12和14及在該介面電路18和20之間傳送信號。第一種模式係直接傳輸模式，其中記憶體庫12和介面電路18之信號能相互傳送。同時，記憶體庫14和介面電路20之信號也能在該直接傳輸模式中相互傳送。第二種模式係交互傳輸模式，其中記憶體庫12和介面電路20之信號能相互傳送。在同一時間，記憶體庫14和介面電路18的信號也能相互傳送。路徑開關16之單一埠組態將在後文中討論。
如前文曾提及，介面電路18和20將資料作為序列資料流接收和提供。此可用於減少晶片之引腳需求及增加高操作頻率之整體信號通量。因為通常將記憶體庫12和14之電路組態為平行位址和資料，所以轉換電路是必要的。
介面電路18包含序列資料連結40、輸入序列至平行暫存器42和輸出平行至序列暫存器44。序列資料連結40接收序列輸入資料SIP0、輸入致能信號IPE0和輸出致能信號OPE0，且提供序列輸出資料SOP0、輸入致能回音信號IPEQ0和輸出致能回音信號OPEQ0。信號SIP0(和SIP1)係能包含位址、命令和輸入資料之序列資料流。序列位元連結40提供對應於SIP0之經緩衝序列輸入資料SER_IN0且從輸出平行至序列暫存器44接收序列輸出資料SER_OUT0。輸入序列至平行暫存器42接收SER_IN0並將其轉換為平行信號組PAR_IN0。輸出平行至序列暫存器44接收平行輸出資料組PAR_OUT0並將其轉換為序列輸出資料SER_OUT0，SER_OUT0隨後作為資料流SOP0提供。輸出平行至序列暫存器44也能從狀態/識別碼暫存器24接收資料，以其所儲存之資料取代該PAR_OUT0資料輸出。此特性之其他細節將在後文中討論。此外，組態序列資料連結40以容納該控制信號和資料信號與其他記憶體裝置10之菊鍊串接。
序列介面電路20與介面電路18有相同組態，且包含序列資料連結46、輸入序列至平行暫存器48和輸出平行至序列暫存器50。序列資料連結46接收序列輸入資料SIP1、輸入致能信號IPE1和輸出致能信號OPE1，並提供序列輸出資料SOP1、輸入致能回音信號IPEQ1和輸出致能回音信號OPEQ1。序列資料連結46提供對應於SIP1之經緩衝序列輸入資料SER_IN1且從輸出平行至序列暫存器50接收序列輸出資料SER_OUT1。該輸入序列至平行暫存器50接收SER_IN1且將其轉換為平行信號組PAR_IN1。輸出平行至序列暫存器48接收平行輸出資料組PAR_OUT1且將其轉換為序列輸出資料SER_OUT1，SER_OUT1隨後作為資料流SOP1提供。輸出平行至序列暫存器48也能從狀態/識別碼暫存器24接收資料，以其所儲存之資料取代該PAR_OUT1資料輸出。如同序列資料連結40，組態序列資料連結46以容納該控制信號和資料信號與其他記憶體裝置10之菊鍊串接。
控制介面22包含標準輸入緩衝器電路，及產生分別對應於晶片選擇(CS#)、序列時鐘(SCLK)和重設(RST#)信號之內部晶片選擇信號chip_sel、內部時鐘信號sclki、和內部重設信號reset。雖然信號chip_sel主要係由序列資料連結40和46所使用，reset和sclki係由遍及記憶體裝置10之許多電路所使用。
雖然該序列資料介面提供超越平行資料介面架構之效能優點，此等優點卻能由記憶體庫12和14之效能降級所抵消。更具體地說，使記憶體密度增加的推動力反而會影響能多快速地從記憶體單元偵測資料，特別係NAND組態之快閃記憶體。為描繪此問題，在圖2中顯示圖1B之NAND組態快閃記憶體的一部分。
參考圖1B和圖2，記憶體庫12包含i個位元線組，其中i係大於0之整數值，且每組均包含偶數位元線及奇數位元線。例如，位元線組1包含偶數位元線BL1_e和奇數位元線BL1_o。每條位元線至少連結一個NAND單元串，其中每個NAND單元串均包含複數個在對應位元線和共同源極線CSL之間序列連結之非揮發性記憶體單元和存取電晶體。該等存取電晶體包含用於接收電源選擇線信號SSL之電源選擇電晶體，及用於接收接地選擇線信號GSL之接地選擇電晶體。在此二存取電晶體之間序列連結複數個非揮發性記憶體單元，諸如快閃記憶體單元。在本範例中，有32個序列連結之快閃記憶體單元，具有分別耦合至字元線WL1至WL32之閘端點。
偵測放大器和分頁緩衝區電路區塊26包含i個分頁緩衝區單位60，或每個位元線組一個分頁緩衝區單位。因為該位元線間距狹窄，分頁緩衝區60係由位元線組之偶數和奇數位元線所共享。因此接收偶數和奇數選擇信號BSLe和BSLo之選擇電晶體係必要的，以選擇該組之一位元線以將其耦合至分頁緩衝區單位60。每個分頁緩衝區單位60從該等位元線偵測及鎖存資料，熟悉本技術之人士會理解該分頁緩衝區鎖存供燒錄之寫入資料。分享共同字元線WL1－WL32、SSL和GSL線之每個NAND單元串均稱為記憶體庫，而連結至一條共同字元線之該等記憶體單元稱為頁。熟悉本技術之人士應可理解如何執行快閃記憶體之讀取、燒錄和刪除操作。
圖3係用於將圖2之分頁緩衝區單位60中的資料耦合至資料線之偵測放大器和分頁緩衝區電路區塊26之列選擇電路的電路示意圖。圖3之範例描繪一種可能的邏輯解碼設計，其中預設數量之分頁緩衝區與16條資料線DL1至DL16中的每一條連結。在本範例中，有16個組態相同之資料線解碼器電路70，各耦合至每一條資料線DL1至DL16。下列描述參考耦合至DL1之資料線解碼器電路70。資料線解碼器電路70包含由32個分頁緩衝區單位60組成之16個群組。在每個群組中，一分頁緩衝區單位的輸入/輸出端點耦合至對應的第一級n通道傳送電晶體72。所有第一級n通道傳送電晶體均平行連結至第一級選擇信號YA1至YA32並為其所控制，以將一分頁緩衝區單位60選擇性地耦合至一第二級n通道傳送電晶體74。因為在每個群組中有一個第二級n通道傳送電晶體74，總共有16個第二級n通道傳送電晶體74平行連結至DL1，每個均分別由第二級選擇信號YB1至YB16所控制。因為信號YA1至YA32與YB1至YB16由所有資料線解碼器電路70所交叉分享，一個第一級選擇信號和一個第二級選擇信號線之致動將一個分頁緩衝區單位60從每個資料線解碼器電路70耦合至對應之資料線。
在讀取、燒錄驗證和刪除驗證操作中，會在對應之分頁緩衝區單位60中偵測及鎖存該已選擇分頁中的單元資料。然後列解碼選擇耦合至該等資料線之分頁緩衝區單位。偵測與已選擇之記憶體單元產生的單元電流相關，且該單元電流與該NAND單元串中之單元數量相關。在圖2之範例中，該單元電流在以90微米製程技術製造之32單元NAND串中通常少於1(μA)。不幸地，使記憶體陣列密度增加以降低裝置成本的推動力導致在每個NAND單元串中加入更多記憶體單元。結果，該單元電流會更形減少，因此須要更敏感的偵測電路且/或更多偵測時間。此問題中另外混合了因該位元線之實質長度所導致的位元線RC延遲，及隨著每個NAND單元串之單元數量增加而增加之NAND單元串接面電容。此等實質改變結合用於減少特徵尺寸之先進製造程序使得該單元電流問題更形惡化。此單元電流問題已為人熟知，如June Lee等人於2003年11月之國際電機電子工程學會(IEEE)固態電路期刊第38卷pp.1934－1942中所論述之「用於大量儲存應用之90微米互補金氧半導體1.8伏特2十億位元NAND快閃記憶體」。與使用先進製造程序有關的其他更深入問題已然產生，其中長位元線導致遍及製程步驟之製程均勻性問題，因此隨著缺陷可能性的增加而使每片晶圓之良率減少。
此問題的一個可能解答係限制每個NAND單元串中的記憶體單元數量，及將大記憶體陣列分割為多個記憶體庫。具有多記憶體庫的優點在於直接在記憶體庫間轉移資料的能力，而無須將資料轉移至該記憶體裝置外。使用多記憶體庫的缺點在於每個記憶體庫須要自有之偵測放大器和分頁緩衝區電路區塊26組，因此增加額外的電路耗用和晶片面積。用以實現直接記憶體庫至記憶體庫資料轉移所須要的複雜電路和面積耗用也消耗額外的晶片面積。
在第一個實施樣態中，本發明提供一種記憶體系統。該記憶體系統包含記憶體庫和序列資料路徑。該記憶體庫提供序列位元流讀取資料以回應讀取操作，及接收序列位元流寫入資料後回應寫入操作。該序列資料路徑耦合該記憶體庫和輸入/輸出介面之間的該序列位元流讀取資料和該序列位元流寫入資料。根據一個實施例，該序列資料路徑包含用於從該輸入/輸出介面序列地接收存取資料之資料仲裁器，該存取資料包含命令和位址。該資料仲裁器將該命令和位址轉換為平行格式，及在該讀取操作期間將該序列位元流讀取資料傳送至該輸入/輸出介面。根據另一個實施例，該記憶體庫包含第一記憶體庫半部、第二記憶體庫半部和平行/序列資料轉換器。第一記憶體庫半部耦合至第一n條平行資料線，其中n係大於0之整數值。第二記憶體庫半部耦合至第二n條平行資料線。該平行/序列資料轉換器將第一和第二n條平行資料線其中一者選擇性地轉換為該序列位元流讀取資料，並針對第一和第二n條平行資料線其中一者將該序列位元流寫入資料選擇性地轉換為平行資料。
在本實施例之實施樣態中，第一記憶體庫半部包含第一扇區、第二扇區和第一分頁緩衝區。第一扇區具有耦合至記憶體單元之字元線和位元線。第二扇區具有耦合至記憶體單元之字元線和位元線。第一分頁緩衝區選擇性地耦合至第一扇區和第二扇區其中一者之位元線，並耦合至第一n條平行資料線。第二記憶體庫半部包含第三扇區、第四扇區和第二分頁緩衝區。第三扇區具有耦合至記憶體單元之字元線和位元線。第四扇區具有耦合至記憶體單元之字元線和位元線。第二分頁緩衝區選擇性地耦合至第三扇區和第四扇區其中一者之位元線，及耦合至第二n條平行資料線。在本實施樣態中，第一扇區和第二扇區之位元線被群組為位元線組，其中每個位元線組均耦合至共同位元線，且該共同位元線耦合至第一分頁緩衝區。相同地，第三扇區和第四扇區之位元線被群組為位元線組，其中每個位元線組均耦合至共同位元線，且該共同位元線耦合至第二分頁緩衝區。
在本實施例之其他實施樣態中，該平行/序列資料轉換器包含第一平行/序列資料轉換器、第二平行/序列資料轉換器及資料路徑選擇器。第一平行/序列資料轉換器循序耦合每個第一n條平行資料線至第一端點。第二平行/序列資料轉換器循序耦合每個第二n條平行資料線至第二端點。該資料路徑選擇器將第一端點和第二端點其中一者選擇性地耦合至雙向序列資料線。該記憶體系統另外包含用以接收命令和位址之控制邏輯，以在該讀取操作期間操作該記憶體庫、該平行/序列轉換器和該序列資料路徑。
在本實施樣態之其他實施例中，該記憶體系統另外包含用於提供該序列位元流讀取資料以回應讀取操作並用於接收該序列位元流寫入資料以回應寫入操作之其他記憶體庫。在本實施例中，該序列資料路徑包含用於選擇性地將該序列位元流寫入資料耦合至該記憶體庫和該其他記憶體庫其中一者之資料交換器。此外，該序列資料路徑將來自該記憶體庫和該其他記憶體庫其中一者之序列位元流讀取資料選擇性地耦合至該序列資料路徑之資料仲裁器。在一個替代實施例中，該記憶體系統另外包含用於將來自該記憶體庫和該其他記憶體庫其中一者之序列位元流讀取資料耦合至其他輸入/輸出介面之其他序列資料路徑。該其他序列資料路徑也將該序列位元流寫入資料耦合至該記憶體庫和該其他記憶體庫其中一者。該其他序列資料路徑能包含用於將該序列位元流寫入資料選擇性地耦合至該其他記憶體庫和該資料交換器其中一者，且將該序列位元流讀取資料選擇性地耦合至該資料交換器和其他資料仲裁器其中一者之第二資料交換器。提供用於將該資料交換器耦合至第二資料交換器之序列傳輸資料線。該記憶體系統能另外包含用於將來自該記憶體庫和該其他記憶體庫其中一者之序列位元流讀取資料選擇性地耦合至該序列資料路徑之序列傳輸開關。
本發明可能提供在記憶體系統中使用之方法。該方法包含：提供序列位元流讀取資料以回應讀取操作及接收序列位元流寫入資料以回應寫入操作；及耦合在該記憶體庫和輸入/輸出介面之間的該序列位元流讀取資料和該序列位元流寫入資料。
在第二個實施樣態中，本發明提供記憶體庫。該記憶體庫包含記憶體陣列、分頁緩衝區和循序耦合器。該記憶體陣列具有連結至位元線和字元線之記憶體單元。該分頁緩衝區在讀取操作期間鎖存該位元線之資料，及平行耦合該鎖存資料至預定數量之資料線。該循序耦合器循序耦合每個該預定數量之資料線至雙向序列資料線。該循序耦合器能包含具有耦合至每個該預定數量之資料線的端點之平行/序列資料轉換器。可控制該平行/序列資料轉換器以循序耦合每個端點至該雙向序列資料線。該記憶體庫能另外包含回應時鐘信號之計數器，該計數器用於控制第一平行/序列資料轉換器和第二平行/序列資料轉換器。該資料路徑選擇器由該計數器之最高有效位元所控制，該計數器之最高有效位元不為第一平行/序列資料轉換器和第二平行/序列資料轉換器所使用。
在另一個實施例中，該循序耦合器能包含第一平行/序列資料轉換器、第二平行/序列資料轉換器和資料路徑選擇器。第一平行/序列資料轉換器具有耦合至每個該預定數量之資料線的第一端點，並可控制第一平行/序列資料轉換器以循序耦合每個第一端點至第一區域雙向序列資料線。第二平行/序列資料轉換器具有耦合至每個該預定數量之第二資料線的第二端點，並可控制第二平行/序列資料轉換器以循序耦合每個第二端點至第二區域雙向序列資料線。該資料路徑選擇器將第一區域雙向序列資料線和第二區域雙向序列資料線其中一者選擇性地耦合至全域雙向序列資料線。
本發明可提供使用具有連結至位元線和字元線之記憶體單元的記憶體陣列的方法。該方法包含：在讀取操作期間鎖存該位元線之資料，且耦合該鎖存資料至預定數量之平行資料線；及循序耦合每個預定數量之資料線至雙向序列資料線。
在第三個實施樣態中，本發明提供記憶體庫。該記憶體庫包含第一記憶體扇區、第二記憶體扇區和分頁緩衝區。第一記憶體扇區具有連結至第一位元線和第一字元線之記憶體單元，其中第一位元線被配置成m個區段，其中m係大於0之整數值。第二記憶體扇區具有連結至第二位元線和第二字元線之記憶體單元，其中第二位元線被配置成m個區段。該分頁緩衝區將m個區段的每一個區段之第一位元線和第二位元線其中一者選擇性地耦合至預定數量的資料線。在本實施樣態之實施例中，經由以下步驟執行讀取操作：致動第一記憶體扇區中之第一字元線和第二記憶體扇區中之第二字元線其中一者之字元線以回應行位址，其中當該字元線係第一字元線其中一者時，耦合至少二記憶體單元至第一位元線，且當該字元線係第二字元線其中一者時，耦合至少二記憶體單元至第二位元線；選擇性地耦合第一位元線和第二位元線的其一位元線至共同位元線以回應列位址；以該分頁緩衝區偵測該共同位元線；及提供對應於該經偵測共同位元線之資料至該預定數量資料線其中之一者上。
本發明可能提供在具有連結至第一位元線和第一字元線之記憶體單元的記憶體庫中使用的方法，第一位元線被配置成m個區段，其中m係大於0之整數值。該方法包含：將m個區段的每一個區段之第一位元線和第二位元線其中一者選擇性地耦合至預定數量的資料線。
在第四個實施樣態中，本發明提供供記憶體庫使用之分頁緩衝區。該分頁緩衝區包含第一自解碼分頁緩衝區級和第二自解碼分頁緩衝區級。第一自解碼分頁緩衝區級偵測來自第一組共同位元線之資料，及提供該經偵測資料。該經偵測資料對應於第一組共同位元線的每條線，在對應的資料線上提供經偵測資料以回應在時鐘信號狀態中鎖存之主動列選擇位元。第二自解碼分頁緩衝區級偵測來自第二組共同位元線之資料，及提供該經偵測資料。該經偵測資料對應於第二組共同位元線的每條線，在對應的資料線上提供經偵測資料以回應在後續時鐘信號狀態中鎖存之主動列選擇位元。在本實施樣態之實施例中，經由以下步驟執行自解碼操作：鎖存第一自解碼分頁緩衝區級中的該主動列選擇位元，以回應反相時鐘信號狀態；從第一自解碼分頁緩衝區狀態提供該經偵測資料，並傳送該主動列選擇位元以回應該時鐘信號狀態；鎖存第二自解碼分頁緩衝區狀態中的該主動列選擇位元，以回應後續反相時鐘信號狀態；及從第二自解碼分頁緩衝區狀態提供該經偵測資料，以回應該後續時鐘信號狀態。
本發明可能提供在記憶體庫使用之分頁緩衝區中使用的方法。該方法包含：從第一組共同位元線偵測資料，及在對應的資料線上提供對應於第一組共同位元線的每條線之經偵測資料，以回應在時鐘信號狀態中鎖存之主動列選擇位元；及從第二組共同位元線偵測資料，及在對應的資料線上提供對應於第二組共同位元線的每條線之經偵測資料，以回應在後續時鐘信號狀態中鎖存之主動列選擇位元。
在第五個實施樣態中，本發明提供一種系統。該系統包含用於提供存取資料之記憶體控制器和複數個記憶體裝置之序列互連。每個記憶體裝置包含控制器、記憶體庫和序列資料路徑。該控制器接收該存取命令和包含在存取資料中之位址，用於執行對應於該存取命令之操作。該記憶體庫依據該存取命令來存取儲存在該位址所定址之記憶體位置中的資料，用於執行該操作。該序列資料路徑耦合該記憶體庫和輸入/輸出介面之間之該序列格式資料。
例如，該複數個記憶體裝置係序列連結的且該記憶體控制器發送存取命令之指令，範例諸如讀取和寫入命令。在讀取操作中，該記憶體裝置執行資料讀取操作及轉送該讀取資料至次一個記憶體裝置或該記憶體控制器。在寫入操作中，該記憶體裝置基於該記憶體控制器或前一個記憶體裝置所提供之資料執行資料寫入操作。該系統、該記憶體控制器和該裝置可執行如同操作該控制器和裝置之方法。
在回顧以下對本發明之特定實施例的描述與隨附圖式後，本發明之其他實施樣態和特性對原本熟悉本技術之人士會更顯而易見。
通常，本發明提供具有序列資料介面和序列資料路徑，作為序列位元流使用之記憶體系統，以從至少一記憶體庫接收資料及提供資料至該記憶體庫。該記憶體庫分成二個半部，其中每個半部分成上扇區和下扇區。每個扇區平行地提供資料至具有整合的列自解碼電路之共享二維分頁緩衝區。在該記憶體庫中的序列至平行資料轉換器將來自任一半部之平行資料耦合至該序列資料路徑核心。該具有整合的列自解碼電路之共享二維分頁緩衝區使每個記憶體庫耗用之電路和晶片面積最小化，且該序列資料路徑核心減少了通常用於佈線寬資料匯流排的晶片面積。因此在與具有相同密度之單記憶體庫系統比較時，無需大幅增加對應的晶片面積即可實現多記憶體庫系統。
圖4A係根據本發明實施例之非揮發性記憶體序列核心系統的方塊圖。序列核心記憶體系統100包含序列資料路徑102，其用於耦合在外部輸入/輸出介面引腳(稱為DATA/CMD_IN和DATA/CMD_OUT引腳)和至少一記憶體庫104之間的資料之序列位元流。記憶體庫可理解為包含有限間距之電路，諸如行解碼器、偵測放大器、分頁緩衝區、列解碼器電路和以近似於組成記憶體陣列之記憶體單元行及列的方式形成的其他電路。此種電路以近似於該記憶體陣列之方式形成，以最大化該電路之封裝密度而最小化電子信號之傳輸路徑，例如位元線電流和字元線電壓。序列核心記憶體系統100的其他功能區塊包含控制區塊106和用於提供必要之電壓位準之高電壓產生器108，該電壓位準為燒錄和刪除記憶體庫104之非揮發性記憶體單元之所須。該控制區塊106包含命令解碼器、暫存器和其他用於管理序列核心記憶體系統100的操作的相關控制電路(未圖示)。
根據本發明實施例，組態記憶體庫104以在序列位元流中提供讀取資料及接收寫入資料(用於燒錄)。在圖4A所示之範例中，該讀取資料和該寫入資料二者共享雙向序列資料線110，然而替代實施例能具有專屬的輸入與輸出單向資料線。在圖4A之實施例中，該序列資料路徑102接收該序列讀取資料並以序列格式將其傳送至DATA/CMD_OUT引腳，及傳送從DATA/CMD_IN接收之序列寫入資料至該記憶體庫104。因此，在讀取和寫入二種操作中，該資料在該記憶體庫和該資料I/O引腳之間以保持序列格式。現在描述序列資料路徑102的更多細節。
序列資料路徑102主要係負責在記憶體庫104及該DATA/CMD_IN引腳和該DATA/CMD_OUT引腳之任一者之間耦合序列格式之讀取或寫入資料。視情況，該序列資料路徑102能在二個或二個以上的記憶體庫及該DATA/CMD_IN引腳和該DATA/CMD_OUT引腳之任一者之間選擇性地耦合讀取或寫入資料。在其他替代實施例中，序列資料路徑102能直接在二個不同的記憶體庫之間耦合讀取資料。序列資料路徑102包含序列I/O介面112、資料仲裁器114和資料交換器116。
圖4B顯示圖4A所示之序列資料路徑102之細節。參考圖4A和4B，序列I/O介面112直接連結至該DATA/CMD_IN和該DATA/CMD_OUT引腳。序列I/O介面112可相似地組態為圖1B之序列資料連結40且包含美國專利公報第20070076479號所描述之相同電路。在本範例中，未圖示顯示在圖1B之序列資料連結40中之額外控制輸入信號，以簡化該示意圖。通常，序列I/O介面112接收及緩衝該外部已接收之輸入資料信號，且能包含透過電路傳送以將資料從該DATA/CMD_IN引腳直接耦合至該DATA/CMD_OUT引腳。若該命令並非給目前的記憶體裝置，此特性可用於傳送任何命令及選擇性的資料至其他記憶體裝置。序列I/O介面112包含用於從其之DATA/CMD_IN引腳接收序列輸入資料之輸入緩衝器120，和用以提供讀取資料及透過其之DATA/CMD_OUT引腳通過資料之輸出緩衝器或輸出裝置122。輸入緩衝器120和輸出裝置122係由一個或一個以上從控制區塊106接收之緩衝器控制信號所控制，參考如圖4A之B_CTRL。
資料仲裁器114從序列I/O介面112接收該序列資料。資料仲裁器114包含命令資料轉換器124和路徑開關126。命令資料轉換器124僅將該命令資料從序列格式轉換為平行格式，然後將其作為平行命令COMMAND送往控制區塊106。路徑開關126將序列I/O介面112選擇性地連結至命令資料轉換器124或資料交換器116之任一者，以回應來自控制區塊106(未圖示)之開關信號。命令資料轉換器124能包含在每個作動時脈邊緣序列地接收該命令資料之序列/平行移位暫存器，及具有來自該移位暫存器的每個狀態用於提供該平行命令之平行輸出。序列/平行移位暫存器在本技術中為人所熟知。由於該存取資料之資料結構已預先決定，例如該命令資料能係前二個位元組其後隨著寫入資料，控制區塊106可經由累計以傳送之時脈邊緣數量而知道命令資料轉換器124何時已載入所有的命令資料位元。任何已接收之寫入資料均保持序列格式，且序列地傳送至資料交換器116。因此，命令資料轉換器124僅會接收該命令資料，而該資料交換器僅會接收該寫入資料。
資料交換器116包含由來自控制區塊106之信號SWTCH所控制之其他路徑開關128，以在該記憶體庫和資料仲裁器114之間耦合序列資料，或經由對應的序列傳輸資料線118在二個不同記憶體庫之間耦合序列資料。若在該晶片上沒有其他記憶體庫，則不須要資料交換器116且直接從資料仲裁器114提供該序列資料至記憶體庫104。
現在描述序列核心記憶體系統100在讀取和寫入/燒錄操作時的操作。在讀取操作中，推測在DATA/CMD_IN引腳接收序列讀取資料命令，然後將其轉換為平行格式及藉由資料仲裁器114送往控制器106。然後控制器106致動記憶體庫104中合適的行與列以存取所須的資料。然後控制記憶體庫104以在序列位元流中提供該讀取資料至資料交換器116。若該讀取資料是要輸出至DATA/CMD_OUT引腳，則控制資料交換器116以將該讀取資料傳送至資料仲裁器114，該資料仲裁器經由DATA/CMD_OUT引腳將該讀取資料簡單地傳送至用於輸出之序列I/O介面112。
在寫入或燒錄操作中，在DATA/CMD_IN引腳接收之序列資料包含命令和寫入資料。該命令資料包含燒錄該寫入資料的位址之位址資料。該命令資料由資料仲裁器114轉換為平行格式及傳送至控制區塊106。須注意該命令在該序列位元流中接收於該寫入資料之前，所以當該寫入資料傳送至記憶體庫104時，能執行該命令之解碼以為該燒錄操作初始化電路。因為控制區塊106已接收燒錄命令，執行適合的燒錄演算法及施予適當的燒錄電壓以確保該寫入資料燒錄至該目標位址。若有必要，也能執行額外的演算法(諸如燒錄驗證)以重覆該燒錄步驟。
如先前在圖4A中所提及，記憶體庫104提供及接收序列資料。然而，熟悉本技術之人士會理解記憶體陣列(諸如快閃記憶體)在性質上原本就是平行的。此意謂著在任何單一讀取或寫入操作中，一位元以上的資料分別從該記憶體陣列中取出和寫入該記憶體陣列中。根據記憶體庫104之實施例，提供內部平行/序列轉換器以將序列資料轉換為平行格式，反之亦然。更具體地說，為在該記憶體陣列之位元線上的同時應用，將該記憶體陣列之位元線平行提供之讀取資料轉換為序列格式，且將序列寫入資料轉換為平行格式。此外，記憶體庫104經由順著該字元線和位元線二者的方向將該記憶體陣列分段為扇區而組態，以最大化字元線及位元線之效能。
圖5係根據本發明之實施例，描繪圖4A之記憶體庫104的實施例範例的方塊圖。記憶體庫200分成四個記憶體部分，顯示為扇區(扇區1、扇區2、扇區3和扇區4)202、204、206、和208。在圖5之記憶體庫200的實際方位中，每個扇區包含延伸自垂直方向之位元線和延伸自水平方向之字元線。經由範例所示，可將該記憶體單元組織為類似圖2所示之快閃記憶體NAND單元串。為驅動該等字元線，每個扇區均包含字元線驅動器區塊210，其能包含相關的解碼邏輯以在讀取和燒錄操作期間致動經選擇字元線。在本實施例中，對應於扇區202和204之字元線驅動器區塊210致動行的該相同邏輯字元線，以回應第一位址範圍中的行位址，而對應於扇區206和208之字元線驅動器區塊210致動行的該相同邏輯字元線，以回應第二位址範圍中的行位址。換言之，記憶體庫200之行的存取方式與傳統記憶體陣列相同，該傳統記憶體陣列係由具有相同數量之行的單一大扇區所組成。然而，字元線效能的改善係因為將每條字元線行分割為由其自身之字元線驅動器區塊210所驅動之較短的區段。因此，字元線驅動器區塊210的中心位置將該記憶體庫分割為左和右記憶體庫半部，其中扇區202和206形成左半部且扇區204和208形成右半部。
為了偵測位元線資料及鎖存燒錄資料，扇區202和206具有耦合至共享分頁緩衝區212之位元線，而扇區204和208具有耦合至共享分頁緩衝區214之位元線。因此，扇區202和204能稱為下扇區，而扇區206和208能稱為上扇區。組態分頁緩衝區212和214以選擇性地耦合至上扇區和下扇區其中一者，因此克服了每個扇區要有獨立分頁緩衝區組的需求。此有助於記憶體庫200面積的面積最小化。共享分頁緩衝區212和214的其他細節會於稍後描述。分頁緩衝區212和214在讀取操作期間平行偵測及鎖存位元線資料，以回應已致動字元線。與連結至單一字元線之記憶體單元相關之資料一般稱為資料頁。目前在圖5所描述之組態中，其中該記憶體庫的二半部中的字元線在邏輯上係相同的，分頁緩衝區212偵測及鎖存資料的第一半頁且分頁緩衝區214偵測及鎖存資料的第二半頁。然而熟悉本技術之人士會理解分頁緩衝區212和214在該經選擇字元線致動時，會偵測及鎖存該平行位元線資料。一旦鎖存，最後會將該讀取資料作為序列位元流輸出。
如同稍後所顯示的，第一輸入/輸出資料線組耦合至分頁緩衝區212，且第二輸入/輸出資料線組耦合至分頁緩衝區214。該等資料線組的寬度會係n位元寬，其中n係大於1之整數值。平行/序列轉換選擇器(P/SCS)216位於該二半部之間，其功能如同耦合至該等位元線組之循序耦合器，該等位元線組耦合至分頁緩衝區212和214。平行/序列資料轉換選擇器216置放在使二資料線組具有相同實際長度的位置，且實際長度最小以最小化負載電容係較佳的。在本實施例中，平行/序列轉換選擇器216將來自共享緩衝器212之平行資料轉換為序列格式送至資料線110上，或將來自共享緩衝器214之平行資料轉換為序列格式送至雙向序列資料線110上。更具體地說，該n條資料線的每一條均作為稱為GLOB_DATA之信號循序地耦合至單一雙向資料線110。平行/序列轉換選擇器216將雙向序列資料線110上的序列資料轉換為供該n條資料線使用之平行格式，該n條資料線耦合至共享分頁緩衝區212或共享分頁緩衝區214。例如，控制平行/序列轉換選擇器216以將對應於分頁緩衝區212之每一條該n條資料線耦合至雙向序列資料線110，隨後耦合對應於分頁緩衝區214之每一條該n條資料線。
以下範例係用以描繪資料線數量和儲存在分頁緩衝區212和214任一者中的半頁資料尺寸之間的關係。例如，若分頁緩衝區212鎖存1024位元之半頁，且該資料線寬度係16位元，則平行/序列轉換選擇器216會循環通過1024/16＝64組16位元寬的資料。一旦將1024位元序列地輸出至序列資料線110，則提供來自分頁緩衝區214之次一1024位元。此實行細節會於稍後顯示。燒錄操作係讀取操作之相反程序，在燒錄操作中在序列資料線110上提供序列寫入資料。在本範例中，16個位元在每一循環中經由16條資料線平行施予分頁緩衝區212。
圖5之實施例顯示具有左和右半部之記憶體庫200。在替代組態中，該記憶體陣列僅包含二扇區，諸如扇區202和206。扇區206因而能係扇區206和208之尺寸的總計，而扇區202能係扇區202和204之尺寸的總計。在此種組態中，完整資料頁會由分頁緩衝區212所鎖存。
圖6係根據本發明實施例之平行/序列資料轉換器216之電路示意圖。參考至圖6，P/S資料轉換選擇器216包含第一平行/序列資料轉換器(P/SDC)300、第二P/SDC 302和資料路徑選擇器304。P/SDC 300和P/SDC 302能以相同的雙向n至1多工/解多工開關實現，且資料路徑選擇器304能以雙向2至1多工/解多工開關實現。P/SDC 300將左側每條資料線L_DL1至L_DLn選擇性地耦合至該區域雙向序列資料線L_DATA的端點，而P/SDC 302將右側每條資料線R_DL1至R_DLn選擇性地耦合至該區域雙向序列資料線R_DATA的端點。資料路徑選擇器304將L_DATA或R_DATA其中一者選擇性地耦合至整體雙向序列資料線110以作為GLOB_DATA。為了將每條資料線循序地耦合至該輸出，能使用計數器306以提供在P/SDC 300和P/SDC 302之中解碼的輸出，以回應時鐘信號CLK。此種計數器解碼設計應為熟悉本技術之人士所熟知。因此，L_DATA和R_DATA對該計數器之一循環有n位元的長度。資料路徑選擇器304係由選擇控制信號HALF_SEL所控制，以容許在一邏輯狀態中傳過L_DATA所有的n位元，及容許在該反相邏輯狀態中傳過R_DATA所有的n位元。信號HALF_SEL能由圖4A之控制區塊106產生，其與能用於選擇所存取之記憶體庫200半部之列位址相關。在圖6之實施例中，因為專屬計數器會非必要地消耗晶片面積，計數器306由P/SDC 300和P/SDC 302共享以最小化電路耗用。
在該L_DATA和R_DATA位元之間的無縫傳輸係經由將信號HALF_SET耦合至最高有效位元(MSB)而達成，該最高有效位元不為P/SDC 300或P/SDC 302所使用，且在該最後的資料線(L_DLn或R_DLn)耦合至L_DATA或R_DATA的端點後會雙態觸變狀態。使用P/SDC 300作為範例，若n＝4，總共會有四條資料線(L_DL1至L_DL4)，且須要二位元信號以將該四條資料線的每一條選擇性地耦合至L_DATA。因為計數器306之輸出耦合至P/SDC 300和P/SDC 302，輸出會在同一時間交換。然而，HALF_SEL的狀態會指定係將L_DATA或係將R_DATA傳送至GLOB_DATA。因此，能使用第三和最高有效位元以控制HALF_SEL，其僅在第四和最後位元線L_DL4耦合至L_DATA後改變狀態。下表表1以步進遍及該使用n＝4範例之序列。
在狀態1至4中，位元2保持在低邏輯位準，而位元1與位元2由P/SDC 300所使用以將L_DL1至L_DL4耦合至L_DATA。從狀態5開始，位元2在該計數器增加時雙態觸變至高邏輯位準，且保持在高邏輯位準直到狀態8。位元1和位元2在狀態5「再開始」及如同狀態1至4一般逐步增加。因此，位元2適合作為該HALF_SEL控制信號，當資料路徑選擇器304從L_DATA切換至R_DATA時，就如同原本由其所控制。
現在已討論過平行/序列資料轉換選擇器(P/SCS)216，會參考圖7A至11以討論圖5之記憶體庫扇區和分頁緩衝區的細節。圖7A係具有共享分頁緩衝區212之扇區202與206的放大示意圖。更具體地說，圖7A描繪扇區202和206的一部分，其稱為區段。在本範例中，扇區202分為四個尺寸相同且組態相等之區段402，而扇區206分為四個尺寸相同且組態相等之區段400。每個扇區有四個區段僅係為範例所作之選擇，然而熟悉本技術之人士會理解每個扇區的區段數量係供該記憶體庫使用之設計參數。如同在圖7B中顯示之其他細節，每個區段400和402包含相同數量的位元線。圖7B係顯示一區段400、一區段402及使用圖7A中顯示之分頁緩衝區212作為其之互連的示意圖。區段400和402中的每一個均能經由資料線L_DL[1：n]在任何單一讀取操作中提供n位元的資料。
每個區段400和402之位元組被配置為位元線組，且在圖7B之範例中，每一組均包含偶數和奇數位元線BL1_e/BL1_0至BLn_e/BLn_o。每個偶數與奇數位元線組選擇性耦合至個別的共同位元線CBL_S1_1至CBL_S1_n，且每個共同位元線耦合至分頁緩衝區212。該項目「S1」指明該共用位元線CBL屬於該扇區之第一區段(400或402)，且最後的數元指明第一區段之特定共用位元線。區段400之位元線組態成與區段402之位元線相同。在本實施例中，區段402之位元線BL1_e在邏輯上與區段400之位元線BL1_e相同，其他具有共同標籤之位元線也係如此。換言之，在本組態中之區段402和400之位元線等效於圖2之記憶體庫12之單一位元線。將位元線分割為二實體區的優點在於每個區之位元線的長度為記憶體庫12之位元線的長度的一半。經由減少每個NAND單元串所看到其所連結之位元線的長度，該位元線之電容負載明顯地減少。因此，能將每個NAND單元串組態為具有更多的單元，因此增加該記憶體陣列的密度。
除了快閃記憶體單元、該電源選擇電晶體及該接地選擇電晶體外，區段400和402之每個偶數和奇數位元線組另外包含於與其耦合之燒錄失效電路及偶數/奇數位元線選擇電路。以下描述此二耦合至區段400之BL1_e及BL1_o之電路。位元線選擇電路405包含高電壓n通道電晶體404和406，其中電晶體404將BL1_e選擇性地耦合至共同位元線CBL_S1_1，且電晶體406選擇性地將BL1_o耦合至共同位元線CBL_S1_1。共同位元線CBL_S1_1連結至分頁緩衝區212，及連結至區段402之位元線選擇電路。n通道電晶體404和406分別由已解碼之偶數和奇數選擇信號A_SELe和A_SELo控制。該前置字「A」指示信號與區段400相關，而前置字「B」指示信號與區段402相關。因此在區段400的讀取或燒錄操作期間，僅有位元線BL1_e和BL1_o其中一者會耦合至分頁緩衝區212。須注意選擇信號A_SELe和A_SELo在區段402中共享其他位元線選擇電路。
燒錄失效電路407包含在位元線BL1_e和BL1_o之間序列連結之高電壓n通道遮蔽電晶體408和410。電晶體408和410之共同端點連結至燒錄禁止電壓層級PWRBL，其在讀取或燒錄操作之任一期間內，分別經由致動遮蔽信號A_SHLDe或A_SHLDo選擇性地耦合至BL1_e和BL1_o之任一者。例如，在選擇BL1_e供燒錄操作使用時，BL1_o會偏壓為VCC或其他足以禁止燒錄的電壓，經由PWRBL以禁止燒錄任何耦合至BL1_o的記憶體單元。另一方面，在讀取操作期間，會將PWRBL設定為VSS以偏壓未選擇位元線為VSS。除了由不同的信號組(即為B_SHLDe、B_SHLDo、B_SELe和B_SELo)所控制之外，BL1_e和BL1_o的對應燒錄失效電路和偶數/奇數位元線選擇電路與前文描述的電路有相同組態。PWRBL能由VCC及VSS或燒錄禁止電壓及VSS所供電之反相電路所驅動，且受燒錄相關信號控制。如同將於圖8中所顯示的，使用行位址以產生供區段400或402之任一者使用之選擇信號及遮蔽信號，而使用列信號以產生偶數和奇數選擇及遮蔽信號。
圖8係範例解碼電路，其能用於為圖7B中顯示之二區段400和402中的位元線選擇電路405和燒錄失效電路407產生選擇信號及遮蔽信號。熟悉本技術之人士會理解圖8之示範實施例係一種解碼組態，且能使用其他解碼組態以達成相同的結果。
參考圖8，解碼電路500包含四個相同組態之次解碼器502、504、506和508。因為所有的次解碼器都是同組態的，每個次解碼器的描述茲參考次解碼器502之邏輯電路。每個次解碼器(諸如次解碼器502)包含位址解碼NAND閘510、遮蔽致能NAND閘512、反相器514及516和區域充電泵515及517。位址解碼NAND閘510接收行位址R_ADDR和列位址C_ADDR，及提供輸出至遮蔽致能NAND閘512之一輸入端點和給反相器516。反相器516之輸出係由區域充電泵517推動以提供該偶數信號A_SELe，其由區段400中所有的位元線選擇電路接收。因此，A_SELe係驅動至該主動邏輯位準之位址已解碼信號，以回應R_ADDR和C_ADDR的特定組合。在本範例中，此於R_ADDR和C_ADDR在高邏輯位準時發生。遮蔽致能NAND閘512的第二輸入端點接收燒錄狀態信號PGM，其使用位址解碼NAND閘510之輸出解碼。NAND閘512之輸出係由反相器514所驅動及由區域充電泵515所推動，以提供信號A_SHLDe。
該區域充電泵的目的在於將該信號之高邏輯位準驅動至供應電壓VCC之上。如前文曾提及，該未選擇位元線在讀取操作期間經由在VSS之PWRBL偏壓至VSS。例如，會驅動A_SHLDe或A_SHLDo其中一者至VCC，其足以將未選擇位元線放電至VSS。然而在燒錄期間未選擇之位元線會經由PWRBL偏壓至VCC，在VCC之信號A_SHLDe或A_SHLDo將不足以傳送完整的VCC位準至該等位元線。因此，區域充電泵會保證能驅動該遮蔽電晶體(諸如遮蔽電晶體408及410)之閘端點至VCC之上。相同的原則施用在該位元線選擇電晶體(諸如電晶體404及406)上。在燒錄操作期間，該分頁緩衝區會驅動該共同位元線至VCC或VSS之任一者，依將燒錄之資料而定。為了完整地將VCC傳送至該已選擇位元線，會將信號A_SELe和A_SELo驅動至高於VCC之電壓位準。
以範例說明，信號A_SHLDe係在R_ADDR及C_ADDR之特定組合(亦即二者均在高邏輯位準)出現時，會被驅動至主動邏輯位準之信號。然而C_ADDR在本實施例中係用於將二位元線其中一者耦合至該共用位元線(例如CBL_S1_1)之單一位元信號，熟悉本技術之人士會理解能將圖8之解碼電路組態成接收任意位元數量之C_ADDR。因此，能將許多位元線中的一條選擇性地耦合至該共用位元線，其先決條件係擴充該燒錄失效電路及位元線選擇電路以包含更多對應於電晶體404、406、408和410之n通道電晶體。
次解碼器504與次解碼器502有相同組態，除了其位址解碼NAND閘510經由反相器518接收C_ADDR之反相邏輯位準，以將A_SELo驅動至主動邏輯位準及PGM在主動邏輯位準時將A_SHLDo驅動至主動邏輯位準。次解碼器502和504為區段400驅動信號，因其使用相同的行位址R_ADDR。因此次解碼器506和508會驅動信號B_SELe、B_SHLDe；及為區段402驅動信號B_SELo、B_SHLDo，因其經由反相器520接收R_ADDR之反相狀態。因為次解碼器506接收C_ADDR且次解碼器508經由反相器518接收C_ADDR之反相狀態，而提供該偶數和奇數選擇及遮蔽信號。
燒錄狀態信號PGM係由次解碼器502、504、506和508之所有遮蔽致能NAND閘512所共享，以整體地致能或停止其所對應之遮蔽信號的產生。在本實施例中，PGM在燒錄操作期間係在主動高邏輯位準，以保證致動正確的遮蔽信號使鄰接於已選擇位元線之未選擇位元線耦合至PWRBL，以禁止燒錄連結至未選擇位元線之記憶體單元。在替代操作方法中，可禁止PWRBL讀取操作期間施用在所有的位元線上，因為在該已選擇位元線保持主動時，能經由改變列位址C_ADDR而於隨後選擇該未選擇位元線，以從該記憶體陣列中讀取更多資料。
在理解顯示於圖7和圖8中的解碼設計後，能更容易理解圖7顯示之電路的讀取操作及寫入操作。在讀取操作中，PGM係在低邏輯位準且致動在所有區段中的字元線，包含圖5中的扇區202或206中的區段400和402。然後將對應於該對應記憶體單元中之儲存資料狀態的電流提供至個別的位元線上。若該行位址致動區段400中的字元線，則使供區段402使用之選擇信號B_SELe、B_SELo、B_SHLDe和B_SHLDo失效。將每個位元線組的偶數或奇數位元線其中一者耦合至對應的共同位元線，以回應特定列位址C_ADDR。分頁緩衝區212會偵測及鎖存該扇區所有共同位元線的資料，但僅將來自一區段中的平行資料提供至資料線L_DL[1：n]。該共同資料線L_DL[1：n]由扇區200和206中所有的區段共享，且如同下文中所描述的，將完全來自一區段的資料耦合至資料線L_DL[1：n]。更具體地說，區段400或402任一者之所有資料係經由循序地致能分頁緩衝區212以分段耦合資料至資料線L_DL[1：n]而輸出。
除了目前PGM在高邏輯位準外，燒錄操作係相反的程序。寫入資料會提供在資料線L_DL[1：n]上，以由分頁緩衝區212鎖存及驅動至個別的共同位元線上。若選擇區段400中的字元線以供燒錄，則使該選擇信號A_SELe、A_SELo、A_SHLDe和A_SHLDo失效。須注意因為未於區段402中選擇字元線，沒有必要對該等位元線施予PWRBL燒錄禁止電壓，因此降低了電力消耗。當該PWRBL電壓施用在未選擇位元線上時，提供列位址C_ADDR且該共同位元線會耦合至該偶數或奇數位元線中的已選擇位元線。
圖9係描繪在圖8之次解碼器中使用之區域充電泵範例之電路示意圖。區域充電泵550包含空泛型n通道傳送電晶體552、本體n通道二極體連結推動電晶體554、高崩潰電壓n通道解耦合電晶體556、高崩潰電壓n通道嵌位電晶體558、NAND邏輯閘560和電容器562。NAND邏輯閘560具有用於接收輸入端點IN之一輸入端點及用於接收受控制信號P之其他輸入端點，用於驅動電容器562之一端點。輸送電晶體552由圖8之信號PGM的互補信號控制，稱為PGMb。解耦合電晶體556和嵌位電晶體558之共同端點耦合至高電壓VH。
現在描述區域充電泵550的操作。在讀取期間，PGMb係在高邏輯位準且P保持在低邏輯位準。因此，電路元件562、554、556和558係非主動的，且該輸出端點OUT反映出現在輸入端點IN上的邏輯位準。在燒錄操作期間，PGMb係在低邏輯位準，且容許P以預定的頻率在高邏輯位準和低邏輯位準間震盪。若輸入端點IN係在高邏輯位準，則電容器562會重覆地在其之其他端點上累積電荷，及經由推動電晶體554將已累積電荷放電。解耦合電晶體556在將VH與推動電晶體554閘上之經推動電壓絕緣。嵌位電晶體558將輸出端點OUT之電壓位準保持在VH＋Vtn周圍，其中Vtn係嵌位電晶體558之定限電壓。圖9中顯示之區域充電泵550係能用以將信號之電壓位準驅動至高於供應電壓VCC之一範例電路，但熟悉本技術之人士會理解能使用其他具有相等效果之充電泵電路。下表表2顯示在讀取和燒錄操作期間，區域充電泵550之偏壓情況範例。
如前文所提及，已最小化之電路面積耗用之間距有限電路會導致該記憶體庫的面積縮減。在本實施例中，能經由在二相鄰扇區202和206間共享一分頁緩衝區，及經由將用於耦合分頁緩衝區212至資料線L_DL[1：n]之列選擇電路的總量最小化而達成。雖然之前提議的顯示在圖3中之列解碼設計能用於將資料從圖5或7A中的分頁緩衝區212耦合至資料線L_DL[1：n]，複數個第一級和第二級輸出電晶體會須要寶貴的電路面積。為了更加最小化電路面積，使用自解碼列選擇電路以將資料從扇區202和206的每個頁區段耦合至資料線L_DL[1：n]。
圖10係根據本發明實施例，顯示已整合入分頁緩衝區電路之自解碼列選擇電路之功能實施的方塊圖。能使用自解碼分頁緩衝區600以取代圖5中之二分頁緩衝區212和214及圖7中之分頁緩衝區212。自解碼分頁緩衝區600會將資料從儲存在分頁緩衝區212中的每個區段循序地耦合至資料線L_DL[1：n]，以回應單一列選擇位元COL_BIT，其透過自解碼分頁緩衝區600而位移。自解碼分頁緩衝區600包含數個分頁緩衝區級614、616和618，在圖10中僅圖示其中三個。如圖10所示，分頁緩衝區級614、616和618包含循序致能器602、604和606，及區段分頁緩衝區608、610和612。因此，每個循序致能器均與一區段分頁緩衝區配對以控制該區段分頁緩衝區。例如，循序致能器602係與區段分頁緩衝區608配對。在圖10之實施例中，設想在圖7A之扇區202和206中有m個頁區段(400和402)，且因此有m個對應的自解碼分頁緩衝區級，其中僅圖示自解碼分頁緩衝區600之第一、第二及最後的自解碼分頁緩衝區級。變數m能係任何大於0之整數值，且基於該記憶體陣列架構而選取。
每個自解碼分頁緩衝區級均負責將其之共同位元線耦合至資料線L_DL[1：n]。因此，區段分頁緩衝區608將第一區段之共同位元線CBL_S1_[1：n]耦合至L_DL[1：n]、區段分頁緩衝區610將第二區段之共同位元線CBL_S2_[1：n]耦合至L_DL[1：n]且區段分頁緩衝區612將第m個(最後)區段之共同位元線CBL_Sm_[1：n]耦合至L_DL[1：n]。每個區段分頁緩衝區係由其各自的循序致能器控制，且在接收該單一列選擇位元COL_BIT時，會致能每個循序致能器以將其共同位元線耦合至L_DL[1：n]。
在本實施例中，每個循序致能器接收控制信號，諸如互補重設信號RST和RSTb、解碼致能信號YENb及互補時鐘信號和b。在循序致能器的主動狀態中，信號RST、RSTb和YENb致能該循序致能器。在第一自解碼分頁緩衝區級614中，輸入端點IN接收COL_BIT，其係經由之輸出端點OUT提供以回應和b。因為每個循序致能器係經由連結其輸入端點IN至之前的循序致能器之輸出端點OUT，而序列地連結至之前的循序致能器，列選擇位元COL_BIT從第一循序致能器602最終移位至最後的循序致能器606。因此，每個區段分頁緩衝區會依序將其共同位元線耦合至L_DL[1：n]以回應COL_BIT。在本實施例中，COL_BIT係高邏輯位準位元，但也能係低邏輯位準位元。
圖11顯示一自解碼分頁緩衝區級細節的方塊圖，範例諸如自解碼分頁緩衝區614。其餘的自解碼分頁緩衝區級係相同組態的。自解碼分頁緩衝區級614包含圖10圖示之循序致能器602及分頁緩衝區單位650、652、654和660。在本範例中，分頁緩衝區單位660係分頁緩衝區級614中的最後一個分頁緩衝區單位。循序致能器602係省略該控制信號以簡化該方塊圖之簡化方塊圖。總共有n個分頁緩衝區單位，其中每一個均將一共同位元線耦合至一資料線。例如，分頁緩衝區單位650將CB1_S1_1耦合至1_DL1。致能所有的分頁緩衝區單位以將其共同位元線電性耦合至個別的資料線，以回應主動列致能信號Y－SEL。Y－SEL係由循序致能器602驅動至主動邏輯位準以回應COL_BIT，COL_BIT隨後會傳送至次一個循序致能器，以回應該時鐘信號和b(未圖示)。
圖12係圖10和11之循序致能器602之電路示意圖。在本實施例中，所有循序致能器在組態上均相同。每個循序致能器均可實作為主/從式正反器700。主/從式正反器700包含第一傳輸閘702、一對交叉耦合反相器704和706、第二傳輸閘708、第二對交叉耦合反相器710和712、第一和第二重設裝置714和716及NOR邏輯閘718。主/從式正反器700在控制信號RST、RSTb和YENb分別在高、低和低邏輯位準時致能。在失效時，OUT和Y－sel會在低邏輯位準而重設裝置714和716會接通且NOR邏輯閘718至少有一輸入會在高邏輯位準。該等控制信號能由命令解碼器或其他相似的邏輯控制，且經同步以保證讀取資料正確地施於該資料線上且燒錄資料正確施於該共同位元線上。
當時鐘信號和b分別在高和低邏輯位準時，第一傳輸閘702傳送在輸入端點IN上之已接收信號(諸如COL_BIT)。當時鐘信號和b已分別交換為低和高邏輯位準時，交叉耦合反相器704和706會鎖存該信號且經由第二傳輸閘708將其傳送至第二對交叉耦合反相器710和712。該輸入信號(COL_BIT)之反相狀態係由NOR邏輯閘718接收，然後由已致能之NOR邏輯閘718再次反相，以將Y－sel驅動至高邏輯位準。輸出端點OUT大體上是在Y－sel驅動至主動高邏輯位準的同時，將COL_BIT傳送至次一主/從式正反器。然而，須注意當時鐘信號在高邏輯位準時，次一主/從式正反器會鎖存COL_BOT。
圖13係分頁緩衝區單位之電路示意圖，諸如圖11中顯示之分頁緩衝區單位650。參考圖11至13，所有的分頁緩衝區單位之組態均相同。分頁緩衝區單位750包含預充電電路、偵測電路和資料線耦合電路。該預充電電路包含回應預充電信號PREb，用於將共同位元線CBL_S[1：m]_[1：n]預充電至VDD之預充電裝置752。該偵測電路包含在VDD和VSS之間串連連結之鎖存重設裝置754、鎖存偵測致能電路756和鎖存致能器758，及交叉耦合反相器760和762。鎖存重設裝置754係由用於重設交叉耦合反相器760和762的鎖存狀態之鎖存重設信號RSTPB所控制。鎖存致能裝置758係由用於致能偵測在共同位元線CBL_S[1：m]_[1：n]上的電流之鎖存致能信號LCHD所控制。交叉耦合反相器760和762具有與鎖存重設裝置754和鎖存偵測致能裝置756的共享端點連結之第一共同節點「a」，及耦合至該資料線耦合電路之第二共同節點「b」。該資料耦合電路包含串連於共同位元線CBL_S[1：m]_[1：n]和資料線L_DL[1：n]之間之位元線絕緣裝置764及列選擇裝置766，具有在裝置764和766之共享端點處之共同節點「b」。位元線絕緣裝置764係由信號ISOPB控制，而列選擇裝置766係由列選擇信號Y－sel控制。信號PREb、RSTPB、ISOPB和LCHD能由圖4A之控制區塊106產生。
現在描述分頁緩衝區單位650在讀取操作期間的操作。當鎖存致能信號LCHD在非主動低邏輯位準時，將信號RSTPB驅動至低邏輯位準以重設交叉耦合反相器760和762，而使節點「b」設定成低邏輯位準。因此，節點「a」在此重設狀態期間係在高邏輯位準。經由驅動PREb至低邏輯位準以將該共同位元線CBL_S[1：m]_[1：n]預充電至VDD，因此接通預充電裝置752。在致動字元線及將該已選擇位元線耦合至CBL_S[1：m]_[1：n]後，驅動ISOPB至高邏輯位準且信號LCHD會驅動至高邏輯位準以致能在CBL_S[1：m]_[1：n]上的電壓的偵測。若該已選擇記憶體單元係未燒錄的，則CBL_S[1：m]_[1：n]的VDD預充電位準會反轉節點「b」。另一方面，若該已選擇記憶體單元係已燒錄的，則CBL_S[1：m]_[1：n]的VDD預充電位準會放電至VSS。當該偵測周期結束時，LCHD返回至低邏輯位準，且最終將Y－sel驅動至高邏輯位準以將該鎖存資料耦合至L_DL[1：n]。
現在描述分頁緩衝區650在燒錄操作期間之操作。在燒錄操作中，鎖存致能信號LCHD並未使用且保持在非主動低邏輯位準，而驅動信號RSTPB至低邏輯位準至重設交叉耦合反相器760和762，使節點「b」設定為低邏輯位準。經由驅動PREb至低邏輯位準而將該共同位元線CBL_S[1：m]_[1：n]預充電至VDD，因此接通預充電裝置752。將燒錄資料驅動至L_DL[1：n]，且在Y－sel驅動至高邏輯位準時由交叉耦合反相器760和762鎖存。將信號ISOPB驅動至高邏輯位準以將節點「b」耦合至CBL_S[1：m]_[1：n]。此時耦合至該已選擇字元線之記憶體單元的燒錄狀態會取決於節點「b」之邏輯位準。
分頁緩衝區750之獨特性在於將交叉耦合反相器760和762直接耦合至L_DL[1：n]之單一列選擇裝置766。相較於圖3之列選擇裝置72和74，該單一列選擇裝置更簡單且佔據更小的電路面積。因此，由對應之循序致能器(諸如循序致能器602)產生之單一對應Y－sel信號，係將L_DL[1：n]耦合至節點「b」所須。之前對分頁緩衝區單位650在讀取和燒錄操作期間之操作的描述係操作範例，且熟悉本技術之人士會理解該相同電路能用不同的信號致動順序操作。分頁緩衝區單位650能用為讀取資料執行偵測和鎖存功能，及為燒錄資料執行鎖存功能之替代電路組態實現。
以下討論圖10之自解碼分頁緩衝區600的操作，其使用圖示於圖11至13之電路實施例。參考圖示於圖14之順序圖，其顯示用於控制該循序致能器使用之信號的信號的軌跡，及該列選擇位元COL_BIT從一循序致能器傳送或位移至後續的循序致能器之信號軌跡。該圖示之控制信號軌跡包含共同互補時鐘信號和b、共同互補重設信號RST和RSTb及共同解碼致能信號YENb。圖示第一循序致能器之輸入端點「In」、輸出端點「Out」及Y－sel輸出的信號軌跡，也同樣地圖示後續的循序致能器之輸出端點「Out」和Y－sel輸出的信號軌跡。在圖14中，與第一、第二和第三循序致能器相關的信號會分別附加數字1、2和3，而在最後的(第m個)循序致能器之相關信號之後附加字元m。
從時間點t0 開始，重設信號RST脈衝至高邏輯位準而互補信號RSTb脈衝至低邏輯位準，以重設所有循序致能器。在本實施例中，RST和RSTb於時鐘信號之上升邊緣脈衝。如圖12之循序致能器電路實作範例所示，由反相器704和706組成之鎖存器具有耦合至VSS之輸入側，而由反相器710和7l2組成之鎖存器具有耦合至VDD之輸入側，以回應互補重設信號脈衝。雖然重設信號脈衝歷時甚短，傳輸閘708在時鐘信號在高邏輯位準時係接通的。因此該二鎖存器電路相互驅動至重設狀態。解碼器致能信號YENb保持在非主動高邏輯位準，以將Y－sel維持在低邏輯位準。
其次在時間點t1 ，第一循序致能器1之輸入端點In_1脈衝至高邏輯位準，其對應於列選擇位元COL_BIT之應用。COL_BIT在在高邏輯位準時，由反相器704和706鎖存。在時間點t2 ，轉移至低邏輯位準以將COL_BIT位移至反相器710和712，以將輸出端點「Out」驅動至高邏輯位準。在時間點t3 ，時鐘信號轉移至低邏輯位準且出現在Out_1之COL_BIT會由循序致能器2鎖存，因為其In_2輸出端點連結至Out_0。In_2和後續循序致能器之信號軌跡並未圖示，以簡化該順序圖。須注意在時間t3 點，輸入端點「In_1」係保持在低邏輯位準，因為每個導致循序致能器在每個解碼周期中僅會接收COL_BIT一次，其中一解碼周期係在最後位元線耦合至該資料線後結束。在圖10的範例中，此會係CBL_Sm_n。此意謂著對於時鐘信號Φ之後續轉移，低邏輯位準會由該循序致能器之二鎖存器電路所鎖存。換言之，非主動低邏輯位準COL_BIT會由該循序致能器2所接收。
回到第一循序致能器1，YENb在時間點t4 脈衝至低邏輯位準，以致能NOR邏輯閘718，其在YENb在低邏輯位準的相同接近期間內將Y－Sel_1驅動至高邏輯位準。當Y－Sel_1在高邏輯位準時，會接通分頁緩衝區750之列選擇裝置766以將其對應之共同位元線耦合至資料線。在時間點t5 ，時鐘信號轉移至低邏輯位準，導致循序致能器2之輸出端點Out_2驅動至高邏輯位準。如之前所論及的，循序致能器2已於時間點t3 接收COL_BIT。大致上在同一時間，在循序致能器1已鎖存非主動COL_BIT信號後，其輸出端點Out_1會落至低邏輯位準。隨後，Y－SEL_2會脈衝至高邏輯位準以回應YENb之低邏輯位準脈衝。重覆此程序直至最後的循序致能器將Y－Sel_m脈衝至高邏輯位準。
在圖5顯示之實施例中，Y－Sel_m係分頁緩衝區212致能的最後列選擇信號。若在扇區208中驅動相同的邏輯字元線，則能將該輸出端點Out_m耦合至分頁緩衝區214中的第一循序致能器，其中會繼續該列選擇信號之循序致動。熟悉本技術之人士會理解平行/序列資料轉換選擇器216係被控制以序列化來自R_DL[1：n]之資料，取代序列化來自L_DL[1：n]之資料。因此，經由依序致動該列致能信號(Y－sel_[1：m])，與已選擇字元線相關之資料的每個位元均能行從該字元線中讀取或燒錄至該字元線之任一者。更具體地說，當致動每個Y－Sel信號時，疊代地將資料的n位元組提供至資料線L_DL[1：n]上，且隨後由平行/序列資料轉換選擇器216序列化為GLOB_DATA。熟悉本技術之人士會理解圖6之計數器306應於時鐘信號之一周期內完成資料線L_DL[1：n](或R_DL[1：n])之序列化，因此對控制該等電路操作之頻率的選擇會選擇成保證該等電路的正確操作。
當顯示於圖7A至13中之分頁緩衝區的實施例範例顯示其在序列資料路徑核心架構上之實作，須注意其能於未使用序列資料路徑核心架構之已描繪之快閃記憶體中使用。例如，能將標準快閃記憶體陣列設計成分成頂半部和底半部，類似圖中顯示之扇區，且本實施例之分頁緩衝區係位於該二者之間。能以本實施例中顯示及描述之方式，實現用於將該頂位元線和底位元線多工至共同位元線之列選擇裝置及解碼電路。當圖10和11顯示之2D分頁緩衝區的每個自解碼分頁緩衝區單元包含用於提供Y－sel信號之循序致能器時，能用任何位址已解碼信號以取而代之，該Y－sel信號供分頁緩衝區單位使用。該特定解碼組態會取決於已實現之該經選擇資料輸出架構。例如，將連續分頁緩衝區單位群組為能接收相同的位址已解碼Y－sel信號，或群組為每個分頁緩衝區單位接收不同的位址已解碼Y－sel信號。
之前之討論描述直接記憶體庫至序列資料路徑的操作，諸如圖4A之記憶體庫104和序列資料路徑102。根據本發明之其他實施例，該序列核心記憶體系統100包含可為序列資料路徑102存取之二記憶體庫。例如，並參考至圖5，單一記憶體庫200能以二個同組態的記憶體庫取代。自然地，二記憶體庫會增加該記憶體裝置之密度，且根據本發明之其他實施例，二記憶體庫能相互耦合以實現直接記憶體庫至記憶體庫資料傳輸。記憶體庫至記憶體庫傳輸理想地適用於先進操作，諸如損耗級別控制，其中若目前記憶體庫的部分大致達到該有限燒錄/抹除周期時，資料能複製至其他的記憶體庫。另外，在最差的範例情景中，會必須將該資料經由序列資料路徑102從一記憶體庫讀取並傳回至該記憶體控制器，然後該記憶體控制器將該資料送回至相同的記憶體裝置之其他記憶體庫中。熟悉本技術之人士會理解此操作順序會影響該記憶體系統之效能。損耗級別控制只是能利用直接記憶體庫傳輸之一操作範例，但任何將資料從一記憶體庫搬移或複製至其他記憶體庫之操作均能從直接記憶體庫至記憶體庫傳輸架構中獲益。
圖15係根據本發明之實施例，顯示直接記憶體庫至記憶體庫傳輸架構之方塊圖。該實施例包含二個同組態之記憶體庫800和802，及序列傳輸開關804。在圖15之範例中，記憶體庫800和802在組態上與圖5之記憶體庫200相同，且就此論之，其包含前文中已描述之特性。記憶體庫800經由稱為BANK1_DATA之序列資料信號提供及接收序列資料，而記憶體庫802經由稱為BANK2_DATA之序列資料信號提供及接收序列資料。BANK1_DATA和BANK2_DATA耦合至序列傳輸開關804，序列傳輸開關將二者之一選擇性地耦合至GLOB_DATA，取決於讀取或燒錄操作目前存取之記憶體庫。GLOB_DATA類似於圖5之同名信號，其耦合至序列資料路徑，諸如圖5之序列資料路徑102。將信號GLOB_DATA視為係耦合至記憶體裝置之序列資料路徑的序列整體資料信號時，諸如圖4A之序列資料路徑102，序列資料信號BANK1_DATA和BANK2_DATA可視為係區域序列資料信號。
上文描述之序列傳輸開關804之操作稱為正常操作模式。在操作之直接傳輸模式中，BANK1_DATA和BANK2_DATA係直接相互耦合的。因此，在操作之直接傳輸模式中，會同步記憶體庫800和802之分頁緩衝區，以使一記憶體庫提供之資料會鎖存在其他記憶體庫之分頁緩衝區中。例如，為圖12之循序致能器700使用之相同的時鐘信號也能在記憶體庫800和802之間共享，且在圖6之平行/序列資料轉換選擇器216中使用之該CLK信號能於記憶體庫800和802之間共享。
圖16係根據一實施例，為圖15之序列傳輸開關804之電路示意圖。序列傳輸開關804包含資料庫選擇器810和傳輸閘812、814及816。傳輸閘812將BANK1_DATA耦合至資料庫選擇器810之第一端點，而傳輸閘814將BANK2_DATA耦合至資料庫選擇器810之第二端點。傳輸閘812和814二者在互補信號DIR和DIRb分別在非主動低邏輯位準和高邏輯位準時開通。在DIR和DIRb分別在主動高邏輯位準和低邏輯位準時，傳輸閘816直接相互耦合至BANK1_DATA和BANK2_DATA。資料庫選擇器810係由選擇信號BANK_SE1控制，以將BANK1_DATA或BANK2_DATA之任一者耦合至GLOB_DATA。序列傳輸開關804之電路係一電路實作範例，且其他已知電路能用於達成相同的功能。例如，資料庫選擇器810能以在本技術中已為人熟知之多工器/解多工器電路實現。信號DIR和DIRb能由圖4A之記憶體裝置的控制電路106產生，以回應特殊命令。
該直接記憶體庫至記憶體庫傳輸架構係可縮放的，以包含多於二個以上的記憶體庫。例如，能用其他序列傳輸開關將多對如圖15中組態之記憶體庫連結在一起，該序列傳輸開關位於該二對記憶體庫之間以將最後的GLOB_DATA信號耦合至該序列資料路徑。因此，在圖15中顯示之該記憶體庫組態能取代圖4A之單一記憶體庫104。
圖4A之序列核心記憶體系統100係具有單一序列資料路徑之記憶體裝置之範例，該單一序列資料路徑作為與其他記憶體裝置間介面。美國專利公報第20070076479號描述能實質執行並行作業之高效能記憶體系統，如同其包含二個分離的序列介面電路。此原理能應用在圖4A之序列核心記憶體系統100，以實現高密度及高效能具有直接記憶體庫至記憶體庫傳輸架構之記憶體系統。
圖17係具有二條獨立序列資料路徑之多記憶體庫序列核心記憶體系統的方塊圖。記憶體系統900包含第一序列資料路徑902、第二序列資料路徑904、控制區塊906和908及記憶體庫910、912、914和916。位於記憶體庫910和912之間的係第一序列傳輸開關918。位於記憶體庫914和916之間的係第二序列傳輸開關920。第一和第二序列資料路徑902和904對應於圖4A中顯示之序列資料路徑10，而控制區塊906和908對應於圖4A中顯示之控制區塊106。省略圖4A顯示之高電壓產生器以簡化該示意圖，然而熟悉本技術之人士會理解高電壓產生器和其他電路對致能該系統的適當功能會係必要的。第一序列資料路徑902接收DATA/CMD_IN_1並提供DATA/CMD_OUT_1，而第二序列資料路徑904接收DATA/CMD_IN_2並提供DATA/CMD_OUT_2。每個第一和第二序列資料路徑902和904均包含序列I/O介面922、資料仲裁器924和資料交換器926。所有此等電路及其功能已於前文描述過。
通常，電路區塊902、906、910、912和918係作以單一單位操作，而電路區塊904、908、914、916和920係作以另一個單一單位操作。此意謂著操作能在任一單位中獨立於另一個單位而執行，且相互並行執行。存在於序列資料路徑902和904二者之中的資料交換器926現在容許該等序列資料路徑存取每一個記憶體庫。如圖17所示，單一位元直接傳輸線928耦合於資料交換器926之間。因此，記憶體庫910和912能耦合至序列資料路徑904，而記憶體庫914和916能耦合至序列資料路徑902。此外，來自記憶體庫910和912的資料能經由直接傳輸線928直接傳輸至記憶體庫914和916，反之亦然。
直接記憶體傳輸操作係有益的，因為資料在重燒錄入相同記憶體裝置之不同記憶體庫之前，不必從該記憶體裝置中讀出。例如，能有效地執行分頁複製或區塊複製操作，因為在從來源記憶體庫中讀出對應於一分頁之資料時，實質上是在同一時間將該資料載入目標記憶體庫中。
因此，相較於使用傳統平行資料路徑核心之記憶體裝置，該序列核心記憶體系統的數個不同電路會最小化電路面積耗用並同時改善效能。首先係用於快速地將資料從位元線傳輸至資料線之自解碼列選擇電路。其次係耦合至記憶體陣列之二扇區的共享分頁緩衝區。第三係用於在外部輸入/輸出介面引腳和圖4A中至少一記憶體庫104之間耦合資料的序列位元流之序列資料路徑。第四係將記憶體庫耦合至每個其他的記憶體庫或不同的序列資料路徑之序列傳輸交換器和資料交換器。因為資料係於該外部輸入/輸出引腳和該記憶體扇區之間以序列格式傳輸，且只有在該記憶體庫中轉換為平行格式，因此保留了重要的電路面積。這是因為只使用單一雙向序列資料線，諸如用於序列地運輸資料之直接傳輸線928、雙向序列資料線110和序列資料路徑902及904取代了複數條平行資料線。
前文描述之該序列核心記憶體系統之實施例能實現在離散記憶體裝置中，或能嵌入在系統單晶片(SOC)或系統級封裝(SIP)裝置中。在離散記憶體裝置實作中，多個具有上述序列核心記憶體系統實施例之記憶體裝置能使用在圖1A之序列互連5中。實作為SOC之單一封裝裝置能具有多個以圖1A圖示之相同組態之序列連結的記憶體系統實體。實作為SOC之單一封裝裝置能具有多個以圖1A圖示之組態相同之序列連結的晶片。
在前文的描述中，為了解釋，提出了許多細節以提供對本發明之實施例的徹底瞭解。然而，對熟悉本技術之人士明顯的係實施本發明並不須要這些特定細節。在其他實例中，將已為人熟知之電性結構和電路以方塊圖形式顯示以免混淆本發明。例如，並未提供本文所述，以軟體常式、硬體電路、軔體或其組合之方式執行等特定細節之具體實例。
在以上描述之實施例中，為了簡化而將操作描述成基於該主動「高」信號。該等實施例可根據設計之優先選擇，設計成基於「低」主動信號執行操作，在前文中描述之實施例中，為了簡化，該裝置元件和電路如圖中所顯示般的相互耦合或連結。在本發明實際應用中，設備、裝置、元件及電路等可能直接相互耦合或連結。同樣地，裝置、元件及電路等可能為了設備操作所須，而經由其他裝置、元件、電路及介面等間接地相互耦合或連結。因此，在實際組態中，該電路元件和裝置係直接地或間接地相互耦合或連結。
前文中描述之本發明實施例僅作為範例使用。熟悉本技術之人士能對特定實施例實施修改、修正和變化而不脫離本發明範疇，其係由於此隨附之申請專利範圍所單獨界定。
5．．．序列互連
10．．．記憶體裝置
12、14．．．記憶體庫
16．．．位址和資料路徑開關電路
18、20．．．介面電路
22．．．控制介面
24．．．狀態/識別碼暫存器電路
26、32．．．偵測放大器和分頁緩衝區電路
28、34．．．行解碼器
30、36．．．控制及預解碼器電路
40、46．．．序列資料連結
42、48．．．輸入序列至平行暫存器
44、50．．．輸出平行至序列暫存器
60．．．分頁緩衝區單位
70．．．資料線解碼器電路
72．．．第一級n通道傳送電晶體
74．．．第二級n通道傳送電晶體
100．．．序列核心記憶體系統
102．．．序列資料路徑
104．．．記憶體庫
106．．．控制區塊
108．．．高電壓產生器
110．．．雙向序列資料線
112．．．序列I/O介面
114．．．資料仲裁器
116．．．資料交換器
118．．．序列傳輸資料線
120．．．輸入緩衝器
122．．．輸出裝置
124．．．命令資料轉換器
126．．．路徑開關
128．．．其他路徑開關
200．．．記憶體庫
202、204、206、208．．．扇區
210．．．字元線驅動器
212、214．．．共享分頁緩衝區
216．．．平行/序列轉換選擇器
300．．．第一平行/序列資料轉換器
302．．．第二平行/序列資料轉換器
304．．．資料路徑選擇器
306．．．計數器
400、402．．．區段
404、406．．．高電壓n通道電晶體
405．．．位元線選擇電路
407．．．燒錄失效電路
408、410．．．高電壓n通道遮蔽電晶體
500．．．解碼電路
502、504、506、508．．．次解碼器
510．．．位址解碼NAND閘
512．．．遮蔽致能NAND閘
514、516、518、520．．．反相器
515、517、550．．．區域充電泵
552．．．空泛型n通道傳送電晶體
554．．．本體n通道二極體連結推動電晶體
556．．．高崩潰電壓n通道解耦合電晶體
558．．．高崩潰電壓n通道嵌位電晶體
560．．．NAND邏輯閘
562．．．電容器
600．．．自解碼分頁緩衝區
602、604、606．．．循序致能器
608、610、612．．．區段分頁緩衝區
614、616、618．．．分頁緩衝區級
650、652、654、660．．．分頁緩衝區單位
700．．．主/從式正反器
702．．．第一傳輸閘
704、706．．．交叉耦合反相器
708．．．第二傳輸閘
710、712．．．交叉耦合反相器
714、716．．．重設裝置
718．．．NOR邏輯閘
750．．．分頁緩衝區單位
752．．．預充電裝置
754．．．鎖存重設裝置
756．．．鎖存偵測致能裝置
758．．．鎖存致能裝置
760、762．．．交叉耦合反相器
764．．．位元線絕緣裝置
766．．．列選擇裝置
800、802．．．記憶體庫
804．．．序列傳輸開關
810．．．資料庫選擇器
812、814、816．．．傳輸閘
900．．．記憶體系統
902．．．第一序列資料路徑
904．．．第二序列資料路徑
906、908．．．控制區塊
910、912、914、916．．．記憶體庫
918．．．第一序列傳輸開關
920．．．第二序列傳輸開關
922．．．序列I/O介面
924．．．資料仲裁器
926．．．資料交換器
928．．．單位元直接傳輸線
本發明之實施例會僅以範例及參考該等附圖之方式描述，其中：圖1A顯示複數個相互序列連結之記憶體裝置的系統；圖1B係具有序列資料介面之記憶體裝置的方塊圖；圖2係顯示NAND單元串的電路示意圖，該NAND單元串耦合至圖1B之偵測放大器和分頁緩衝區電路區塊；圖3係顯示列解碼設計的電路示意圖，該列解碼設計與圖2所示之放大器和分頁緩衝區電路區塊合用；圖4A係根據本發明實施例之非揮發性記憶體序列核心系統的方塊圖；圖4B係描繪圖4A中所示之序列資料路徑的細節的方塊圖；圖5係根據本發明實施例，為圖4A之記憶體庫的方塊圖；圖6係圖5中所示之該平行/序列資料轉換器的電路示意實施例；圖7A係顯示圖5之記憶體庫的二扇區之細節的方塊圖；圖7B係顯示圖5中所示之該扇區的位元線配置的電路示意實施例；圖8係用於控制圖7之位元線選擇電路之解碼電路的電路示意實施例；圖9係圖8中所示之充電泵的電路示意圖；圖10顯示根據本發明實施例之自解碼列選擇電路的方塊圖；圖11顯示根據本發明實施例之一自解碼分頁緩衝區單元的細節的方塊圖；圖12係根據本發明實施例，在圖11之自解碼分頁緩衝區單元中的循序致能器的電路示意圖；圖13係根據本發明實施例，在圖11之自解碼分頁緩衝區單元中的分頁緩衝區單位的電路示意圖；圖14係描繪圖10之自解碼列選擇電路的操作之順序圖；圖15係根據本發明實施例，描繪具有序列核心架構之二記憶體庫組態的方塊圖；圖16係根據本發明實施例，在圖15中顯示之傳輸開關的電路示意圖；及圖17係根據本發明實施例之具有二獨立序列資料路徑的多記憶體庫序列核心記憶體系統的方塊圖；
110．．．雙向序列資料線
900．．．記憶體系統
902．．．第一序列資料路徑
904．．．第二序列資料路徑
906、908．．．控制區塊
912、914、916．．．記憶體庫
918．．．第一序列傳輸開關
920．．．第二序列傳輸開關
922．．．序列I/O介面
924．．．資料仲裁器
926．．．資料交換器
928．．．單位元直接傳輸線

Claims (23)

  1. 一種記憶體系統，包含：記憶體庫，用於提供序列位元流讀取資料以回應讀取操作且用於接收序列位元流寫入資料以回應寫入操作；及，序列資料路徑，用於耦合該記憶體庫和輸入/輸出介面之間的該序列位元流讀取資料和該序列位元流寫入資料，該序列資料路徑包含用於從該輸入/輸出介面序列地接收存取資料之資料仲裁器，該存取資料包含命令和位址，該資料仲裁器包括命令資料轉換器，用於將該命令和該位址轉換成平行格式，以及路徑開關，用於選擇性地將該輸入/輸出介面連接至該命令資料轉換器或該記憶體庫，該記憶體庫用於在該讀取操作期間，接收來自該記憶體庫的該序列位元流。
  2. 如申請專利範圍第1項之記憶體系統，其中該記憶體庫包含第一記憶體庫半部，其耦合至第一n條平行資料線，其中n係大於0之整數值，第二記憶體庫半部，其耦合至第二n條平行資料線，及平行/序列資料轉換器，用於將該第一和第二n條平 行資料線其中一者選擇性地轉換為該序列位元流讀取資料，且用於針對該第一和第二n條平行資料線其中一者將該序列位元流寫入資料選擇性地轉換為平行資料。
  3. 如申請專利範圍第2項之記憶體系統，其中該第一記憶體庫半部包含第一扇區，其具有耦合至記憶體單元之字元線和位元線，第二扇區，其具有耦合至記憶體單元之字元線和位元線，及，第一分頁緩衝區，其選擇性地耦合至該第一扇區和該第二扇區其中一者之位元線，該第一分頁緩衝區耦合至該第一n條平行資料線。
  4. 如申請專利範圍第3項之記憶體系統，其中該第二記憶體庫半部包含第三扇區，其具有耦合至記憶體單元之字元線和位元線，第四扇區，其具有耦合至記憶體單元之字元線和位元線，及，第二分頁緩衝區，其選擇性地耦合至該第三扇區和該第四扇區其中一者之位元線，該第二分頁緩衝區耦合至該第二n條平行資料線。
  5. 如申請專利範圍第4項之記憶體系統，其中該第一扇區和該第二扇區之位元線被群組為位元線組，每個該位元線組均耦合至共同位元線，該共同位元線耦合至該第 一分頁緩衝區。
  6. 如申請專利範圍第4項之記憶體系統，其中該第三扇區和該第四扇區之位元線被群組為位元線組，每個該位元線組均耦合至共同位元線，該共同位元線耦合至該第二分頁緩衝區。
  7. 如申請專利範圍第2項之記憶體系統，其中該平行/序列轉換器包含第一平行/序列資料轉換器，用於循序耦合每個該第一n條平行資料線至第一端點，第二平行/序列資料轉換器，用於循序耦合每個該第二n條平行資料線至第二端點，資料路徑選擇器，用於將該第一端點和該第二端點其中一者選擇性地耦合至雙向序列資料線。
  8. 如申請專利範圍第7項之記憶體系統，另外包含用於接收命令和位址之控制邏輯，以在該讀取操作期間操作該記憶體庫、該平行/序列轉換器和該序列資料路徑。
  9. 如申請專利範圍第1項之記憶體系統，另外包含用於提供該序列位元流讀取資料以回應讀取操作並用於接收該序列位元流寫入資料以回應寫入操作之其他記憶體庫。
  10. 如申請專利範圍第9項之記憶體系統，其中該序列資料路徑包含資料交換器，用於將該序列位元流寫入資料選擇性地耦合至該記憶體庫和該其他記憶體庫其中一者，且用於將來自該記憶體庫和該其他記憶體庫其中一者 之序列位元流讀取資料選擇性地耦合至該序列資料路徑之資料仲裁器。
  11. 如申請專利範圍第9項之記憶體系統，另外包含其他序列資料路徑，用於將來自該記憶體庫和該其他記憶體庫其中一者之序列位元流讀取資料耦合至其他輸入/輸出介面，且用於將該序列位元流寫入資料耦合至該記憶體庫和該其他記憶體庫其中一者。
  12. 如申請專利範圍第11項之記憶體系統，其中該其他序列資料路徑包含第二資料交換器，用於將該序列位元流寫入資料選擇性地耦合至該其他記憶體庫和該資料交換器其中一者，且用於將該序列位元流讀取資料選擇性地耦合至該資料交換器和其他資料仲裁器其中一者。
  13. 如申請專利範圍第12項之記憶體系統，另外包含用於將該資料交換器耦合至該第二資料交換器之序列傳輸資料線。
  14. 如申請專利範圍第9項之記憶體系統，另外包含用於將來自該記憶體庫和該其他記憶體庫其中一者之序列位元流讀取資料選擇性地耦合至該序列資料路徑之序列傳輸開關。
  15. 一種記憶體庫，包含：記憶體陣列，其具有連結至位元線和字元線之記憶體單元；分頁緩衝區，用於在讀取操作期間鎖存該位元線之資 料，且用於平行耦合該鎖存資料至預定數量之資料線；及，循序耦合器，用於循序耦合每個該預定數量之資料線至雙向序列資料線，其中該循序耦合器包含平行/序列資料轉換器，該平行/序列資料轉換器具有耦合至每個該預定數量之資料線的端點，可控制該平行/序列資料轉換器以循序耦合該些端點各者至該雙向序列資料線。
  16. 如申請專利範圍第15項之記憶體庫，其中該循序耦合器包含第一平行/序列資料轉換器，其具有耦合至每個該預定數量之資料線的第一端點，可控制該第一平行/序列資料轉換器以循序耦合每個第一端點至第一區域雙向序列資料線，第二平行/序列資料轉換器，其具有耦合至每個該預定數量之第二資料線的第二端點，可控制該第二平行/序列資料轉換器以循序耦合每個第二端點至第二區域雙向序列資料線，資料路徑選擇器，用於將該第一區域雙向序列資料線和該第二區域雙向序列資料線其中一者選擇性地耦合至全域雙向序列資料線。
  17. 如申請專利範圍第15項之記憶體庫，另外包含回應時鐘信號之計數器，該計數器用於控制該第一平行/序列資料轉換器和該第二平行/序列資料轉換器。
  18. 如申請專利範圍第16項之記憶體庫，其中該資 料路徑選擇器由該計數器之最高有效位元所控制，該最高有效位元不為該第一平行/序列資料轉換器和該第二平行/序列資料轉換器所使用。
  19. 一種記憶體庫，包含：第一記憶體扇區，其具有連結至第一位元線和第一字元線之記憶體單元，該第一位元線被配置成m個區段，其中m係大於0之整數值；第二記憶體扇區，其具有連結至第二位元線和第二字元線之記憶體單元，該第二位元線被配置成m個區段；分頁緩衝區，用於將該m個區段的每個區段之該第一位元線和該第二位元線其中一者選擇性地耦合至預定數量的資料線。
  20. 如申請專利範圍第19項之記憶體庫，其中讀取操作由以下步驟執行致動該第一記憶體扇區中之第一字元線和該第二記憶體扇區中之第二字元線其中一者之字元線以回應行位址，當該字元線係該第一字元線其中一者時，耦合至少二記憶體單元至該第一位元線，且當該字元線係該第二字元線其中一者時，耦合至少二記憶體單元至該第二位元線，選擇性地耦合該第一位元線和該第二位元線的其中一位元線至共同位元線以回應列位址，以該分頁緩衝區偵測該共同位元線，及提供對應於該經偵測共同位元線之資料至該預定數量資料線其中之一者上。
  21. 一種用於記憶體庫之分頁緩衝區，包含：第一自解碼分頁緩衝區級(stage)，用於偵測來自第一組共同位元線的資料，且用於在對應的資料線上提供對應於該第一組共同位元線的每條線之經偵測資料，以回應在時鐘信號狀態中鎖存之主動列選擇位元；及，第二自解碼分頁緩衝區級，用於偵測來自第二組共同位元線的資料，且用於在對應的資料線上提供對應於該第二組共同位元線的每條線之經偵測資料，以回應在後續時鐘信號狀態中鎖存之主動列選擇位元。
  22. 如申請專利範圍第21項之分頁緩衝區，其中自解碼操作由以下步驟執行鎖存該第一自解碼分頁緩衝區級中的該主動列選擇位元，以回應反相時鐘信號狀態，從該第一自解碼分頁緩衝區級提供該經偵測資料，並傳送該主動列選擇位元以回應該時鐘信號狀態，鎖存該第二自解碼分頁緩衝區級中的該主動列選擇位元，以回應後續反相時鐘信號狀態，及從該第二自解碼分頁緩衝區級提供該經偵測資料，以回應該後續時鐘信號狀態。
  23. 一種具有非揮發性記憶體序列核心架構之系統，包含：記憶體控制器，用於提供存取資料；及複數個記憶體裝置之序列互連，每個記憶體裝置包含： 控制器，用於接收該存取命令和包含在存取資料中之位址，以執行對應於該存取命令之操作；記憶體庫，其用於依據該存取命令來執行該操作，以存取儲存在該位址所定址之記憶體位置中的資料；及序列資料路徑，其用於耦合該記憶體庫和輸入/輸出介面之間之該序列格式資料，以及如申請專利範圍第1項至第14項中任一項所述之記憶體系統、第15項至第20項中任一項所述之記憶體庫或第21項至第22項中任一項所述之分頁緩衝區。
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