KR20130028928A - 비휘발성 메모리 직렬 코어 구조 - Google Patents

비휘발성 메모리 직렬 코어 구조 Download PDF

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Abstract

직렬 비트스트림으로 적어도 하나의 메모리 뱅크로부터 데이터를 수신하고, 데이터를 제공하기 위해 직렬 데이터 인터페이스와 직렬 데이터 경로 코어를 갖는 메모리 시스템이 제공된다. 메모리 뱅크는 2개의 하프로 분할되고, 각 하프는 상부 및 하부 섹터로 분할된다. 각 섹터는 집적된 셀프 칼럼 디코딩 회로를 갖는 공유된 2차원 페이지 버퍼에 병렬로 데이터를 공급한다. 메모리 뱅크내의 직렬-병렬 데이터 컨버터는 하프로부터의 병렬 데이터를 직렬 데이터 경로 코어에 결합한다. 집적된 셀프 칼럼 디코딩 회로를 갖는 공유된 2차원 페이지 버퍼는 각 뱅크에 대한 회로 및 칩영역 오버헤드를 최소화하고, 직렬 데이터 경로 코어는 광 데이터 버스를 라우팅하기 위해 일반적으로 사용되는 칩 영역을 감소시킨다. 그러므로, 동일한 밀도를 갖는 단일 메모리 뱅크 시스템과 비교할 때 현저한 대응하는 칩 영역 증가없이 다중 메모리 뱅크 시스템이 구현된다.

Description

비휘발성 메모리 직렬 코어 구조{NON-VOLATILE MEMORY SERIAL CORE ARCHITECTURE}
본 출원은 그 내용의 전체가 참고로 여기에 통합되어 있고, 2006년 11월 27일에 출원된 미국 가특허 출원 번호 60/867,269의 우선권의 이익을 주장한다.
예를 들면, 디지털 카메라, PDA(portable digital assistants), 휴대용 오디오/비디오 플레이어 및 이동 단말기 등의 휴대용 전자 장치는 대용량 저장 메모리, 바람직하게는 용량과 속도 성능이 증가하는 비휘발성 메모리를 계속해서 필요로 한다. 예를 들면, 현재 이용가능한 오디오 플레이어는 오디오/비디오 데이터를 저장하기 위해 256 Mbytes ~ 40 Gigabytes의 메모리를 가질 수 있다. 예를 들면 플래시 메모리 및 하드디스크 드라이브와 같은 비휘발성 메모리는 전력이 없을 때에도 데이터가 유지되어, 배터리 수명을 연장하기 때문에 바람직하다.
현재, 하드 디스크 드라이브는 고밀도를 갖고, 40 ~ 160 Gigabytes의 데이터를 저장할 수 있지만, 비교적 부피가 크다. 그러나, 고체 상태 드라이브로 알려진 플래시 메모리는, 고밀도, 비휘발성 및 하드 디스크 드라이브에 비해 작은 규모를 가지므로 인기가 있다. MLC(multi-level cells)이 출현하여 단일 레벨 셀에 비해 주어진 영역에 대한 플래시 메모리 밀도를 더 증가시킨다. 본 기술에서 숙련된 자는 플래시 메모리가 NOR 플래시, NAND 플래시 또는 다른 유형의 플래시 메모리 구성으로 구성될 수 있는 것으로 이해한다. NAND 플래시는 더 간단한 메모리 어레이 구조를 가지므로 주어진 영역마다 더 높은 밀도를 갖는다. 설명을 더 하기 위해서, 여기서 플래시 메모리란 예를 들면 NOR 및 NAND형 플래시 메모리 등의 임의의 유형의 플래시 장치를 가리키는 것으로 이해한다.
현존하는 플래시 메모리 모듈은 많은 전류 소비 전자 장치에 적합한 속도로 동작하기 때문에, 이러한 메모리 모듈은, 높은 데이터 레이트가 요구되는 미래의 장치에서 사용하기에 적합하지 않을 수 있다. 예를 들면, 고밀도 동화상을 기록하는 이동용 멀티미디어 장치는 적어도 10 MB/s의 프로그래밍 수율을 갖는 메모리 모듈을 요구할 수 있어서, 7 MB/s의 일반적인 프로그래밍 데이터 레이트를 갖는 현재의 플래시 메모리 기술로는 만들 수 없다. 멀티레벨 셀 플래시는 셀을 프로그램하는데 필요한 멀티스텝 프로그래밍 시퀀스로 인해 1.5 MB/s의 더 느린 레이트를 갖는다.
많은 표준 메모리 장치가 갖는 문제는, 데이터를 수신하고 제공하기 위해 병렬 데이터 인터페이스를 사용하는 것에 있다. 예를 들면, 몇몇 메모리 장치는 30 MHz의 동작 주파수로 8, 16, 32 비트의 데이터를 병렬로 제공한다. 다중 비트의 데이터를 병렬로 제공하는 표준 병렬 데이터 인터페이스는, 예를 들면, 그 정해진 동작 주파수 위에서 동작할 때, 신호 품질을 열화시키는, 크로스톡, 신호 스큐 및 신호 감쇄 등의 주지의 통신 열화 효과를 갖는 것으로 알려져 있다. 데이터 수율을 증가시키기 위해 직렬 데이터 인터페이스를 갖는 메모리 장치가, 예를 들면 200 MHz의 주파수로 직렬로 데이터를 송수신하는, 공동으로 소유된 미국 특허 공개 번호 20070076479에 개시되어 왔다. 미국 특허 공개 번호 20070076479에 설명된 메모리 장치는, 2007년 2월 16일에 출원되고, 그 내용이 참조로 여기에 전체 통합되어 있는, 공동으로 소유된 미국 특허 가출원 번호 60/902003에 서술된 것같이, 서로 직렬로 접속된 메모리 장치의 시스템에서 사용될 수 있다.
도 1a는 미국 특허 공개 번호 20070076479에 서술된 것같이, 서로 직렬로 접속된 복수의 메모리 장치의 시스템을 나타낸다. 도 1a를 참조하며, 직렬 인터커넥션(5)은 메모리 컨트롤러와 직렬로 접속된 복수의 메모리 장치를 포함한다. 메모리 컨트롤러는 직렬 인터커넥션이 통합되어 있는 시스템으로부터 시스템 커맨드와 데이터를 수신하는 시스템 인터페이스를 포함하며, 판독 데이터를 시스템에 제공한다. 특히, 장치 0은 복수의 데이터 입력 포트(SIP0, SIP1), 복수의 데이터 출력 포트(SOP0, SOP1), 복수의 제어 입력 포트(IPE0, IPE1), 및 복수의 제어 출력 포트(OPE0, OPE1)를 포함한다. 이들 데이터 및 제어 신호는 메모리 컨트롤러로부터 메모리 장치(5)로 송신된다. 제2 메모리 장치(장치 1)는 장치 0과 동일한 유형의 포트를 포함한다. 장치 1은 장치 0에 인터커넥션된다. 예를 들면, 장치 1은 장치 0으로부터 데이터 및 제어 신호를 수신할 수 있다. 하나 이상의 추가적인 장치가 동일한 방식으로 장치 0 및 장치 1과 함께 또한 인터커넥션될 수 있다. 직렬 접속에서 최종 장치(예를 들면, 장치 3)가 소정의 지연 이후에 데이터 및 제어 신호를 메모리 컨트롤러에 제공한다. 각 메모리 장치(예를 들면, 장치 0, 1, 2, 3)는 IPE0, IPE1, OPE0, OPE1(즉, 제어 출력 포트)의 에코(IPEQ0, IPEQ1, OPEQ0, OPEQ1)를 다음의 장치에 출력한다. 신호는 하나의 장치에서 다음의 직렬 접속된 장치로 전달될 수있다. 단일 클락 신호가 복수의 직렬 접속된 메모리 장치의 각각에 제공된다.
도 1b는 도 1a에 도시된 메모리 장치중 하나의 코어 구조를 도시하는 블록도이다. 메모리 장치(10)는 메모리 뱅크A(12) 및 메모리 뱅크B(14)와 같이, 각각의 데이터, 제어 및 어드레싱 회로를 갖는 복수개의 동일한 메모리 뱅크, 양 메모리 뱅크(12, 14)에 접속된 어드레스 및 데이터 경로 스위치 회로(16), 및 스위치 회로(16)와 데이터를 송수신하기 위해 각 메모리 뱅크에 연관되는 동일한 인터페이스 회로(18, 20)를 포함한다. 메모리 뱅크(12, 14)는 예를 들면, 플래시 메모리 등과 같은 비휘발성 메모리가 바람직하다. 논리적으로, 메모리 뱅크(12)에 의해 수신 및 제공되는 신호는 문자 "A"로 표시되고, 메모리 뱅크(14)에 의해 수신 및 제공되는 신호는 문자 "B"로 표시된다. 유사하게, 인터페이스 회로(18)에 의해 수신 및 제공되는 신호는 숫자 "0"으로 표시되고, 인터페이스 회로(20)에 의해 수신 및 제공되는 신호는 숫자 "1"로 표시된다. 각각의 인터페이스 회로(18, 20)는 직렬 데이터 스트림으로 액세스 데이터를 수신하고, 액세스 데이터는 예를 들면 프로그래밍 동작을 위한 커맨드, 어드레스 정보 및 입력 데이터를 포함할 수 있다. 판독 동작에서, 각각의 인터페이스 회로는 판독 커맨드 및 어드레스 데이터에 따라서 직렬 데이터 스트림으로 출력 데이터를 제공한다. 또한, 메모리 장치(10)는 양 메모리 뱅크(12, 14)의 회로 및 각각의 인터페이스 회로(18, 20)에 클락 신호 sclki 및 reset 등의 전체적인 신호를 제공하는, 제어 인터페이스(22) 및 상태/ID 레지스터 회로(24)와 같은 전체적인 회로를 더 포함한다. 상기 서술된 회로에 대해 아래에 더 설명한다.
메모리 뱅크(12)는 출력 데이터 DOUT_A를 제공하고 입력 프로그램 데이터 DIN_A를 수신하는 센스 증폭기 및 페이지 버퍼 회로 블록(26)과, 로우 디코더 블록(28)과 같은 주지의 메모리 주변 회로를 포함한다. 본 기술에서 숙련된 자는 블록(26)이 칼럼 디코더 회로를 또한 포함하는 것으로 이해한다. 제어 및 프리디코더 회로 블록(30)은 신호선 ADDR_A를 통해 어드레스 신호와 제어 신호를 수신하고, 프리디코드된 어드레스 신호를 로우 디코더(28) 및 센스 증폭기 및 페이지 버퍼 회로 블록(26)에 제공한다.
메모리 뱅크(14)에 대한 주변회로는 메모리 뱅크(12)에 대해서 미리 서술된 것과 동일하다. 메모리 뱅크 B의 회로는 출력 데이터 DOUT_B를 제공하고 입력 프로그램 데이터 DIN_B를 수신하는 센스 증폭기 및 페이지 버퍼 회로 블록(32), 로우 디코더 블록(34), 및 제어 및 프리디코더 회로 블록(36)을 포함한다. 제어 및 프리디코더 회로 블록(36)은 신호선 ADDR_B를 통해 어드레스 신호와 제어 신호를 수신하고, 프리디코드된 어드레스 신호를 로우 디코더(34) 및 센스 증폭기 및 페이지 버퍼 회로 블록(36)에 제공한다. 각각의 메모리 뱅크 및 그 대응하는 주변 회로는 주지의 구조로 구성될 수 있다.
일반적인 동작에서, 각각의 메모리 뱅크는 특정 커맨드 및 어드레스에 따르고, 필요하면 입력 데이터에 따른다. 예를 들면, 메모리 뱅크(12)는 판독 커맨드 및 판독 어드레스에 따라서 출력 데이터 DOUT_A를 제공하고, 프로그램 커맨드 및 프로그램 어드레스에 따라서 입력 데이터를 프로그램할 수 있다. 각 메모리 뱅크는 예를 들면 소거 커맨드와 같은 다른 커맨드에 따를 수 있다.
도 1b에 나타낸 예에서, 경로 스위치(16)는 메모리 뱅크(12, 14)와 인터페이스 회로(18, 20) 사이에서 신호를 전달하는 2개의 모드중 하나로 동작할 수 있는 듀얼 포트 회로이다. 첫번째는 메모리 뱅크(12)와 인터페이스 회로(18)의 신호가 서로에게 전달되는 직접 전송 모드이다. 동시에, 메모리 뱅크(14)와 인터페이스 회로(20)의 신호가 직접 전송 모드로 서로에게 전달된다. 두번째는 메모리 뱅크(12)와 인터페이스 회로(20)의 신호가 서로에게 전달되는 크로스 전송 모드이다. 동시에, 메모리 뱅크(14)와 인터페이스 회로(18)의 신호가 서로에게 전달된다. 경로 스위치(16)의 단일 포트 구성은 다음에 설명한다.
상기 서술된 것 같이, 인터페이스 회로(18, 20)는 직렬 데이터 스트림으로 데이터를 수신 및 제공한다. 이것은 높은 동작 주파수로 전체 신호 수율을 증가시킬뿐 아니라 칩의 핀출력 요구를 감소시키기 위함이다. 메모리 뱅크(12, 14)의 회로는 일반적으로 병렬 어드레스 및 데이터에 대해 구성되기 때문에, 변환 회로가 필요하다.
인터페이스 회로(18)는 직렬 데이터 링크(40), 입력 직렬-병렬 레지스터(42), 출력 병렬-직렬 레지스터(44)를 포함한다. 직렬 데이터 링크(40)는 직렬 입력 데이터 SIP0, 입력 인에이블 신호 IPE0, 및 출력 인에이블 신호 OPE0를 수신하고, 직렬 출력 데이터 SOP0, 입력 인에이블 에코 신호 IPEQ0, 및 출력 인에이블 에코 신호 OPEQ0를 제공한다. 신호 SIP0(SIP1)는 어드레스, 커맨드 및 입력 데이터를 각각 포함할 수 있는 직렬 데이터 스트림이다. 직렬 데이터 링크(40)는 SIPO에 대응하는 버퍼링된 직렬 입력 데이터 SER_IN0를 제공하고, 출력 병렬-직렬 레지스터(44)로부터 직렬 출력 데이터 SER_OUT0을 수신한다. 입력 직렬-병렬 레지스터(42)는 SER_IN0를 수신하여, 병렬 세트의 신호 PAR_IN0로 변환한다. 출력 병렬-직렬 레지스터(44)는 병렬 세트의 출력 데이터 PAR_OUT0를 수신하여, 직렬 출력 데이터 SER_OUT0로 변환하고, 이것은 데이터 스트림 SOP0로서 제공된다. 출력 병렬-직렬 레지스터(44)는 PAR_OUT0 데이터 대신에 거기에 저장된 데이터를 출력하기 위해 상태/ID 레지스터(24)로부터 데이터를 수신할 수 있다. 또한, 이 특정 특징의 상세는 뒤에 설명한다. 또한, 직렬 데이터 링크(40)는 다른 메모리 장치(10)와의 제어 신호 및 데이터 신호의 데이지 체인 캐스캐이드를 수용하도록 구성된다.
직렬 인터페이스 회로(20)는 인터페이스 회로(18)와 동일하게 구성되며, 직렬 데이터 링크(46), 입력 직렬-병렬 레지스터(48), 출력 병렬-직렬 레지스터(50)를 포함한다. 직렬 데이터 링크(46)는 직렬 입력 데이터 SIP1, 입력 인에이블 신호 IPE1, 및 출력 인에이블 신호 OPE1을 수신하고, 직렬 출력 데이터 SOP1, 입력 인에이블 에코 신호 IPEQ1, 및 출력 인에이블 에코 신호 OPEQ1을 제공한다. 직렬 데이터 링크(46)는 SIP1에 대응하는 버퍼링된 직렬 입력 데이터 SER_IN1을 제공하고, 출력 병렬-직렬 레지스터(50)로부터 직렬 출력 데이터 SER_OUT1을 수신한다. 입력 직렬-병렬 레지스터(50)는 SER_IN1를 수신하고, 이것을 병렬 세트의 신호 PAR_IN1로 변환한다. 출력 병렬-직렬 레지스터(48)는 병렬 세트의 출력 데이터 PAR_OUT1을 수신하여, 이것을 직렬 출력 데이터 SER_OUT1로 변환하고, 이어서 데이터 스트림 SOP1로서 제공된다. 출력 병렬-직렬 레지스터(48)는 PAR_OUT1 데이터 대신에 거기에 저장된 데이터를 출력하기 위해 상태/ID 레지스터(24)로부터 데이터를 수신할 수 있다. 직렬 데이터 링크(40)에서와 같이, 직렬 데이터 링크(46)는 다른 메모리 장치(10)와의 제어 신호 및 데이터 신호의 데이지 체인 캐스캐이드를 수용하도록 구성된다.
제어 인터페이스(22)는 표준 입력 버퍼 회로를 포함하고, 칩 선택(CS#), 직렬 클락(SCLK) 및 리셋(RST#)에 각각 대응하는 내부 칩 선택 신호 chip_sel, 내부 클락 신호 sclki 및 내부 리셋 신호 reset를 생성한다. 신호 chip_sel은 직렬 데이터 링크(40, 46)에 의해 우선 사용되고, reset 및 sclki가 메모리 장치(10)에 있는 많은 회로에 의해 사용된다.
직렬 데이터 인터페이스는 병렬 데이터 인터페이스 구조에 대해 성능에서의 장점을 제공하지만, 이들 장점은 메모리 뱅크(12, 14)의 성능 열화에 의해 상쇄될 수 있다. 더 구체적으로, 메모리 밀도의 증가를 추구하는 것은, 얼마나 빨리 데이터가 메모리 셀, 특히 NAND 구성된 플래시 메모리 셀로부터 감지될 수 있는지에 악영향을 끼친다. 이 문제를 나타내기 위해, 도 1b의 NAND 구성된 플래시 메모리 어레이의 일부가 도 2에 도시된다.
도 1b 및 2를 참조하면, 메모리 뱅크(12)는 i 세트의 비트 라인을 포함하고, 여기서 i는 0보다 큰 정수이고, 각각의 세트는 짝수 비트 라인과 홀수 비트 라인을 포함한다. 예를 들면, 비트라인 세트 1은 짝수 비트 라인 BL1_e과 홀수 비트 라인 BL1_o을 포함한다. 각각의 비트 라인은 적어도 하나의 NAND 셀 스트링에 접속되고, 여기서 각각의 NAND 셀 스트링은 복수의 비휘발성 메모리 셀과, 각각의 비트 라인과 공통 소스 라인 CSL 사이에 직렬로 접속된 액세스 트랜지스터를 포함한다. 액세스 트랜지스터는 소스 선택 라인 신호 SSL를 수신하는 소스 선택 트랜지스터, 및 접지 선택 라인 신호 GSL을 수신하는 접지 선택 트랜지스터를 포함한다. 플래시 메모리 셀 등의 복수의 비휘발성 메모리 셀이 이들 2개의 액세스 트랜지스터 사이에 직렬로 접속된다. 본 실시예에서는, 각각의 워드 라인 WL1 ~ WL32에 결합된 게이트 단자를 갖는, 32개의 직렬 접속된 플래시 메모리 셀이 있다.
센스 증폭기 및 페이지 버퍼 회로 블록(26)은 i 페이지 버퍼 유닛(60), 또는 각 비트라인 세트에 대한 것을 포함한다. 비트 라인 피치가 좁기때문에, 페이지 버퍼 유닛(60)은 비트 라인 세트의 짝수 및 홀수 비트 라인 사이에서 공유된다. 그러므로 짝수 및 홀수 선택 신호 BSLe 및 BSLo를 수신하는 선택 트랜지스터가 페이지 버퍼 유닛(60)에 결합되는 세트의 하나의 비트라인을 선택하기 위해 필요하다. 각각의 페이지 버퍼 유닛(60)은 비트 라인으로부터 데이터를 감지하여 래치하고, 본 기술에서 숙련된 자는 페이지 버퍼가 프로그래밍되는 기록 데이터를 래치하는 것으로 이해한다. 공통 워드 라인 WL1~WL32, SSL, 및 GSL 라인을 공유하는 각각의 NAND 셀 스트링은 메모리 블록으로 칭해지고, 하나의 공통 워드 라인에 접속된 메모리 셀은 페이지로서 칭해진다. 본 기술에서 숙련된 자는 플래시 판독, 프로그램 및 소거 동작이 어떻게 실행되는지를 이해해야 한다.
도 3은 도 2의 페이지 버퍼 유닛(60)의 데이터를 데이터 라인에 결합하기 위한 센스 증폭기 및 페이지 버퍼 회로 블록(26)의 칼럼 선택 회로의 개략 회로도이다. 도 3의 본 실시예는 하나의 가능한 논리적인 디코딩 설계를 도시하고, 미리 정해진 수의 페이지 버퍼가 각각의 16 데이터 라인 DL1 ~ DL16에 연관되어 진다. 본 실시예에서는, 16개의 동일하게 구성된 데이터 라인 디코더 회로(70)가 있고, 각각의 데이터 라인 DL1 ~ DL16에 결합된다. 다음은 DL1에 결합된 데이터 라인 디코더 회로(70)에 대해 설명한다. 데이터 라인 디코더 회로(70)는 32 페이지 버퍼 유닛(60)의 16 그룹화를 포함한다. 각 그룹화에서, 하나의 페이지 버퍼 유닛의 입출력 단자는 각각의 제1 단 n채널 경로 트랜지스터(72)에 결합된다. 모든 제1 단 n채널 경로 트랜지스터는 병렬로 연결되고, 하나의 페이지 버퍼 유닛(60)을 하나의 제2 단 n채널 경로 트랜지스터(74)에 선택적으로 결합하기 위해 제1 단 선택 신호 YA1 ~ YA32에 의해 제어된다. 그룹화마다 하나의 제2 단 n채널 경로 트랜지스터(74)가 있기 때문에, DL1에 병렬로 접속된 전체 16개의 제2 단 n채널 경로 트랜지스터(74)가 있고, 각각의 제2 단 선택 신호 YB1 ~ YB16에 의해 각각 제어된다. 신호 YA1 ~ YA32 및 YB1 ~ YB16이 모든 데이터라인 디코더 회로(70)를 통해 공유되기 때문에, 하나의 제1 단 선택 신호 및 하나의 제2 단 선택 신호는, 각각의 데이터라인 디코더 회로(70)로부터의 하나의 페이지 버퍼 유닛(60)을 대응하는 데이터라인에 결합한다.
판독, 프로그램 검증 및 소거 검증 동작에서, 선택된 페이지의 셀 데이터는 그 대응하는 페이지 버퍼 유닛(60)에서 감지되고 래치되어야 한다. 칼럼 디코딩은 데이터라인에 결합시키기 위해 페이지 버퍼 유닛을 선택한다. 감지는 선택된 메모리 셀에 의해 발생된 셀 전류에 의존하고, 셀 전류는 NAND 셀 스트링에서 셀의 수에 의존한다. 도 2의 예에서, 셀 전류는 90nm 처리 기술로 제조된 32 셀 NAND 스트링에 비해 일반적으로 1(㎂)보다 작다. 그러나, 장치 비용을 줄이기 위해 메모리 어레이 밀도를 증가시키는 것은 NAND 셀 스트링마다 보다 많은 메모리 셀을 추가시키게 된다. 그 결과, 셀 전류가 더 감소함으로써, 보다 민감한 감지 전류 및/또는 감지 시간을 요구한다. 이 문제를 더 복잡하게 하는 것은 비트 라인의 물리적인 길이로 인한 비트라인 RC 지연과, NAND 셀 스트링당 셀의 수가 증가함으로 인한 NAND 셀 스트링의 접합 용량이다. 외양 크기를 줄이는 진보된 제조 과정과 관련한 물리적인 변화는 셀 전류 문제를 더 악화시킨다. 셀 전류에 관한 이 문제는, June Lee 등에 의한, IEEE J. 고체 상태 회로, 38 권, 페이지 1934-1942, 2003년 11월, "대용량 저장장치용 90 nm CMOS 1.8 V 2-Gb NAND 플래시 메모리" 출원에 의해 개시된 것같이 잘 알려져 있다. 진보된 제조 과정을 사용하는 것에 관한 또 다른 문제가 생기고, 긴 비트 라인은 처리 단계들에 대한 처리 균등성 문제를 가져 옴으로써, 결함에 대한 전위가 증가하면서 웨이퍼 당 수율을 감소시킨다.
이 문제에 대한 하나의 가능한 해결책은 NAND 셀 스트링 당 메모리의 수를 제한하여, 큰 메모리 어레이를 다중 메모리 뱅크로 분할하는 것일 수 있다. 다중 메모리 뱅크를 갖는 장점은 메모리 장치로부터 데이터를 전송해야할 필요없이 메모리 뱅크 사이에 직접 데이터를 전송하는 능력이다. 다중 메모리 뱅크를 사용하는 단점은 센스 증폭기 및 페이지 버퍼 회로 블록(26)의 자체 세트를 필요로 하는 것으로서, 추가 회로 오버헤드 및 칩 영역을 증가시키는 것이다. 또한, 뱅크가 뱅크 데이터 전송을 직접 실행하기에 필요한 복잡한 회로 및 영역 오버헤드는 추가의 칩 영역을 소비한다.
제1 구성에서, 본 발명은 메모리 시스템을 제공한다. 메모리 시스템은 메모리 뱅크와 직렬 데이터 경로를 포함한다. 메모리 뱅크는 판독 동작에 따라서 직렬 비트스트림 판독 데이터를 제공하고, 기록 동작에 따라서 직렬 비트스트림 기록 데이터를 수신한다. 직렬 데이터 경로는 상기 메모리 뱅크와 입출력 인터페이스 사이에서 직렬 비트스트림 판독 데이터와 직렬 비트스트림 기록 데이터를 결합한다. 일 실시예에 따르면, 직렬 데이터 경로는, 커맨드와 어드레스를 포함하는 액세스 데이터를 상기 입출력 인터페이스로부터 직렬로 수신하는 데이터 중재기를 포함한다. 데이터 중재기는 커맨드 및 어드레스를 병렬 포맷으로 변환하여, 판독 동작 동안 직렬 비트스트림 판독 데이터를 입출력 인터페이스를 통해 전달한다. 다른 실시예에 따르면, 메모리 뱅크는 제1 뱅크 하프, 제2 뱅크 하프 및 병렬/직렬 데이터 컨버터를 포함한다. 제1 뱅크 하프는 제1의 n개의 병렬 데이터라인들에 결합되고, 여기서 n은 0보다 큰 정수값이다. 제2 뱅크 하프는 제2의 n개의 병렬 데이터라인들에 결합된다. 병렬/직렬 데이터 컨버터는 제1 및 제2의 n개의 병렬 데이터라인들 중 하나를 직렬 비트스트림 판독 데이터로 선택적으로 변환하고, 상기 제1 및 제2의 n개의 병렬 데이터라인들 중 하나에 대해 직렬 비트스트림 기록 데이터를 병렬 데이터로 선택적으로 변환한다.
본 실시예의 구성에서, 제1 뱅크 하프는, 제1 섹터, 제2 섹터 및 제1 페이지 버퍼를 포함한다. 제1 섹터는 메모리 셀에 결합된 워드라인들과 비트라인들을 갖는다. 제2 섹터는 메모리 셀에 결합된 워드라인들과 비트라인들을 갖는다. 제1 페이지 버퍼는 상기 제1 섹터와 제2 섹터중 하나의 비트라인에 선택적으로 결합되고, 제1 n개의 병렬 데이터라인들에 결합된다. 제2 뱅크 하프는, 제3 섹터, 제4 섹터 및 제2 페이지 버퍼를 포함한다. 제3 섹터는 메모리 셀에 결합된 워드라인들과 비트라인들을 갖는다. 제4 섹터는 메모리 셀에 결합된 워드라인들과 비트라인들을 갖는다. 제2 페이지 버퍼는 상기 제3 섹터와 제4 섹터중 하나의 비트라인에 선택적으로 결합되고, 제2 n개의 병렬 데이터라인들에 결합된다. 본 구성에서, 제1 섹터 및 제2 섹터의 비트라인들이 비트라인들의 세트로 그룹화되고, 각각의 비트라인들 세트는 공통 비트라인에 결합되고, 공통 비트라인은 제1 페이지 버퍼에 결합된다. 유사하게, 제3 섹터 및 제4 섹터의 비트라인들이 비트라인들의 세트로 그룹화되고, 각각의 비트라인들 세트는 공통 비트라인에 결합되고, 공통 비트라인은 제2 페이지 버퍼에 결합된다.
본 실시예의 구성에서, 병렬/직렬 데이터 컨버터는, 제1 병렬/직렬 데이터 컨버터, 제2 병렬/직렬 데이터 컨버터 및 데이터 경로 선택기를 포함한다. 제1 병렬/직렬 데이터 컨버터는 각각의 제1의 n개의 병렬 데이터라인들을 제1 단자에 순차적으로 결합한다. 제2 병렬/직렬 데이터 컨버터는 각각의 제2의 n개의 병렬 데이터라인들을 제2 단자에 순차적으로 결합한다. 데이터 경로 선택기는 제1 단자와 제2 단자 중 하나를 양방향 직렬 데이터 라인에 선택적으로 결합한다. 메모리 시스템은 판독 동작 동안에 메모리 뱅크, 병렬/직렬 컨버터와 직렬 데이터 경로를 동작시키기 위해 커맨드와 어드레스를 수신하는 제어 로직을 더 포함할 수 있다.
본 구성의 또 다른 실시예에서, 메모리 시스템은 판독 동작에 따라서 직렬 비트스트림 판독 데이터를 제공하고, 기록 동작에 따라서 직렬 비트스트림 기록 데이터를 수신하는 다른 메모리 뱅크를 더 포함한다. 본 실시예에서, 직렬 데이터 경로는, 메모리 뱅크와 다른 메모리 뱅크중 하나에 직렬 비트스트림 기록 데이터를 선택적으로 결합하는 데이터 스위쳐를 포함한다. 또한, 직렬 데이터 경로는 메모리 뱅크와 다른 메모리 뱅크중 하나로부터의 직렬 비트스트림 판독 데이터를 직렬 데이터 경로의 데이터 중재기에 선택적으로 결합한다. 다른 실시예에서, 메모리 시스템은 메모리 뱅크와 상기 다른 메모리 뱅크중 하나로부터의 직렬 비트스트림 판독 데이터를 다른 입출력 인터페이스에 결합하는 다른 직렬 데이터 경로를 더 포함한다. 다른 직렬 데이터 경로는 직렬 비트스트림 기록 데이터를 메모리 뱅크와 다른 메모리 뱅크중 하나에 결합한다. 다른 직렬 데이터 경로는 다른 메모리 뱅크와 데이터 스위쳐 중 하나에 직렬 비트스트림 기록 데이터를 선택적으로 결합하고, 데이터 스위쳐와 다른 데이터 중재기중 하나에 직렬 비트스트림 판독 데이터를 선택적으로 결합하는 제2 데이터 스위쳐를 포함한다. 직렬 전송 데이터 라인들이 데이터 스위쳐를 상기 제2 데이터 스위쳐에 결합하기 위해 제공된다. 메모리 시스템은 메모리 뱅크와 다른 메모리 뱅크중 하나로부터의 직렬 비트스트림 판독 데이터를 직렬 데이터 경로에 선택적으로 결합하는 직렬 전송 스위치를 더 포함할 수 있다.
본 발명은 메모리 시스템에서 사용하는 방법을 제공할 수 있다. 이 방법은, 판독 동작에 따라서 직렬 비트스트림 판독 데이터를 제공하고, 메모리 뱅크와 입출력 인터페이스 사이에 직렬 비트스트림 판독 데이터와 직렬 비트스트림 기록 데이터를 결합한다.
제2 구성에서, 본 발명은 메모리 뱅크를 제공한다. 메모리 뱅크는 메모리 어레이, 페이지 버퍼 및 순차 커플러를 포함한다. 메모리 어레이는 비트라인들과 워드라인들에 연결된 메모리 셀을 갖는다. 페이지 버퍼는 판독 동작 동안 비트라인들의 데이터를 래치하고, 래치된 데이터를 소정 수의 데이터라인들에 병렬로 결합한다. 순차 커플러는 소정수의 데이터라인들의 각각을 양방향 직렬 데이터 라인에 순차적으로 결합한다. 순차 커플러는 소정 수의 데이터라인들의 각각에 결합된 단자를 갖는 병렬/직렬 데이터 컨버터를 포함한다. 병렬/직렬 데이터 컨버터는 단자의 각각을 양방향 직렬 데이터 라인에 순차적으로 결합시키도록 제어가능하다. 메모리 뱅크는 제1 병렬/직렬 데이터 컨버터와 제2 병렬/직렬 데이터 컨버터를 제어하기 위해 클락 신호에 따르는 카운터를 더 포함할 수 있다. 데이터 경로 선택기는, 제1 병렬/직렬 데이터 컨버터와 제2 병렬/직렬 데이터 컨버터에 의해 사용되지 않은 카운터의 MSB(most significant bit)에 의해 제어된다.
다른 실시예에서, 순차 커플러는, 제1 병렬/직렬 데이터 컨버터, 제2 병렬/직렬 데이터 컨버터 및 데이터 경로 선택기를 포함한다. 제1 병렬/직렬 데이터 컨버터는 소정 수의 데이터라인들의 각각에 결합된 제1 단자를 갖고, 제1 병렬/직렬 데이터 컨버터는 제1 단자의 각각을 제1 로컬 양방향 직렬 데이터 라인들에 순차적으로 결합시키도록 제어가능하다. 제2 병렬/직렬 데이터 컨버터는 소정 수의 제2 데이터라인들의 각각에 결합된 제2 단자를 갖고, 제2 병렬/직렬 데이터 컨버터는 제2 단자의 각각을 제2 로컬 양방향 직렬 데이터 라인들에 순차적으로 결합시키도록 제어가능하다. 데이터 경로 선택기는 제1 로컬 양방향 직렬 데이터 라인들과 제2 로컬 양방향 직렬 데이터 라인들을 전체 양방향 직렬 데이터라인들에 선택적으로 결합시킨다.
본 발명은 비트라인들 및 워드라인들에 연결된 메모리 셀을 갖는 메모리 어레이를 사용하는 방법을 제공할 수 있다. 이 방법은, 판독 동작 동안 비트라인들의 데이터를 래치하고, 래치된 데이터를 소정 수의 데이터 라인들에 결합시키고, 소정 수의 데이터라인들의 각각을 양방향 직렬 데이터라인에 순차적으로 결합시키는 것을 포함한다.
제3 구성에서, 본 발명은 메모리 뱅크를 제공한다. 메모리 뱅크는 제1 메모리 섹터, 제2 메모리 섹터 및 페이지 버퍼를 포함한다. 제1 메모리 섹터는 제1 비트라인들과 제1 워드라인들에 연결된 메모리 셀을 갖고, 제1 비트라인들은 m개의 세그먼트로서 배열되고, m은 0보다 큰 정수값이다. 제2 메모리 섹터는 제2 비트라인들과 제2 워드라인들에 연결된 메모리 셀을 갖고, 제2 비트라인들은 m개의 세그먼트로서 배열된다.
페이지 버퍼는 각각의 m개의 세그먼트의 제1 비트라인들과 제2 비트라인들중 하나를 소정 수의 데이터 라인들에 선택적으로 결합한다. 본 구성의 실시예에서, 로우 어드레스에 따라서 제1 메모리 섹터의 제1 워드라인들과 제2 메모리 섹터의 제2 워드라인들 중 하나의 워드라인을 활성화하고, 워드라인이 제1 워드라인들의 하나일 때 적어도 2개의 메모리 셀은 제1 비트라인들에 결합되고, 워드라인이 제2 워드라인들의 하나일 때 적어도 2개의 메모리 셀은 제2 비트라인들에 결합되고, 칼럼 어드레스에 따라서 제1 비트라인들과 제2 비트라인들 중 하나의 비트라인을 공통 비트라인에 선택적으로 결합하고, 페이지 버퍼와 공통 비트라인을 감지하고, 감지된 공통 비트라인에 대응하는 데이터를 소정 수의 데이터라인들 중 하나에 제공함으로써, 판독 동작이 행해진다.
본 발명은 제1 비트라인들 및 제1 워드라인들에 연결된 메모리 셀을 갖고, 제1 비트라인들은 m개의 세그먼트로서 배열되고, m은 0보다 큰 정수인, 메모리 뱅크에서 사용하기 위한 방법을 제공할 수 있다. 이 방법은, m개의 세그먼트의 각각의 제1 비트라인들과 제2 비트라인들 중 하나를 소정수의 데이터라인들에 선택적으로 결합하는 것을 포함한다.
제4 구성에서, 본 발명은 메모리 뱅크용 페이지 버퍼를 제공한다. 페이지 버퍼는 제1 셀프디코딩 페이지 버퍼 단과 제2 셀프디코딩 페이지 버퍼 단을 포함한다. 제1 셀프디코딩 페이지 버퍼 단은 제1 세트의 공통 비트라인들으로부터의 데이터를 감지하여, 감지된 데이터를 제공한다. 감지된 데이터는, 제1 세트의 공통 비트라인들의 각각의 공통 비트라인들에 대응하고, 클락 신호 상태에서 래치된 액티브 칼럼 선택 비트에 따라서 대응하는 데이터 라인들 상에 제공된다.
제2 셀프디코딩 페이지 버퍼 단은 제2 세트의 공통 비트라인들으로부터의 데이터를 감지하여, 감지된 데이터를 제공한다. 감지된 데이터는, 제2 세트의 공통 비트라인들의 각각의 공통 비트라인에 대응하고, 다음의 클락 신호 상태에서 래치된 액티브 칼럼 선택 비트에 따라서 대응하는 데이터 라인 상에 제공된다. 본 구성의 실시예에서, 반대의 클락 신호 상태에 따라서 제1 셀프디코딩 페이지 버퍼 단에 액티브 칼럼 선택 비트를 래치하고, 제1 셀프디코딩 페이지 버퍼 단으로부터의 감지된 데이터를 제공하고, 클락 신호 상태에 따라서 액티브 칼럼 선택 비트를 전달하고, 다음의 반대의 클락 신호 상태에 따라서 제2 셀프디코딩 페이지 버퍼 단에 액티브 칼럼 선택 비트를 래치하고, 다음의 클락 신호 상태에 따라서 제2 셀프디코딩 페이지 버퍼 단으로부터의 감지된 데이터를 제공함으로써, 셀프디코딩 동작이 행해진다.
본 발명은 메모리 뱅크용 페이지 버퍼에서 사용하는 방법을 제공할 수 있다. 이 방법은, 제1 세트의 공통 비트라인으로부터의 데이터를 감지하고, 제1 세트의 공통 비트라인의 각각의 공통 비트라인에 대응하는 감지된 데이터를 클락 신호 상태에서 래치된 액티브 칼럼 선택 비트에 따라서 대응하는 데이터 라인 상에 제공하고, 제2 세트의 공통 비트라인으로부터의 데이터를 감지하고, 제2 세트의 공통 비트라인의 각각의 공통 비트라인에 대응하는 감지된 데이터를 다음의 클락 신호 상태에서 래치된 액티브 칼럼 선택 비트에 따라서 대응하는 데이터 라인 상에 제공하는 것을 포함한다.
제5 구성에서, 본 발명은 시스템을 제공한다. 시스템은, 액세스 데이터를 제공하는 메모리 컨트롤러;및 복수의 메모리 장치의 직렬 인터커넥션을 포함한다. 각각의 메모리 장치는, 컨트롤러, 메모리 뱅크 및 직렬 데이터 경로를 포함한다. 컨트롤러는 액세스 데이터에 포함된 액세스 커맨드와 어드레스를 수신하여, 액세스 커맨드에 대응하는 동작을 행한다. 메모리 뱅크는 어드레스에 의해 어드레싱된 메모리 위치에 저장된 데이터에 액세스하라는 상기 액세스 커맨드에 따라서 동작을 행한다. 직렬 데이터 경로는 메모리 뱅크와 입출력 인터페이스 사이에 직렬 포맷으로 데이터를 결합한다.
예를 들면, 복수의 메모리 장치가 직렬로 연결되고, 메모리 컨트롤러는 예를 들면 판독 및 기록 커맨드와 같은 지시의 액세스 커맨드를 송신한다. 판독 동작에서, 메모리 장치는 데이터 판독 동작을 행하고, 판독된 데이터를 다음의 메모리 장치 또는 메모리 컨트롤러에 보낸다. 판독 동작에서, 메모리 장치는 메모리 컨트롤러 또는 이전 메모리 장치에 의해 제공된 데이터에 기초하여 데이터 기록 동작을 행한다. 시스템, 메모리 컨트롤러 및 장치는 컨트롤러와 장치를 동작시키는 방법을 행할 수 있다.
본 발명의 다른 구성 및 특징은 첨부 도면과 함께 본 발명의 특정 실시예의 다음의 설명을 고려할 때 본 기술에서 통상의 기술을 가진 자에 의해 분명해진다.
본 발명의 실시예는 첨부된 도면을 참고하여 예를 통해서 설명된다.
도 1a는 서로 직렬로 연결된 복수의 메모리 장치의 시스템을 나타낸다.
도 1b는 직렬 데이터 인터페이스를 갖는 메모리 장치의 블록도이다.
도 2는 도 1b의 센스 증폭기 및 페이지 버퍼 회로 블록에 결합된 NAND 셀 스트링을 나타내는 개략 회로도이다.
도 3은 도 2에 나타낸 증폭기 및 페이지 버퍼 회로 블록에서 사용되는 칼럼 디코딩 설계를 나타내는 개략 회로도이다.
도 4a는 본 발명의 실시예에 따르는 비휘발성 메모리 직렬 코어 시스템의 블록도이다.
도 4b는 도 4a에 나타낸 직렬 데이터 경로의 상세를 도시하는 블록도이다.
도 5는 본 발명의 실시예에 따르는, 도 4a의 메모리 뱅크의 블록도이다.
도 6은 도 5에 나타낸 병렬/직렬 데이터 컨버터의 개략 회로 예이다.
도 7a는 도 5의 메모리 뱅크의 2섹터의 상세를 나타내는 블록도이다.
도 7b는 도 5에 나타낸 섹터의 비트라인 배열을 나타내는 개략 회로예이다.
도 8은 도 7의 비트라인 선택 회로를 제어하는 디코딩 회로의 개략 회로예이다.
도 9는 도 8에 나타낸 차지 펌프의 개략 회로도이다.
도 10은 본 발명의 실시예에 따르는 셀프-디코딩 칼럼 선택 회로를 나타내는 블록도이다.
도 11은 본 발명의 실시예에 따르는 하나의 셀프-디코딩 페이지 버퍼 셀의 상세를 나타내는 블록도이다.
도 12는 본 발명의 실시예에 따르는, 도 11의 셀프-디코딩 페이지 버퍼 셀에서 순차 인에이블러의 개략 회로도이다.
도 13은 본 발명의 실시예에 따르는, 도 11의 셀프-디코딩 페이지 버퍼 셀에서 페이지 버퍼 유닛의 개략 회로도이다.
도 14는 도 10의 셀프-디코딩 칼럼 선택 회로의 동작을 도시하는 시퀀스도이다.
도 15는 본 발명의 실시예에 따르는, 직렬 코어 구조를 갖는 2개의 뱅크 구조를 도시하는 블록도이다.
도 16은 본 발명의 실시예에 따르는, 도 15에 나타낸 직렬 전송 스위치의 개략 회로도이다.
도 17은 본 발명의 실시예에 따르는, 2개의 독립 직렬 데이터 데이터 경로를 갖는 멀티-뱅크 직렬 코어 메모리 시스템의 블록도이다.
일반적으로, 본 발명은 직렬 비트스트림으로서 적어도 하나의 메모리 뱅크로부터 데이터를 수신하고, 데이터를 제공하는 직렬 데이터 인터페이스와 직렬 데이터 경로 코어를 갖는 메모리 시스템을 제공한다. 메모리 뱅크는 2개의 하프로 나뉘어지고, 각각의 하프는 상부 섹터와 하부 섹터로 분할된다. 각 섹터는 통합된 셀프 칼럼 디코딩 회로를 갖는 공유된 2차원 페이지 버퍼에 병렬로 데이터를 제공한다. 메모리 뱅크 내의 직렬-병렬 데이터 컨버터는 각각의 하프로부터의 병렬 데이터를 직렬 데이터 경로 코어에 결합시킨다. 통합된 셀프 칼럼 디코딩 회로를 갖는 공유된 2차원 페이지 버퍼는 각 뱅크에 대해서 회로 및 칩 영역 오버헤드를 최소화하고, 직렬 데이터 경로 코어는 광데이터 버스를 라우팅하기 위해 사용되는 칩 영역을 일반적으로 감소시킨다. 그러므로, 동일한 밀도를 갖는 단일의 메모리 뱅크 시스템과 비교할 때 대응하는 칩 영역의 현저한 증가없이 다중 메모리 뱅크 시스템이 구현될 수 있다.
도 4a는 본 발명의 실시예에 따르는 비휘발성 메모리 직렬 코어 시스템의 블록도이다. 직렬 코어 메모리 시스템(100)은 DATA/CMD_IN 및 DATA/CMD_OUT 핀으로 불리는 외부 입출력 인터페이스핀과 적어도 하나의 메모리 뱅크(104) 사이에 데이터의 직렬 비트 스트림을 결합하기 위한 직렬 데이터 경로(102)를 포함한다. 메모리 뱅크는 로우 디코더, 센스 증폭기, 페이지 버퍼, 칼럼 디코딩 회로, 및 메모리 어레이를 구성하는 메모리 셀의 로우와 칼럼에 근접하게 형성된 임의의 다른 회로들과 같은 피치 제한된 회로들을 포함하는 것으로 이해된다. 이러한 회로들은, 비트 라인 전류 및 워드라인 전압과 같은, 전기 신호의 전송 경로를 최소화하면서 회로의 패킹 밀도를 최대화하기 위해 메모리 어레이에 근접하게 형성된다. 직렬 코어 메모리 시스템(100)의 다른 기능적인 블록은 제어 블록(106)과, 메모리 뱅크(104)의 비휘발성 메모리 셀을 프로그램 및 소거하기 위해 필요한 전압 레벨을 제공하는 고전압 발생기(108)를 포함한다. 제어 블록(106)은 커맨드 디코더, 레지스터, 및 직렬 코어 메모리 시스템(100)의 동작을 제어하기 위해 사용되는 다른 관련된 제어 회로(비도시)를 포함한다.
본 실시예에 따르면, 메모리 뱅크(104)는 직렬 비트스트림으로 (프로그래밍을 위한)판독 데이터를 제공하고 기록 데이터를 수신하도록 구성된다. 도 4a에 나타낸 예에서, 판독 데이터 및 기록 데이터는 양방향 직렬 데이터 라인(110)을 공유하지만, 다른 실시예는 전용의 입력 및 출력 양방향 데이터 라인을 가질 수 있다. 도 4a의 실시예에서, 직렬 데이터 경로(102)는 직렬 판독 데이터를 수신하여, 이것을 직렬 포맷으로 DATA/CMD_OUT 핀으로 전달하고, DATA/CMD_IN 핀으로부터 수신된 직렬 기록 데이터를 메모리 뱅크(104)에 전달한다. 그러므로, 양 판독 및 기록 동작에서, 데이터는 메모리 뱅크와 데이터 I/O 핀 사이에서 직렬 포맷으로 유지된다. 직렬 데이터 경로(102)의 다른 상세를 설명한다.
직렬 데이터 경로(102)는 주로 메모리 뱅크(104)와, DATA/CMD_IN 핀과 DATA/CMD_OUT 핀중 하나 사이에서 결합하는 역할을 한다. 선택적으로, 직렬 데이터 경로(102)는 2개 이상의 메모리 뱅크와 DATA/CMD_IN 핀과 DATA/CMD_OUT 핀중 하나 사이에서 데이터를 판독 또는 기록 데이터를 선택적으로 결합할 수 있다. 다른 실시예에서, 직렬 데이터 경로(102)는 2개의 다른 메모리 뱅크 사이에서 판독 데이터를 직접 결합할 수 있다. 직렬 데이터 경로(102)는 직렬 I/O 인터페이스(112), 데이터 중재기(114), 및 데이터 스위쳐(116)를 포함한다.
도 4b는 도 4a에 나타낸 직렬 데이터 경로(102)의 상세를 나타낸다. 도 4a 및 도 4b를 참조하면, 직렬 I/O 인터페이스(112)는 DATA/CMD_IN 핀과 DATA/CMD_OUT 핀에 직접 연결된다. 직렬 I/O 인터페이스(112)는 도 1b의 직렬 데이터 링크(40)에 유사하게 구성될 수 있고, 미국 특허 공개 번호 20070076479에 그것에 대해 서술된 동일한 회로를 포함한다. 본 실시예에서, 도 1b의 직렬 데이터 링크(40)에 나타낸 추가의 제어 입력 신호는 구조를 단순화하기 위해 도시되지 않는다. 일반적으로, 직렬 I/O 인터페이스(112)는 외부에서 수신된 입력 데이터를 수신하여 버퍼링하고, DATA/CMD_IN 핀으로부터 DATA/CMD_OUT 핀에 데이터를 직접 결합하는 회로를 통한 경로를 포함할 수 있다. 이 특징은 커맨드가 전류 메모리 장치에 대해 의도된 것이 아니면 선택 데이터를 갖는 임의의 커맨드를 다른 메모리 장치에 전달하기 위해 사용된다. 직렬 I/O 인터페이스(112)는 DATA/CMD_IN 핀으로부터 직렬 입력 데이터를 수신하는 입력 버퍼(120)와, DATA/CMD_OUT 핀을 통해 판독 데이터를 제공하고 데이터를 전달하는 출력 버퍼 또는 출력 드라이버(122)를 포함한다. 입력 버퍼(120)와 출력 드라이버(122)는 도 4a에서 B_CTRL로 칭해지는, 제어 블록(106)으로부터 수신된 하나 이상의 버퍼 제어 신호에 의해 제어된다.
데이터 중재기(114)는 직렬 I/O 인터페이스(112)로부터 직렬 데이터를 수신한다. 데이터 중재기(114)는 커맨드 데이터 컨버터(124)와 경로 스위치(126)를 포함한다. 커맨드 데이터 컨버터(124)는 직렬 포맷으로부터 병렬 포맷으로 커맨드 데이터만을 변환하고, 이것은 병렬 커맨드 신호 COMMAND로서 제어 블록(106)으로 송신된다. 경로 스위치(126)는 제어 블록(106)(비도시)으로부터의 스위치 신호에 따라서 직렬 I/O 인터페이스(112)를 데이터 스위쳐(116)의 커맨드 데이터 컨버터(124)로 선택적으로 연결한다. 커맨드 데이터 컨버터(124)는 각각의 액티브 클락 에지 상에서 커맨드 데이터를 직렬로 수신하는 직렬/병렬 시프트 레지스터를 포함할 수 있고, 병렬 커맨드를 제공하는 시프트 레지스터의 각 단으로부터 병렬 출력을 갖는다. 직렬/병렬 시프트 레지스터는 본 기술에서 알려진 것이다. 액세스 데이터의 데이터 구조는 소정의 것으로서, 예를 들면, 커맨드 데이터는 기록 데이터의 앞에 오는 처음의 2바이트일 수 있기 때문에, 제어 블록(106)은 통과된 클락 에지의 수를 계수함으로써 모든 커맨드 데이터 비트가 커맨드 데이터 컨버터(124)에 로드되는 때를 알수 있다. 수신된 임의의 기록 데이터는 직렬 포맷으로 유지되어, 데이터 스위쳐(116)에 직렬로 전달된다. 따라서, 데이터 스위쳐가 기록 데이터를 수신만 하는 동안 커맨드 데이터 컨버터(124)는 커맨드 데이터를 수신만 할 수 있다.
데이터 스위쳐(116)는, 메모리 뱅크와 데이터 중재기(114) 사이에 직렬 데이터를 결합하거나, 또는 대응하는 직렬 전송 데이터라인(118)을 통해 2개의 다른 메모리 뱅크 사이에 직렬 데이터를 결합하기 위해, 제어 블록(106)으로부터의 신호 SWTCH에 의해 제어되는 다른 경로 스위치(128)를 포함한다. 칩 상에 다른 메모리 뱅크가 없으면, 데이터 스위쳐(116)가 필요하지 않고, 직렬 데이터는 데이터 중재기(114)로부터 메모리 뱅크(104)로 직접 제공된다.
판독 및 기록/프로그램 동작에서 직렬 코어 메모리 시스템(100)의 동작을 설명한다. 판독 동작에서, 직렬 판독 커맨드가 DATA/CMD_IN 핀에서 수신되고, 병렬 포맷으로 변환되어, 데이터 중재기(114)에 의해 컨트롤러(106)에 송신된다. 컨트롤러(106)는 메모리 뱅크(104)에서 적절한 로우와 칼럼을 활성화시켜서 원하는 데이터에 액세스한다. 메모리 뱅크(104)는 데이터 스위쳐(116)에 직렬 비트 스트림으로 판독 데이터를 제공하기 위해 제어된다. 판독 데이터가 DATA/CMD_OUT 핀으로 출력되면, 데이터 스위쳐(116)는 판독 데이터를 데이터 중재기(114)로 전달하도록 제어되고, 판독 데이터를 DATA/CMD_OUT 핀을 통해 출력하기 위해 직렬 I/O 인터페이스(112)에 간단히 전달한다.
기록 또는 프로그램 동작에서, DATA/CMD_IN 핀에서 수신된 직렬 데이터는 커맨드 및 기록 데이터를 포함한다. 커맨드 데이터는 기록 데이터가 프로그램되는 어드레스 데이터를 포함한다. 커맨드 데이터는 데이터 중재기(114)에 의해 병렬 포맷으로 변환되어 제어부(106)에 전달된다. 기록 데이터 전에 커맨드가 직렬 비트스트림으로 수신되어, 기록 데이터가 메모리 뱅크(104)에 전달되므로 프로그래밍 동작을 위한 회로를 시작하기 위해 커맨드의 디코딩이 실행될 수 있는 것에 주의한다. 제어 블록(106)이 프로그램 커맨드를 수신하기 때문에, 적절한 프로그래밍 알고리즘이 실행되고, 적절한 프로그램 전압이 인가되어, 기록 데이터가 목표 어드레스로 프로그램되는 것을 확실하게 한다. 필요하면, 프로그래밍을 반복하기 위해, 프로그램 검증 등의 추가 알고리즘이 실행될 수도 있다.
도 4a에 미리 서술된 것같이, 메모리 뱅크(104)는 직렬 데이터를 제공하고 수신한다. 그러나, 본 기술에서 숙련된 자가 이해하고 있는 것같이, 플래시 메모리 등의 메모리 어레이는 고유적으로 본질상 병렬이다. 이것은 1비트 이상의 데이터가 메모리 어레이로부터 액세스되어 임의의 단일 판독 또는 기록 동작으로 각각 메모리 어레이에 기록되는 것을 의미한다. 메모리 뱅크(104)의 본 실시예에 따르면, 내부 병렬/직렬 컨버터가 직렬 데이터를 병렬 포맷 등으로 변환하기 위해 제공된다. 더 구체적으로, 메모리 어레이의 비트라인으로부터 병렬로 제공된 판독 데이터는 직렬 포맷으로 변환되고, 직렬 기록 데이터는 메모리 어레이의 비트라인에 동시에 적용하기 위해 병렬 포맷으로 변환된다. 또한, 메모리 뱅크(104)는 워드 라인 및 비트 라인 방향을 따라서 메모리 어레이를 섹션으로 분할하여 워드라인과 비트라인 성능을 최대화하도록 구성된다.
도 5는 본 발명의 실시예에 따라서, 도 4a의 메모리 뱅크(104)의 실시예를 도시하는 블록도이다. 메모리 뱅크(200)는 섹터들(섹터 1, 섹터 2, 섹터 3, 섹터 4(202, 204, 206, 208))로 나타낸 4개의 메모리 부분으로 분할된다. 도 5의 메모리 뱅크(200)의 물리적인 배향에서, 각 섹터는 수직 방향으로 연장되는 비트 라인과 수평 방향으로 연장하는 워드 라인을 포함한다. 예를 들면, 메모리 셀은 도 2에 나타낸 것과 유사한 플래시 NAND 셀 스트링으로 조직화될 수 있다. 워드라인을 구동하기 위해, 각 섹터는 워드라인 드라이버 블록(210)을 포함하고, 이것은 판독 및 프로그램 동작 동안 선택된 워드라인을 활성화하기 위해 연관된 디코딩 로직을 포함할 수 있다. 본 실시예에서, 섹터(202, 204)에 대응하는 워드라인 드라이버 블록(210)은 제1 어드레스 범위 내의 로우 어드레스에 따라서 로우의 동일한 논리적 워드라인을 활성화하고, 섹터(206, 208)에 대응하는 워드라인 드라이버 블록(210)은 제2 어드레스 범위내의 로우 어드레스에 따라서 로우의 동일한 논리적 워드라인을 활성화한다. 즉, 메모리 뱅크(200)의 로우는 동일한 수의 로우를 갖는 단일 큰 섹터로 이루어진 종래의 메모리 어레이와 동일한 방식으로 액세스된다. 그러나, 각 워드라인 로우가 그 자신의 워드라인 드라이버 블록(210)에 의해 구동된 더 짧은 세그먼트로 분할되기 때문에, 워드라인 성능이 개선된다. 따라서, 워드라인 드라이버 블록(210)의 중앙 위치는 메모리 뱅크를 좌우 하프의 뱅크로 분할하고, 섹터(202, 206)는 좌측 하프를 형성하고, 섹터(204, 208)는 우측 하프를 형성한다.
비트라인 데이터를 감지하고 프로그램 데이터를 래칭하기 위해, 섹터(202, 206)는 공유된 페이지 버퍼(212)에 결합된 비트라인을 갖고, 섹터(204, 208)는 공유된 페이지 버퍼(214)에 결합된 비트라인을 갖는다. 따라서, 섹터(202, 204)는 하부 섹터로 불려질 수 있고, 섹터(206, 208)는 상부 섹터로 불려질 수 있다. 페이지 버퍼(212, 214)는 상부 섹터 및 하부 섹터중 하나에 선택적으로 결합되도록 구성됨으로써, 각 섹터에 대해서 개별 세트의 페이지 버퍼를 가져야 하는 필요성이 없게 된다. 이로 인해 메모리 뱅크(200)의 영역이 최소화된다. 공유된 페이지 버퍼(212, 214)의 더 상세는 뒤에 설명한다. 페이지 버퍼(212, 214)는 판독 동작 동안, 활성화된 워드 라인에 따라서 비트라인 데이터를 병렬로 감지하여 래치한다. 단일 워드 라인에 연결된 메모리 셀에 관련된 데이터는 데이터의 페이지로서 일반적으로 칭해진다. 양 하프의 메모리 뱅크의 워드라인이 논리적으로 동일한 도 5의 현재 설명된 구성에서, 페이지 버퍼(212)는 제1 하프 페이지의 데이터를 감지하여 래치하고, 페이지 버퍼(214)는 제2 하프 페이지의 데이터를 감지하여 래치한다. 본 기술에서 숙련된 자는, 페이지 버퍼(212, 214)가 선택된 워드라인이 활성화된 후 비트라인 데이터를 병렬로 감지하여 래치하는 것으로 이해한다. 일단 래치되면, 결국 이 판독 데이터는 직렬 비트스트림으로 출력된다.
뒤에 나타내는 것같이, 제1 세트의 입출력 데이터라인이 페이지 버퍼(212)에 결합되고, 제2 세트의 입출력 데이터라인이 페이지 버퍼(214)에 결합된다. 데이터라인 세트의 폭은 n비트 넓이이고, 여기서 n은 1보다 큰 정수값이다. 순차 커플러로서 기능하고, 페이지 버퍼(212, 214)에 결합된 데이터라인 세트에 결합된 병렬/직렬 데이터 변환 선택기(P/SCS)(216)가 2개의 하프 사이에 위치한다. 양 세트의 데이터라인이 동일한 물리적인 길이이고, 바람직하게는 부하 용량을 최소화하는 최소 물리적인 길이가 되도록 병렬/직렬 변환 선택기(216)가 위치한다. 본 실시예에서, 병렬/직렬 변환 선택기(216)는 공유된 버퍼(212)로부터의 병렬 데이터를 직렬 포맷으로 데이터라인(110)상으로 변환시키고, 공유된 버퍼(214)로부터의 병렬 데이터를 직렬 포맷으로 양방향 직렬 데이터라인(110)상에 변환시킨다. 더 구체적으로, 각각의 n 데이터라인은 GLOB_DATA로 불리는 신호로서 단일의 양방향 직렬 데이터라인(110)에 순차적으로 결합된다. 병렬/직렬 변환 선택기(216)는, 공유된 페이지 버퍼(212) 또는 공유된 페이지 버퍼(214)에 결합된 n 데이터라인에 대해, 양방향 직렬 데이터라인(110) 상의 직렬 데이터를 병렬 포맷으로 변환한다. 예를 들면, 병렬/직렬 변환 선택기(216)는 페이지 버퍼(212)에 대응하는 각각의 n 데이터라인을 양방향 직렬 데이터 라인(110)에 결합하도록 제어되고, 페이지 버퍼(214)에 대응하는 각각의 n데이터라인이 뒤에 온다.
다음은 페이지 버퍼(212, 214)중 하나에 저장된 데이터라인의 수와 하프 페이지 크기의 데이터의 관계를 도시하는 예이다. 예를 들면, 페이지버퍼(212)가 1024비트의 하프 페이지를 래치하고, 데이터라인이 6비트 넓이이면, 병렬/직렬 변환 선택기(216)는 1024/16=64 세트의 16비트 넓이 데이터를 순환한다. 모든 1024 비트가 직렬 데이터 라인(110)으로 직렬로 출력되면, 페이지 버퍼(214)로부터의 다음의 1024비트가 제공된다. 이 구현의 상세를 뒤에 도시한다. 프로그램 동작은, 직렬 기록 데이터가 직렬 데이터 라인(110)으로 제공되는 판독 동작의 반대 과정이다. 본 실시예에서, 16비트가 각 주기에서 16비트 데이터라인을 통해 페이지 버퍼(212)에 병렬로 인가된다.
도 5의 실시예는 좌우 하프를 갖는 메모리 뱅크(200)를 나타낸다. 다른 구성에서, 메모리 어레이는 섹터(202, 206)와 같이 오직 2개의 섹터를 포함한다. 섹터(206)는 섹터(206, 208)가 모여진 크기일 수 있고, 섹터(202)는 섹터(202, 204)가 모여진 크기일 수 있다. 이 구성에서, 전체 페이지의 데이터는 페이지 버퍼(212)에 의해 래치된다.
도 6은 본 발명의 실시예에 따르는 병렬/직렬 데이터 컨버터(216)의 개략 회로도이다. 도 6을 참조하면, 병렬/직렬 변환 선택기(216)는 제1 병렬/직렬 데이터 컨버터(P/SDC)(300), 제2 P/SDC(302), 및 데이터 경로 선택기(304)를 포함한다. P/SDC(300) 및 P/SDC(302)는 동일한 양방향 n : 1 멀티플렉서/디멀티플렉서 스위치로서 실행될 수 있고, 데이터 경로 선택기(304)는 양방향 2 : 1 멀티플렉서/디멀티플렉서 스위치로서 실행될 수 있다. P/SDC(300)는 각각의 좌측 데이터라인 L_DL1 ~ L_DLn을 로컬 양방향 직렬 데이터 라인 L_DATA 단자에 선택적으로 결합하고, P/SDC(302)는 각각의 우측 데이터라인 R_DL1 ~ R_DLn을 로컬 양방향 직렬 데이터 라인 R_DATA 단자에 선택적으로 결합한다. 데이터 경로 선택기(304)는 L_DATA 또는 R_DATA를 GLOB_DATA로서 전체 양방향 직렬 데이터라인(110)에 선택적으로 결합한다. 각각의 데이터라인을 출력에 순차적으로 결합하도록, 카운터(306)는 클락된 신호 CLK에 따라서 P/SDC(300) 및 P/SDC(302)내에서 디코딩된 출력을 제공하기 위해 사용될 수 있다. 이러한 카운터 디코딩 구조는 본 기술에서 숙련된 자에게 잘 알려져 있다. 따라서, L_DATA 및 R_DATA는 카운터의 1주기에 대해 n비트의 길이이다. 데이터 경로 선택기(304)는 선택 제어 신호 HALF_SEL에 의해 제어되어 모든 n비트의 L_DATA가 하나의 논리 상태로 통과하도록 허용하고, 모든 n비트의 R_DATA가 반대의 논리 상태로 통과하도록 허용한다. 신호 HALF_SEL는 메모리뱅크(200)의 어느 하프가 액세스되는지를 선택할 수 있는 칼럼 어드레스에 관해 도 4a의 제어 블록(106)에 의해 생성될 수 있다. 도 6의 실시예에서, 전용의 카운터가 불필요하게 칩영역을 소비하기 때문에, 카운터(306)는 P/SDC(300) 및 P/SDC(302)에 의해 공유되어 회로 오버헤드를 최소화한다.
L_DATA 및 R_DATA 비트 사이의 심리스 전이는 신호 HALF_SEL을 P/SDC(300) 또는 P/SDC(302)에 의해 사용되지 않는 MSB(most significant bit)에 결합함으로써 얻어지고, 최종 데이터 라인(L_DLn 또는 R_DLn)이 L_DATA 및 R_DATA 단자에 결합된 후 상태를 토글한다. P/SDC(300)을 사용하면, 예를 들면, n=4이면, 전체 4 데이터라인(L_DL1 ~ L_DL3)이 있고, 각각 4 데이터라인을 L_DATA에 선택적으로 결합하기 위해 2비트 신호가 필요하다. 카운터(306)의 출력들은 P/SDC(300) 및 P/SDC(302)에 결합되기 때문에, 동시에 스위치한다. 그러나, HALF_SEL의 상태는 L_DATA 또는 R_DATA가 GLOB_DATA에 전달되는지를 지시한다. 그러므로, 제3 및 MSB가 HALF_SEL을 제어하기 위해 사용될 수 있고, 제4 및 최종 데이터 라인 L_DL4가 L_DATA에 결합된 후에만 상태를 바꾼다. 아래의 표 1은 n=4인 예를 사용하는 시퀀스를 나타낸다.
상태 비트 2
HALF_SEL		 비트 1 비트 0
1 0 0 0
2 0 0 1
3 0 1 0
4 0 1 1
5 1 0 0
6 1 0 1
7 1 1 0
8 1 1 1
상태 1 ~ 4에서, 비트 2는 로우 로직 상태에 남아 있고, 비트 1 및 비트 2는, L_DL1 ~ L_DL4를 L_DATA에 결합하기 위해 P/SDC(300)에 의해 사용된다. 상태 5에서 시작하여, 카운터가 증가하여 비트 2는 하이 로직 상태로 토글되고, 상태 8까지 하이 로직 상태로 남아 있는다. 비트 1 및 비트 2는 상태 5에서 "재시작"하고 상태 1 ~ 상태 4에서와 같이 점점 증가한다. 따라서, 비트 2는 데이터 경로 선택기(304)가 L_DATA에서 R_DATA로 전환할 때를 본래 제어하므로 HALF_SEL 제어 신호로서 적합하다.
병렬/직렬 데이터 변환 선택기(P/SCS)(216)가 설명되고, 도 5의 메모리 뱅크 선택기 및 페이지 버퍼의 상세를 도 7a ~ 11을 참조하여 설명한다. 도 7a는 공유된 페이지 버퍼(212)를 갖는 선택기(202, 206)의 개략 확대도이다. 더 구체적으로, 도 7a는 선택기(202, 206)의 서브분할(세그먼트로 불려진다)을 도시한다. 본 실시예에서, 섹터(202)는 4개의 동일한 크기 및 동일하게 구성된 세그먼트(402)로 분할되고, 섹터(206)는 4개의 동일한 크기 및 동일하게 구성된 세그먼트(400)로 분할된다. 섹터당 4 세그먼트를 선택한 것은 일 예이고, 본 기술에서 숙련된 자는 섹터당 세그먼트의 수가 메모리 뱅크에서 설계 파라미터인 것으로 이해한다. 도 7b에 더 상세하게 도시된 것같이, 각 세그먼트(400, 402)는 동일한 수의 비트라인을 포함한다. 도 7b는 도 7a에 나타낸 것에서, 하나의 세그먼트(400), 하나의 세그먼트(402) 및 그들과 페이지 버퍼(212)와의 인터커넥션을 나타내는 개략도이다. 세그먼트(400, 402)는 임의의 단일 판독 동작에서 데이터 라인 L_DL[1:n]을 통한 n비트의 데이터를 각각 제공할 수 있다.
각 세그먼트(400, 402)의 비트라인은 비트라인의 세트로서 배열되고, 도 7b의 본 실시예에서, 각 세트는 짝수 및 홀수 비트라인 BL1_e/BL1_o ~ BLn_e/BLn_o를 포함한다. 각 세트의 짝수 및 홀수 비트라인은 각각의 공통 비트라인 CBL_S1_1 ~ CBL_S1_n에 선택적으로 결합되고, 각 공통 비트라인은 페이지 버퍼(212)에 결합된다. 용어 "S1"은 섹터의 제1 세그먼트(400 또는 402)에 속하는 공통 비트라인 CBL을 나타내고, 최종 숫자는 제1 세그먼트의 특정 공통 비트라인을 나타낸다. 세그먼트(400)의 비트라인은 세그먼트(402)와 동일하게 구성된다. 본 실시예에서, 세그먼트(402)의 비트라인(BL1_e)은 세그먼트(400)의 비트라인(BL1_e)과 논리적으로 동일하고, 공통의 표시를 갖는 다른 비트라인도 마찬가지이다. 즉, 본 구성에서 세그먼트(400 또는 402)의 비트라인은 도 2의 메모리뱅크(12)의 단일 비트라인과 동일하다. 2개의 물리적인 섹션으로 비트라인을 나눌 때의 장점은 각 섹터의 비트라인이 메모리 뱅크(12)의 비트라인의 길이의 하프인 것이다. 비트라인에 연결된 각 NAND 셀 스트링에 의해 보여지는 것같이 비트라인의 길이를 감소시킴으로써, 비트라인의 용량성 부하가 현저하게 감소된다. 그러므로, 각 NAND 셀 스트링은 더 많은 셀을 갖도록 구성될 수 있음으로써, 메모리 어레이의 밀도를 증가시킨다.
플래시 메모리 셀, 소스 선택 트랜지스터와 접지 선택 트랜지스터에 추가하여, 세그먼트(400 또는 402)의 짝수 및 홀수 비트라인의 각 세트는 프로그램 디스에이블 회로와, 거기에 결합된 짝수/홀수 비트라인 선택 회로를 더 포함한다. 다음은 세그먼트(400)의 BL1_e와 BL1_o에 결합된 이들 2개의 회로를 설명한다. 비트라인 선택 회로(405)는 고전압 n채널 트랜지스터(404, 406)를 포함하고, 트랜지스터(404)는 BL1_e를 공통 비트라인 CBL_S1_1에 선택적으로 결합시키고, 트랜지스터(406)는 BL1_o를 공통 비트라인 CBL_S1_1에 선택적으로 결합시킨다. 공통 비트라인 CBL_S1_1은 페이지 버퍼(212) 및 세그먼트(402)의 비트라인 선택회로에 연결된다. N채널 트랜지스터(404, 406)는 디코딩된 짝수 및 홀수 선택 신호 A_SELe 및 A_SELo에 의해 각각 제어된다. 접두사 "A"는 세그먼트(400)에 관련된 신호를 나타내고, 접두사 "B"는 세그먼트(402)에 관련된 신호를 나타낸다. 그러므로, 세그먼트(400)에 대한 판독 또는 프로그램 동작 동안, 오직 하나의 비트라인 BL1_o 및 BL1_e가 페이지 버퍼(212)에 결합된다. 선택 신호 A_SELe 및 A_SELo는 세그먼트(402)의 다른 비트라인 선택 회로와 공유된다.
프로그램 디스에이블 회로(407)는 비트라인 BL1_e 및 BL1_o 사이에 직렬로 연결된 고전압 n채널 차폐 트랜지스터(408, 410)를 포함한다. 트랜지스터(408, 410)의 공통 단자는 프로그램 금지 전압 레벨 PWRBL에 연결되어, 활성 차폐 신호 A_SHLDe 또는 A_SHLDo 각각에 의해 판독 또는 프로그램 동작 동안 BL1_e 또는 BL1_o의 하나에 선택적으로 결합된다. 예를 들면, BL1_e가 프로그램 동작을 위해 선택되면, BL1_o는 VCC로 바이어스되거나, 또는 BL1_o에 결합된 임의의 메모리 셀로의 프로그래밍을 금지시키기 위해 PWRBL을 통한 프로그램을 금지시키기에 충분한 임의의 다른 전압으로 바이어스된다. 한편, 판독 동작 동안, PWRBL은 VSS에 설정되어 비선택된 비트라인을 VSS로 바이어스한다. 대응하는 프로그램 디스에이블 회로 및 BL1_e 및 BL1_o에 대한 짝수/홀수 비트라인 선택 회로는, 다른 세트의 신호 즉, B_SHLDe, B_SHLDo, B_SELe, B_SELo에 의해 제어되는 것을 제외하고, 앞에서 설명한 회로와 동일하게 구성된다. PWRBL은 VCC 및 VSS, 또는 프로그램 금지 전압 및 VSS에 의해 공급되는 인버터 회로에 의해 구동될 수 있고, 프로그래밍 관련 신호에 의해 제어된다. 도 8에 나타낸 것같이, 로우 어드레스는 세그먼트 400 또는 402 중 하나에 대해 선택 신호 및 차폐 신호를 생성하기 위해 사용되고, 칼럼 어드레스는 짝수 및 홀수 선택 및 차폐 신호를 생성하기 위해 사용된다.
도 8은 도 7b에 나타낸 양 세그먼트(400, 402)에서 비트라인 선택 회로(405)와 프로그램 디스에이블 회로(407)에 대한 선택 신호와 차폐 신호를 생성하기 위해 사용될 수 있는 일 예의 디코딩 회로이다. 본 기술에서 숙련된 자는 도 8의 실시예가 하나의 디코딩 구성이고, 동일한 결과를 얻기 위해 다른 디코딩 구성이 사용될 수 있는 것을 알 수 있다.
도 8을 참조하면, 디코딩 회로(500)는 4개의 동일하게 구성된 서브-디코더(502, 504, 506, 508)를 포함한다. 모든 서브-디코더가 동일하게 구성되기 때문에, 서브-디코더(502)의 논리 회로를 참조하여 각각의 서브-디코더를 설명한다. 서브-디코더(502)와 같은 각 서브-디코더는 어드레스 디코딩 NAND 게이트(510), 차폐 인에이블 NAND 게이트(512), 인버터(514, 516) 및 로컬 차지 펌프(515, 517)를 포함한다. 어드레스 디코딩 NAND 게이트(510)는 로우 어드레스 R_ADDR 및 칼럼 어드레스 C_ADDR를 수신하고, 공급된 출력을 차폐 인에이블 NAND 게이트(512)의 하나의 입력 단자와 인버터(516)에 공급한다. 인버터(516)의 출력은 로컬 차지 펌프(517)에 의해 부스트되어, 세그먼트(400)의 모든 비트라인 선택 회로에 의해 수신된 짝수 신호 A_SELe를 제공한다. 그러므로, A_SELe는 R_ADDR 및 C_ADDR의 특정 조합에 따라서 액티브 로직 레벨로 구동된 어드레스 디코딩된 신호이다. 본 실시예에서, 이것은 R_ADDR 및 C_ADDR이 하이 로직 레벨일 때 발생한다. 차폐 인에이블 NAND 게이트(512)의 제2 입력 단자는, 어드레스 디코딩 NAND 게이트(510)의 출력으로 디코딩된 프로그램 상태 신호 PGM을 수신한다. NAND 게이트(512)의 출력은 인버터(514)에 의해 구동되고, 로컬 차지 펌프(515)에 의해 부스트되어 신호 A_SHLDe를 제공한다.
로컬 차지 펌프의 목적은 공급 전압 VCC 위의 신호의 하이 논리 레벨을 구동하는 것이다. 이미 언급한 것같이, 판독 동작 동안 비선택된 비트라인이 VSS에서 PWRBL을 통해 VSS로 바이어스된다. 예를 들면, A_SHLDe 또는 A_SHLDo 중 하나가 VCC로 구동되고, 이것은 비선택된 비트라인을 VSS로 방전하기에 충분하다. 그러나, 비선택된 비트라인이 PWRBL을 통해 VSS로 바이어스되는 프로그램 동작 동안, VCC에서 신호 A_SHLDe 또는 A_SHLDo는 전체 VCC 레벨을 비트라인에 전달하기에 불충분하다. 그러므로, 로컬 차지 펌프는 차폐 트랜지스터(408, 410) 등의 차폐 트랜지스터의 게이트 단자가 VCC 위로 확실히 구동될 수 있게 한다. 동일한 원리가 트랜지스터(404, 406) 등의 비트라인 선택 트랜지스터에 적용된다. 프로그래밍 동작 동안, 페이지 버퍼는 프로그래밍되는 데이터에 의존하여, VCC 또는 VSS중 하나에 공통 비트라인을 구동한다. VCC를 선택된 비트라인에 완전히 전달하기 위해서, 신호 A_SELe 또는 A_SELo가 VCC 위의 전압 레벨로 구동된다.
예를 들면, 신호 A_SHLDe는, R_ADDR 및 C_ADDR의 특정 조합이 존재할 때, 즉, 2개가 하이 로직 레벨일 때, 액티브 로직 레벨로 구동된 신호이다. 공통 비트라인(예를 들면, CBL_S1_1)에 2개의 비트라인중 하나를 결합하는 본 실시예에서 C_ADDR은 단일 비트 신호이며, 본 기술에서 숙련된 자는 도 8의 디코딩 회로가 임의의 수의 비트의 C_ADDR을 수신하도록 구성될 수 있는 것으로 이해한다. 그러므로, 많은 비트라인 중 하나가 공통 비트라인에 선택적으로 결합될 수 있고, 프로그램 디스에이블 회로 및 비트라인 선택 회로는 트랜지스터(404, 406, 408, 410)에 대응하는 많은 n 채널 트랜지스터를 포함하도록 확장된다.
서브-디코더(504)는, 그 어드레스 디코딩 NAND 게이트(510)가, PGM이 액티브 로직 레벨에 있을 때 A_SELo를 액티브 로직 레벨로 구동하고, A_SHLDo를 액티브 로직 레벨로 구동하기 위해, 인버터(518)를 통해 C_ADDR의 반대 로직 레벨을 수신하는 것을 제외하고, 서브-디코더(502)와 동일하게 구성된다. 동일한 로우 어드레스 R_ADDR이 사용되기 때문에, 서브-디코더(502, 504)는 세그먼트(400)에 대해 신호를 구동한다. 그러므로 서브-디코더(502, 504)는 인버터(520)를 통해 R_ADDR의 반대 상태를 수신하기 때문에, 세그먼트(402)에 대해 신호 B_SELe, B_SHLDe, 및 B_SELo, B_SHLDo를 구동한다. 서브-디코더(506)가 C_ADDR을 수신하고, 서브-디코더(508)가 인버터(518)를 통해 C_ADDR의 반대 상태를 수신하기 때문에, 짝수 및 홀수 선택 및 차폐 신호가 제공된다.
프로그램 상태 신호 PGM는 서브-디코더(502, 504, 506, 508)의 모든 차폐 인에이블 NAND 게이트(512)에 의해 공유되어, 그 각각의 차페 신호의 생성을 전체적으로 인에이블 또는 디스에이블시킨다. 본 실시예에서, 적절한 차페 신호가 활성화되는 것을 확실히 하기 위해 프로그램 동작 동안 PGM이 액티브 하이 로직 레벨에 있으므로, 선택된 비트라인에 인접한 비선택된 비트라인이 PWRBL에 결합되어, 연결된 메모리 셀의 프로그래밍을 금지한다.
동작의 다른 방법에서, 메모리 어레이로부터 더 많은 데이터를 읽기 위해, 선택된 비트라인이 액티브로 남아 있는 동안 칼럼 어드레스 C_ADDR을 변경함으로써 비선택된 비트라인이 뒤이어 선택될 수 있기 때문에, 판독 동작 동안 PWRBL이 모든 비트라인에 인가되는 것이 금지될 수 있다.
도 7 및 도 8의 실시예에 도시된 디코딩 방식을 이해하면, 도 7에 나타낸 회로의 판독 동작 및 기록 동작이 쉽게 이해될 수 있다. 판독 동작에서, PGM은 로우 로직 레벨에 있고, 워드라인은 도 5의 섹터(202 또는 206)의 세그먼트(400, 402)를 포함하여 모든 세그먼트에서 활성화된다. 대응하는 메모리 셀에 저장된 데이터 상태에 대응하는 전류가 각각의 비트라인으로 공급된다. 로우 어드레스가 세그먼트(400)의 워드라인을 활성화하면, 세그먼트(400)에 대해 선택 신호 B_SELe, B_SELo, B_SHLDe 및 B_SHLDo가 디스에이블된다. 특정 칼럼 어드레스 C_ADDR에 따라서, 비트라인의 각각의 세트의 짝수 또는 홀수 비트라인 중 하나가 대응하는 공통 비트라인에 결합된다. 페이지 버퍼(212)는 섹터의 모든 공통 비트라인의 데이터를 감지하고 래치하지만, 데이터라인 L_DL[1:n]상에서 병렬로 하나의 세그먼트로부터 데이터만을 제공한다. 공통 데이터라인 L_DL[1:n]은 섹터(200, 206)의 모든 세그먼트에 의해 공유되고, 뒤에 서술하는 것같이, 정확히 하나의 세그먼트로부터의 데이터가 데이터라인 L_DL[1:n]에 결합된다. 보다 구체적으로, 데이터를 데이터라인 L_DL[1:n]에 결합하기 위해 페이지 버퍼(212)를 순차적으로 인에이블링함으로써 세그먼트(400 또는 402)의 모든 데이터가 출력된다.
현재 PGM이 하이 로직 레벨인 것을 제외하고, 프로그램 동작은 역의 과정이다. 기록 데이터는 데이터라인 L_DL[1:n] 상에 제공되고 페이지 버퍼(212)에 의해 래치되어, 각각의 칼럼 비트라인으로 구동된다. 세그먼트(400)의 워드라인이 프로그래밍을 위해 선택되면, 선택 신호 A_SELe, A_SELo, A_SHLDe 및 A_SHLDo가 디스에이블된다. 세그먼트(402)에서 워드라인이 선택되지 않기때문에, PWRBL 프로그램 금지 전압을 비트라인에 인가할 필요가 없음으로써, 전력 소비를 감소시킨다. 칼럼 어드레스 C_ADDR가 제공되고, 공통 비트라인이 짝수 또는 홀수 비트라인의 선택된 비트라인에 결합되고, PWRBL 전압이 비선택된 비트라인에 인가된다.
도 9는 도 8의 서브-디코더에서 사용되는 일 예의 로컬 차지 펌프를 도시하는 개략 회로도이다. 로컬 차지 펌프(550)는 공핍 모드 n채널 경로 트랜지스터(552), 네가티브 n채널 다이오드-접속된 부스트 트랜지스터(554), 하이 브레이크다운 전압 n채널 디커플링 트랜지스터(556), 하이 브레이크다운 전압 n채널 클램프 트랜지스터(558), NAND 로직 게이트(560), 및 커패시터(562)를 포함한다. NAND 로직 게이트(560)는 입력 단자 IN을 수용하는 하나의 입력 단자와, 커패시터(562)의 하나의 단자를 구동하기 위해, 제어된 신호 Φp를 수용하는 다른 입력 단자를 갖는다. 경로 트랜지스터(552)는 PGMb로 칭해지는, 도 8의 신호 PGM의 콤플리먼트에 의해 제어된다. 디커플링 트랜지스터(556)와 클램프 트랜지스터(558)의 공통 단자는 하이 전압 VH에 결합된다.
로컬 차지 펌프(550)의 동작을 설명한다. 판독 동작 동안, PGMb는 하이 로직 레벨에 있고, Φp는 로우 로직 레벨에 유지된다. 그러므로, 회로 소자(562, 554, 556, 558)는 인액티브이고, 출력 단자(OUT)는 입력 단자 IN에 나타나는 로직레벨을 반영한다. 프로그램 동작 동안, PGMb는 로우 로직 레벨에 있고, Φp는 하이 및 로우 로직 레벨 사이에서 소정의 주파수로 발진한다. 입력 단자 IN이 하이 로직 레벨에 있으면, 커패시터(562)는 그 다른 단자에 전하를 반복하여 충전하고, 축적된 전하를 부스트 트랜지스터(554)를 통해 방전한다. 디커플링 트랜지스터(556)는 부스트 트랜지스터(554)의 게이트 상에 부스트된 전압으로부터 VH를 분리한다. 클램프 트랜지스터(558)는 출력 단자 OUT의 전압 레벨을 대략 VH + Vtn에서 유지하고, 여기서 Vtn은 클램프 트랜지스터(558)의 임계 전압이다. 도 9에 도시된 로컬 차지 펌프(550)는 공급 전압 VCC 보다 높은 전압 레벨로 신호를 구동하기 위해 사용될 수 있는 일 예의 회로이지만, 본 기술에서 숙련된 자는 동일한 효과를 가지면 다른 차지 펌프가 사용될 수 있는 것으로 이해한다. 아래의 표 2는 판독 및 프로그램 동작 동안 로컬 차지 펌프(550)에 대한 바이어스 조건예를 나타낸다.

 판독 프로그램
선택 비선택 선택 비선택
IN Vcc Vss Vcc Vss
PGMb Vcc Vcc Vss Vss
Φp Vss Vss 발진 발진
VH Vcc Vcc ~ 5V ~ 5V
OUT Vcc Vss 5V + Vtn Vss
상기 서술한 것같이, 피치 제한된 회로의 최소화된 회로 영역 소비는 메모리 뱅크의 감소된 영역을 가져온다. 본 실시예에서, 이것은 하나의 페이지 버퍼를 인접한 섹터(202, 206)와 공유하고, 페이지 버퍼(212)를 데이터라인 L_DL[1:n]에 결합하기 위해 사용되는 칼럼 선택 회로의 양을 최소화함으로써 이루어진다. 도 3에 도시된 이전 제안된 칼럼 디코딩 구조가 도 5 ~ 7a의 페이지 버퍼(212)로부터의 데이터를 데이터라인 L_DL[1:n]에 결합하기 위해 사용될 수 있고, 복수의 제1 및 제2 단 경로 트랜지스터는 유용한 회로 영역을 필요로 한다. 회로 영역을 더 최소화하기 위해, 셀프디코딩 칼럼 선택 회로가 섹터(202, 206)의 각 페이지 세그먼트로부터의 데이터를 데이터라인 L_DL[1:n]에 결합하기 위해 사용된다.
도 10은 본 발명의 실시예에 따라서, 페이지 버퍼 회로에 집적된 셀프 디코딩 칼럼 선택 회로의 기능 구현을 나타내는 블록도이다. 셀프 디코딩 페이지 버퍼(600)가 도 5의 페이지 버퍼(212, 214) 및 도 7의 페이지 버퍼(212)의 자리에 사용될 수 있다. 셀프 디코딩 페이지 버퍼(600)는, 셀프 디코딩 페이지 버퍼(600)를 통해 시프트되는 단일 칼럼 선택 비트 COL_BIT에 따라서, 페이지 버퍼(212)에 저장된 각 세그먼트로부터의 데이터를 데이터라인 L_DL[1:n]에 순차적으로 결합한다. 셀프 디코딩 페이지 버퍼(600)는 몇몇 페이지 버퍼 단(614, 616, 618)을 포함하며, 도 10에 오직 3개만 도시된다. 도 10에 나타내는 것같이, 페이지 버퍼단(614, 616, 618)은 순차 인에이블러(602, 604, 606)와 세그먼트 페이지 버퍼(608, 610, 612)를 포함한다. 따라서, 각 순차 인에이블러는 세그먼트 페이지 버퍼를 제어하기 위해 하나의 세그먼트 페이지 버퍼와 쌍을 이룬다. 예를 들면, 순차 인에이블러(602)는 세그먼트 페이지 버퍼(608)와 쌍을 이룬다. 도 10의 실시예에서, 도 7a의 섹터(202, 206)에서 m개의 페이지 세그먼트(400, 402)까지 있다고 가정하므로, m개의 대응하는 셀프 디코딩 페이지 버퍼단이 있고, 그 중 셀프 디코딩 페이지 버퍼(600)의 오직 제1, 제2 및 최종 셀프 디코딩 페이지 버퍼 단만이 도시되어 있다. 변수 m은 0보다 큰 임의의 정수일 수 있고, 메모리 어레이 구조에 기초하여 선택된다.
각 셀프 디코딩 페이지 버퍼단은 공통 비트라인을 데이터라인 L_DL[1:n]에 결합하는 기능을 한다. 따라서, 세그먼트 페이지 버퍼(608)는 제1 세그먼트의 공통 비트라인 CBL_S1_[1:n]을 L_DL[1:n]에 결합하고, 세그먼트 페이지 버퍼(610)는 제2 세그먼트의 공통 비트라인 CBL_S2_[1:n]을 L_DL[1:n]에 결합하고, 세그먼트 페이지 버퍼(612)는 제m(최종) 세그먼트의 공통 비트라인 CBL_Sm_[0:n]을 L_DL[1:n]에 결합한다. 각 세그먼트 페이지 버퍼는 각각의 순차 인에이블러에 의해 제어되고, 단일 칼럼 선택 비트 COL_BIT가 수신될 때 각 순차 인에이블러는 공통 비트라인을 L_DL[1:n]에 결합하기 위해 인에이블된다.
본 실시예에서, 각 순차 인에이블러는 컴프리멘터리 리셋 신호 RST, RSTb, 디코드 인에이블 신호 YENb, 및 컴프리멘터리 클락 신호 Φ, Φb 등의 제어 신호를 수신한다. 그 액티브 상태에서, 신호 RST, RSTb, YENb는 순차 인에이블러를 인에이블한다. 제1 셀프 디코딩 페이지 버퍼단(614)에서, 입력 단자 IN은 COL_BIT를 수신하고, 이것은 클락 신호 Φ, Φb에 따라서 출력 단자 OUT를 통해 제공된다. 각 순차 인에이블러가 입력 단자 IN를 선행 순차 인에이블러의 출력 단자 OUT에 연결하여 선행 순차 인에이블러에 직렬로 연결되기 때문에, 칼럼 선택 비트 COL_BIT는 제1 순차 인에이블러(612)로부터 최종 순차 인에이블러(606)로 결국 시프트된다. 그러므로, 각 세그먼트 페이지 버퍼는 COL_BIT에 따라서 공통 비트라인을 L_DL[1:n]에 순차적으로 연결한다. 본 실시예에서, COL_BIT는 하이 로직 레벨이지만, 로우 로직 레벨일 수도 있다.
도 11은 예를 들면 셀프 디코딩 페이지 버퍼단(614)과 같이 하나의 셀프 디코딩 페이지 버퍼단의 상세를 나타내는 블록도이다. 남아 있는 셀프 디코딩 페이지 버퍼단은 동일하게 구성된다. 셀프 디코딩 페이지 버퍼단(614)은 도 10에 나타낸 순차 인에이블러(602), 페이지 버퍼 유닛(650, 652, 654, 660)을 포함한다. 본 실시예에서, 페이지 버퍼 유닛(660)은 페이지 버퍼 단(614)에서 최종 페이지 버퍼 유닛이다. 순차 인에이블러(602)는 다이어그램을 단순화하기 하기 위해 제어 신호를 생략한 단순화된 블록도이다. 전체 n개 페이지 버퍼 유닛이 있고, 각각은 하나의 공통 비트라인을 하나의 데이터라인에 결합한다. 예를 들면, 페이지 버퍼 유닛(650)은 CBL_S1_1을 L_DL1에 연결한다. 모든 페이지 버퍼 유닛은 액티브 칼럼 인에이블 신호 Y-SEL에 따라서 공통의 비트라인을 각각의 데이터라인에 전기적으로 결합하기 위해 인에이블된다. Y-SEL은 COL_BIT에 따라서 순차 인에이블러(602)에 의해 액티브 로직 레벨로 구동되어, 클락 신호 Φ, Φb(비도시)에 따라서 다음의 순차 인에이블러에 순차적으로 전달된다.
도 12는 도 10 및 11의 순차 인에이블러(602)의 개략 회로도이다. 본 실시예에서, 모든 순차 인에이블러는 구성이 동일하다. 각 순차 인에이블러는 마스터/슬레이브 플립-플롭(700)으로 구현된다. 마스터/슬레이브 플립-플롭(700)은 제1 전송 게이트(702), 한 쌍의 교차-연결된 인버터(704, 706), 제2 전송 게이트(708), 제2 쌍의 교차-연결된 인버터(710, 712), 제1 및 제2 리셋 장치(714, 716) 및 NOR 로직 게이트(718)를 포함한다. 제어 신호 RST, RSTb, YENb가 각각 하이, 로우 및 로우 로직 레벨일 때 마스터/슬레이브 플립-플롭(700)은 인에이블된다. 디스에이블될 때, 리셋 장치(714, 716)가 온이 되며, NOR 로직 게이트(718)로의 적어도 하나의 입력이 하이 로직 레벨에 있으므로, OUT 및 Y-sel은 로우 로직 레벨에 있게 된다. 이들 제어 신호는 커맨드 디코더 또는 다른 유사한 로직에 의해 제어될 수 있고, 동기화될 수 있어서, 판독 데이터가 데이터 라인에 적합하게 인가되고, 프로그램 데이터가 공통비트라인에 적합하게 인가되는 것을 확실하게 한다.
클락 신호 Φ, Φb가 각각 하이 및 로우 로직 레벨일 때, 제1 전송 게이트(702)는 입력 단자 IN에 COL_BIT와 같은 수신된 신호를 전달한다. 클락 신호 Φ, Φb가 각각 로우 및 하이 로직 레벨로 각각 전환될 때, 교차 연결된 인버터(704, 706)는 신호를 래치하여 제2 전송게이트(708)를 통해 제2 쌍의 교차 연결된 인버터(710, 712)에 전달한다. 입력 신호(COL_BIT)의 반전 상태가 NOR 로직 게이트(718)에 의해 수신되고, 인에이블된 NOR 로직 게이트(718)에 의해 다시 반전되어 Y-sel을 하이 로직 레벨로 구동한다. Y-sel을 하이 로직 레벨로 구동되는 거의 동시에, 출력 단자 OUT는 COL_BIT를 다음의 마스터/슬레이브 플립-플롭에 전달한다. 그러나, 클락 신호 Φ가 하이 로직 레벨일 때, 다음의 마스터/슬레이브 플립-플롭은 COL_BIT를 래치한다.
도 13은 도 11에 나타낸 페이지 버퍼 유닛(650) 등의 페이지 버퍼 유닛의 개략 회로도이다. 도 11 ~ 13을 참조하면, 모든 페이지 버퍼 유닛은 동일하게 구성된다. 페이지 버퍼 유닛(750)은 프리차지 회로, 감지 회로 및 데이터라인 결합 회로를 포함한다. 프리차지 회로는 프리차지 신호 PREb에 따라서 공통 비트라인 CBL_S[1:m]_[1:n]을 VDD로 프리차지하는 프리차지 장치(752)를 포함한다. 감지 회로는 래치 리셋 장치(754), 래치 센스 인에이블 장치(756), 및 VDD와 VSS 사이에 직렬로 연결된 래치 인에이블장치(758), 및 교차 연결된 인버터(760, 762)를 포함한다. 래치 리셋 장치(754)는 교차 연결된 인버터(760, 762)의 래치된 상태를 리셋하는 래치 리셋 신호 RSTPB에 의해 제어된다. 래치 인에이블 장치(758)는 공통 비트라인 CBL_S[1:m]_[1:n] 상에서 전류의 감지를 인에이블하는 래치 인에이블 신호 LCHD에 의해 제어된다. 교차 연결된 인버터(760, 762)는 래치 리셋 장치(754)와 래치 센스 인에이블 장치(756)의 공유된 단자에 연결된 제1 공통 노드 "a"와, 데이터라인 결합 회로에 연결된 제2 공통 노드 "b"를 갖는다. 데이터라인 결합 회로는 공통 비트라인 CBL_S[1:m]_[1:n]과 데이터라인 L_DL[1:n] 사이에 직렬로 연결된 비트라인 분리 장치(764)와 칼럼 선택 장치(766)를 포함하고, 장치(764, 766)의 공유된 단자에서 공통 노드 "b"를 갖는다. 비트라인 분리장치(764)는 신호 ISOPB에 의해 제어되며, 칼럼 선택 장치(766)는 칼럼 선택 신호 Y-sel에 의해 제어된다. 신호 PREb, RSTPB, ISOPB, LCHD가 도 4a의 제어블록(106)으로부터 생성될 수 있다.
판독 동작 동안의 페이지 버퍼 유닛(650)의 동작을 설명한다. 래치 인에이블 신호 LCHD가 인액티브 로우 로직 레벨이고, 노드 "b"가 로우 로직 레벨로 설정되도록 신호 RSTPB는 로우 로직 레벨로 구동되어 교차 연결된 인버터(760, 762)를 리셋한다. 따라서, 이 리셋 상태 동안, 노드 "a"는 하이 로직 레벨에 있는다. PREb를 로우 로직 레벨로 구동함으로써 공통 비트라인 CBL_S[1:m]_[1:n]은 VDD로 프리차지됨으로써, 프리차지 장치(752)를 온으로 한다. 워드라인이 활성화되고, 선택된 비트라인이 CBL_S[1:m]_[1:n] 에 연결된 후, ISOPB는 하이 로직 레벨로 구동되고, 신호 LCHD는 하이 로직 레벨로 구동되어 CBL_S[1:m]_[1:n] 상에서 전압을 감지하는 것을 인에이블한다. 선택된 메모리 셀이 프로그램되지 않으면, CBL_S[1:m]_[1:n]의 VDD 프리차지 레벨은 노드 "b"를 플립한다. 한편, 선택된 메모리 셀이 프로그램되면, CBL_S[1:m]_[1:n]의 VDD 프리차지 레벨은 VSS를 향해 방전된다. 감지 주기가 종료되면, LCHD는 로우 로직 레벨로 복귀하고, Y-sel은 결국 하이 로직 레벨로 구동되어 래치된 데이터를 L_DL[1:n]에 연결한다.
프로그램 동작 동안의 페이지 버퍼 유닛(650)의 동작을 설명한다. 프로그램 동작에서, 래치 인에이블 신호 LCHD가 사용되지 않고, 인액티브 로우 로직 레벨에 남아 있고, 노드 "b"가 로우 로직 레벨로 설정되도록 신호 RSTPB는 로우 로직 레벨로 구동되어 교차 연결된 인버터(760, 762)를 리셋한다. PREb를 로우 로직 레벨로 구동함으로써 공통 비트라인 CBL_S[1:m]_[1:n]이 VDD로 프리차지됨으로써, 프리차지 장치(752)를 온으로 한다. 프로그램 데이터가 L_DL[1:n]에 구동되고, Y-sel이 하이 로직 레벨로 구동될 때 교차 연결된 인버터(760, 762)에 의해 래치된다. 신호 ISOPB는 하이 로직 레벨로 구동되어, 노드 "b"를 CBL_S[1:m]_[1:n]에 연결한다. 선택된 워드라인에 연결된 메모리 셀의 프로그램된 상태는 노드 "b"의 로직 레벨에 의존한다.
페이지 버퍼 유닛(750)의 고유한 특징은 교차 연결된 인버터(760, 762)를 L_DL[1:n]에 직접 연결하는 단일의 칼럼 선택 장치(766)이다. 단일의 칼럼 선택 장치는 도 3의 칼럼 선택 장치(72, 73)보다 더 간단하고, 더 작은 회로 공간을 점유한다. 따라서, 순차 인에이블러(602)와 같은 대응하는 순차 인에이블러에 의해 생성된 단일의 대응하는 Y-sel 신호는 모두 L_DL[1:n]를 노드 "b"에 연결하기 위해 필요한 것이다. 판독 동작 및 프로그램 동작 동안 페이지 버퍼 유닛(650)의 동작의 이전 설명은 일 예의 동작이며, 본 기술에서 숙련된 자는 동일한 회로가 신호 활성화 시퀀스의 변화로 동작될 수 있는 것으로 이해한다. 페이지 버퍼 유닛(650)은 판독 데이터에 대해서 감지 및 래칭을 행하고, 프로그램 데이터에 대해서 래칭 기능을 행하는 다른 회로 구성으로 구현될 수 있다.
다음은 도 10의 셀프 디코딩 페이지 버퍼(600)의 동작에 대한 설명이며, 도 11 ~ 13에 나타낸 회로 실시예를 사용한다. 도 14에 나타낸 시퀀스도를 참조하며, 순차 인에이블러에 의해 사용된 제어 신호에 대한 신호 트레이스, 및 하나의 순차 인에이블러에서 다음의 순차 인에이블러로 전달 또는 시프트되는 칼럼 선택 비트 COL_BIT의 신호 트레이스를 나타낸다. 도시된 제어 신호 트레이스는 칼럼 컴프리멘터리 클락 신호Φ 및 Φb, 공통 컴프리멘터리 리셋 신호 RST 및 RSTb, 공통 디코드 인에이블 신호 YENb를 포함한다. 제1 순차 인에이블러의 입력 단자 "In", 출력 단자 "Out", Y-sel 출력에 대한 신호 트레이스가 도시되면서, 다음의 순차 인에이블러의 출력 단자 "Out", Y-sel 출력에 대한 신호 트레이스가 도시된다. 도 14에서, 제1, 제2, 및 제3 순차 인에이블러에 연관된 신호에 숫자 1, 2, 및 3이 각각 붙여지고, 최종(m번째) 순차 인에이블러는 문자 m이 붙여진 연관 신호를 갖는다.
시간 t0에서 시작하여, 리셋 신호 RST가 하이 로직 레벨로 펄스되고, 컴프리멘터리 신호 RSTb가 로우 로직 레벨로 펄스되어 모든 순차 인에이블러를 리셋한다. 본 실시예에서, RST 및 RSTb가 클락 신호 Φ의 상승 에지에서 펄스된다. 도 12의 순차 인에이블러 회로 구현예에서 도시된 것같이, 컴프리멘터리 리셋 신호 펄스에 따라서, 인버터(704, 706)로 이루어지는 래치는 VSS에 연결된 입력측을 갖고, 인버터(710, 712)로 이루어지는 래치는 VDD에 연결된 입력측을 갖는다. 리셋 신호 펄스는 기간이 짧지만, 클락 신호 Φ가 하이 로직 레벨일 때 전송 게이트(708)는 개방된다. 그러므로 2개의 래치 회로는 서로를 리셋 상태로 구동한다. 디코드 인에이블 신호 YENb는 인액티브 하이 로직 레벨에 남아서 Y-sel을 로우 로직 레벨에 유지한다.
다음 시간 t1에서, 제1 순차 인에이블러(1)의 입력 단자 In_1은 하이 로직 레벨로 펄스되어, 칼럼 선택 비트 COL_BIT의 인가에 대응한다. Φ가 하이 로직 레벨일 때 COL_BIT는 인버터(704, 706)에 의해 래치된다. 시간 t2에서, Φ가 로우 로직 레벨로 전이되어 COL_BIT를 인버터(710, 712)로 시프트하여 출력 단자 "Out"를 하이 로직 레벨로 구동한다. 시간 t3에서, 클락 신호 Φ가 로우 로직 레벨로 전이되고, In_2 입력 단자가 Out_0에 연결되기 때문에, Out_1에 나타나는 COL_BIT는 순차 인에이블러(2)에 의해 래치된다. 시퀀스도를 단순화하기 위해 In_2 및 다음의 순차 인에이블러에 대한 신호 트레이스는 도시되지 않는다. 시간 t3에서, 각 순차 인에이블러가 디코드 주기당 오직 한번 COL_BIT를 수신하기 때문에, 입력 단자 "In_1"은 로우 로직 레벨에 유지되고, 최종 공통 비트라인이 데이터라인에 연결된 후 하나의 디코드 주기가 끝난다. 도 10의 예에서, 이것은 CBL_Sm_n일 수 있다. 이것은 클락 신호 Φ의 다음의 전이에 대해, 로우 로직 신호가 순차 인에이블러의 양 래치 회로에 의해 래치되는 것을 의미한다. 즉, 인액티브 로우 로직 레벨 COL_BIT가 순차 인에이블러(2)에 의해 수신된다.
제1 순차 인에이블러(1)로 되돌아가서, YENb는 시간 t4에서 로우 로직 레벨로 펄스되어, NOR 로직 게이트(718)를 인에이블시키고, YENb가 로우 로직 레벨인 동일한 대략 기간 동안 Y-Sel_1을 하이 로직 레벨로 구동한다. Y-Sel_1이 하이 로직 레벨일 때, 페이지 버퍼(750)의 칼럼 선택 장치(766)는 온으로 되어 그 대응하는 공통 비트라인을 데이터라인에 연결한다. 시간 t5에서, 클락 신호 Φ는 로우 로직 레벨로 전이되어, 순차 인에이블러(2)의 출력 단자 Out_2가 하이 로직 레벨로 구동되게 한다. 이미 언급한 것같이, 순차 인에이블러(2)는 시간 t3에서 COL_BIT를 수신한다. 실질적으로 동시에, 순차 인에이블러(1)의 출력 단자 Out_1는 로우 로직 레벨로 떨어지고, 인액티브 COL_BIT 신호를 래치한다. 따라서, Y-Sel_2는 YENb의 로우 로직 레벨 펄스에 따라서 하이 로직 레벨로 펄스된다. 이 과정은 최종 순차 인에이블러가 Y_Sel_m을 하이 로직 레벨로 펄스할 때까지 반복한다.
도 5에 나타낸 실시예에서, Y_Sel_m은 인에이블되는 페이지 버퍼(212)의 최종 칼럼 선택 신호이다. 동일한 로직 워드라인이 섹터(208)에서 구동되면, 출력 단자 Out_m이 페이지 버퍼(214)의 제1 순차 인에이블러에 결합될 수 있고, 칼럼 선택 신호의 순차 활성화가 계속된다. 본 기술에서 숙련된 자는 병렬/직렬 데이터 변환 선택기(216)가 L_DL[1:n] 대신에 R_DL[1:n]으로부터의 데이터를 직렬화하도록 제어된다. 그러므로, 칼럼 인에이블 신호(Y-Sel_[1:m])를 순차적으로 활성화함으로써, 선택된 워드라인에 연관된 모든 비트의 데이터가 판독되거나 프로그램될 수 있다. 더 구체적으로, 각 Y-Sel 신호가 활성화되면서, n비트의 데이터 세트가 반복적으로 데이터 라인 L_DL[1:n]에 제공되고, 순차적으로 병렬/직렬 데이터 변환 선택기(216)에 의해 GLOB_DATA로서 순차적으로 직렬화된다. 본 기술에서 숙련된 자는 도 6의 카운터(306)가 클락 신호 Φ의 한 주기내에서 데이터 라인(L_DL[1:n](또는 R_DL[1:n] )의 직렬화를 완성해야 하므로, 이들 회로의 동작을 관리하는 주파수가 선택되어 회로가 적절한 동작을 행하게 한다.
도 7a ~ 13에 도시된 페이지 버퍼의 실시예는 직렬 데이터 경로 코어 구조에서 구현한 것을 나타내고, 이것은 직렬 데이터 경로 코어 구조를 사용하지 않는 도시된 플래시 메모리 구조에서 사용될 수 있다. 예를 들면, 표준 플래시 메모리 어레이는, 도면에 나타낸 섹터와 유사한 정상 및 바닥 하프, 및 사이에 위치한 본 실시예의 페이지 버퍼로 분할되도록 설계될 수 있다. 칼럼 선택 장치, 및 공통 비트라인으로 정상 비트라인과 바닥 비트라인을 멀티플렉스하는 디코딩 회로가 본 실시예에서 도시되고 서술된 방식으로 구현될 수 있다. 도 10 및 11에 나타낸 2D 페이지 버퍼의 각각의 셀프-디코딩 페이지 버퍼 셀은 페이지 버퍼 유닛에 대해 Y-sel 신호를 제공하는 순차 인에이블러를 포함하고, 대신에 임의의 어드레스 디코딩된 신호가 사용될 수 있다. 특정 디코딩 구성은 구현되는 선택된 데이터 출력 구조에 의존한다. 예를 들면, 연속적인 페이지 버퍼 유닛의 그룹화가 동일한 어드레스 디코딩된 Y-sel 신호를 받을 수 있고, 그룹화의 각 페이지 버퍼 유닛은 다른 어드레스 디코딩된 Y-sel 신호를 받는다.
이전 설명은 도 4a의 메모리 뱅크(104) 및 직렬 데이터 경로(102) 등의 직렬 데이터 경로 동작을 하는 다이렉트 뱅크를 도시한다. 본 발명의 다른 실시예에 따르면, 직렬 코어 메모리 시스템(100)은 직렬 데이터 경로(102)에 의해 액세스 가능한 2개의 메모리 뱅크를 포함한다. 예를 들면 도 5를 참조하면, 단일 메모리 뱅크(200)는 2개의 동일하게 구성된 메모리 뱅크에 의해 대체된다. 자연적으로, 2개의 메모리 뱅크는 메모리 장치의 밀도를 증가시키고, 본 발명의 다른 실시예에 따르면, 양 메모리 뱅크는 다이렉트 뱅크-투-뱅크 전송을 구현하기 위해 서로 결합될 수 있다. 뱅크-투-뱅크 전송은 웨어 레벨링 제어 등의 진보된 동작에 이상적으로 적합하고, 현재 메모리 뱅크의 일부에 대해 한정된 프로그램/소거 주기가 도달되면 데이터는 다른 메모리 뱅크로 복사될 수 있다. 그렇지 않으면, 최악의 경우에, 데이터는 하나의 뱅크로부터 직렬 데이터 경로(102)를 통해 메모리 컨트롤러로 판독되어야 하고, 그 다음 데이터는 동일한 메모리 장치의 다른 뱅크로 되돌려 송신된다. 본 기술에서 숙련된 자는 동작 시퀀스가 메모리 시스템의 성능에 영향을 주는 것으로 이해한다. 웨어 레벨링 제어는 직접 메모리 뱅크 전송을 이용할 수 있는 하나의 동작 예이지만, 데이터가 하나의 뱅크로부터 다른 것으로 이동되거나 복사되는 임의의 동작도 다이렉트 뱅크로부터 효과를 얻는다.
도 15는 본 발명의 실시예에 따라서 뱅크 전송 구조를 하는 다이렉트 뱅크를 나타내는 블록도이다. 본 실시예는 2개의 동일하게 구성된 메모리 뱅크(800, 802), 직렬 전송 스위치(804)를 포함한다. 도 5의 예에서, 메모리 뱅크(800, 802)는 도 5의 메모리 뱅크(200)와 동일한 구성을 가지며, 이와 같이, 이전 설명된 동일한 특징을 갖는다.
메모리 뱅크(800)는 BANK1_DATA로 불리는 직렬 데이터 신호를 통해 직렬 데이터를 송수신하는 반면, 메모리 뱅크(802)는 BANK2_DATA로 불리는 직렬 데이터 신호를 통해 직렬 데이터를 송수신한다. BANK1_DATA와 BANK2_DATA는 직렬 전송 스위치(804)에 결합되어, 판독 또는 프로그램 동작을 위해 어떤 메모리 뱅크가 억세스되는지에 의존하여 GLOB_DATA에 2개중 하나를 선택적으로 결합한다. GLOB_DATA는 도 5에서 동일한 이름의 신호와 유사하고, 도 5의 직렬 데이터 경로(102) 등의 직렬 데이터 경로에 결합된다. 신호 GLOB_DATA는 도 4a의 직렬 데이터 경로(102) 등의 메모리 장치의 직렬 데이터 경로에 결합된 직렬 글로벌 데이터 신호로 고려되고, 직렬 신호 BANK1_DATA와 BANK2_DATA가 로컬 직렬 데이터 신호로 고려된다.
상기 설명한 직렬 전송 스위치(804)의 동작은 노멀 모드 동작으로 불려진다. 다이렉트 전송 모드 동작에서, BANK1_DATA와 BANK2_DATA는 서로 직접 결합된다. 따라서, 다이렉트 전송 모드 동작에서, 하나의 메모리 뱅크의 페이지 버퍼로부터 제공된 데이터가 다른 메모리 뱅크의 페이지 버퍼에서 래치되도록 메모리 뱅크(800, 802)의 페이지 버퍼는 동기화된다. 예를 들면, 도 12의 순차 인에이블러(700)에 의해 사용되는 동일한 클락 신호는 메모리 뱅크(800, 802) 사이에서 공유될 수 있고, 도 6의 병렬/직렬 데이터 변환 선택기(216)에서 사용된 CLK 신호는 메모리 뱅크(800, 802) 사이에서 공유될 수 있다.
도 16은 일 실시예에 따르는, 도 5의 직렬 전송 스위치(804)의 개략 회로도이다. 직렬 전송 스위치(814)는 데이터 뱅크 선택기(810), 전송 게이트(812, 814, 816)를 포함한다. 전송 게이트(812)는 BANK1_DATA를 데이터 뱅크 선택기(810)의 제1 단자에 결합하고, 전송 게이트(814)는 BANK2_DATA를 데이터 뱅크 선택기(810)의 제2 단자에 결합한다. 컴프리멘터리 신호 DIR과 DIRb가 각각 인액티브 로우 및 하이 로직 레벨에 있을 때, 양 전송 게이트(812, 814)는 온으로 된다. DIR과 DIRb가 각각 인액티브 하이 및 로우 로직 레벨에 있을 때, 전송 게이트(816)는 BANK1_DATA와 BANK2_DATA를 서로 직접 결합시킨다. 데이터 뱅크 선택기(810)는 선택 신호 BANK_SEL에 의해 제어되어, BANK1_DATA 또는 BANK2_DATA 중 하나를 GLOB_DATA에 결합시킨다. 직렬 전송 스위치(804)의 회로는 하나의 회로 구현예이고, 동일한 기능을 얻기 위해서 다른 알려진 회로가 사용될 수 있다. 예를 들면, 데이터 뱅크 선택기(810)는 본 기술에서 잘 알려진 멀티플렉서/디멀티플렉서로 구현될 수 있다. 신호 DIR 및 DIRb는 특정 커맨드에 따라서 도 4a의 메모리 장치의 제어 블록(106)에 의해 생성될 수 있다.
다이렉트 뱅크-투-뱅크 전송 구조는 2개 이상의 메모리 구조를 포함하도록 조정가능하다. 예를 들면, 도 15에 구성된 것같은 메모리 뱅크쌍은 최종 GLOB_DATA 신호를 직렬 데이터 경로에 결합하기 위해 2개의 쌍 사이에 위치하는 다른 직렬 전송 스위치와 함께 링크될 수 있다. 따라서, 도 15에 나타낸 메모리 뱅크 구성은 도 4a의 단일 메모리 뱅크를 대체할 수 있다.
도 4a의 직렬 코어 메모리 시스템(100)은 다른 메모리 장치와 인터페이스하는 단일 직렬 데이터 경로를 갖는 메모리 장치의 예이다. 미국 특허 공개 번호 20070076479는 2개의 별개의 직렬 인터페이스 회로를 포함하므로 거의 동시에 동작을 행할 수 있는 고성능 메모리 시스템을 서술한다. 이 원리는 도 4a의 직렬 코어 메모리 시스템(100)에 적용되어 다이렉트 뱅크-투-뱅크 전송 구조를 갖는 고밀도 고성능 메모리 시스템을 구현할 수 있다.
도 17은 2개의 독립 직렬 데이터 경로를 갖는 멀티-뱅크 직렬 코어 메모리 시스템의 블록도이다. 메모리 시스템(900)은 제1 직렬 데이터 경로(902), 제2 직렬 데이터 경로(904), 제어 블록(906, 908) 및 메모리 뱅크(910, 912, 914, 916)을 포함한다. 제1 직렬 전송 스위치(918)가 메모리 뱅크(910, 912) 사이에 위치한다. 제2 직렬 전송 스위치(920)가 메모리 뱅크(914, 916) 사이에 위치한다. 제1 및 제2 직렬 데이터 경로(902, 904)는 도 4a에 나타낸 직렬 데이터 경로(10)에 대응하고, 제어블록(906, 908)은 도 4a에 나타낸 제어블록(106)에 대응한다. 도 4a에 나타낸 고전압 발생기는 구조를 간단히 하기 위해 생략되었지만, 본 기술에서 숙련된 자는 고전압 발생기 및 시스템의 적절한 기능을 가능하게 하기 위한 다른 회로가 필요한 것을 알 수 있다. 제1 직렬 데이터 경로(902)는 DATA/CMD_IN_1을 수신하여 DATA/CMD_OUT_1을 제공하고, 제2 직렬 데이터 경로(904)는 DATA/CMD_IN_2을 수신하여 DATA/CMD_OUT_2을 제공한다. 각각의 제1 및 제2 데이터 경로(902, 904)는 직렬 I/O 인터페이스(922), 데이터 중재기(924), 및 데이터 스위쳐(926)을 제공한다. 모든 이들 회로는 이전에 서술되었고, 그 기능을 갖는다.
일반적으로, 회로 블록(902, 906, 910, 912)은 단일 유닛으로서 동작하고, 회로 블록(904, 908, 914, 916, 920)은 다른 단일 유닛으로서 동작한다. 이것은 서로에 상관없이 각자 유닛에서 서로 동시에 동작이 행해질 수 있는 것을 의미한다. 양 직렬 데이터 경로(902, 904)에 데이터 스위쳐(926)가 존재함으로 인해서 직렬 데이터 경로는 모든 메모리 뱅크에 액세스한다. 도 17에 나타낸 것같이, 데이터 스위쳐(926) 사이에 결합된 단일 비트 다이렉트 전송 라인(928)이 있다. 그러므로, 메모리 뱅크(910, 912)가 직렬 데이터 경로(904)에 결합될 수 있고, 메모리 뱅크(914, 916)가 직렬 데이터 경로(902)에 결합될 수 있다. 또한, 메모리 뱅크(910, 912)로부터의 데이터는 다이렉트 전송 라인(928)을 통해 메모리 뱅크(914, 916)에 직접 전송될 수 있고, 역으로도 가능하다.
동일한 메모리 장치의 다른 뱅크로 재프로그램되기 전에 데이터가 메모리 장치로부터 판독될 필요는 없기 때문에, 다이렉트 메모리 전송 동작은 효과적이다.
하나의 페이지에 대응하는 데이터가 소스 뱅크로부터 판독되면, 데이터가 거의 동시에 목표 뱅크로 로드되기 때문에, 예를 들면, 페이지 카피 또는 블록 카피가 효율적으로 행해질 수 있다.
그러므로, 회로 영역 소비를 최소화시키는 직렬 코어 메모리 시스템의 몇몇 다른 회로가 있음으로서, 종래의 병렬 데이터 경로 코어를 사용하는 메모리 장치에 비해 성능을 개선시킨다. 첫번째는 비트라인으로부터 데이터라인으로 데이터를 신속하게 전송하는 셀프디코딩 칼럼 선택 회로이다. 두번째는 메모리 어레이의 2섹터에 결합된 공유된 페이지 버퍼이다. 세번째는 외부 입출력 인터페이스 핀들과 도 4a의 적어도 하나의 메모리 뱅크(104) 사이의 데이터의 직렬 비트스트림을 결합시키는 직렬 데이터 경로이다. 네번째는 메모리 뱅크는 서로 결합시키거나 다른 직렬 데이터 경로에 결합시키는 직렬 전송 스위치 및 데이터 스위치이다. 데이터는 외부 입출력 핀과 메모리 섹터 사이에서 직렬 포맷으로 전송되고 메모리 뱅크내에서 병렬 포맷으로 변환되기만 하기 때문에, 현저하게 회로 영역이 절약된다. 다이렉트 전송 라인(928), 양방향 직렬 데이터라인(110) 및 직렬 데이터 경로(902, 904) 등의 오직 단일 양방향 직렬 데이터라인들이 복수의 병렬 데이터 라인 대신에 직렬로 데이터를 전송하기 위해 사용된다.
직렬 코어 메모리 시스템의 이전 서술된 실시예가 별개의 메모리 장치에서 구현될 수 있거나 또는 SOC(system on chip) 또는 SIP(system in package) 장치에 내장될 수 있다. 별개 메모리 장치 구현에서, 상기 서술된 직렬 코어 메모리 시스템 실시예를 갖는 다중 메모리 장치가 도 1a의 직렬 인터커넥션(5)에서 사용될 수 있다. SOC로서 구현된 단일 패키징된 장치는 도 1a에 나타낸 동일한 구성으로 직렬로 접속된 많은 예의 메모리 시스템을 갖는다. SIP로서 구현된 단일 패키징된 장치는 도 1a에 나타낸 동일한 구성으로 직렬로 접속된 많은 칩을 갖는다.
이전 서술에서, 설명을 위해, 많은 상세한 내용이 본 발명의 실시예의 이해를 통해 제공되도록 설명되었다. 그러나, 본 기술에서 숙련된 자에게는 본 발명을 실현하기 위해 이들 특정 상세가 요구되지 않는 것은 분명하다. 다른 예에서, 본 발명을 애매하게 하지 않기 위해, 주지의 전기 구조 및 회로가 블록도 형태로 도시된다. 여기에 서술된 본 발명의 실시예가 소프트웨어 루틴, 하드웨어 회로, 펌웨어 또는 그 조합으로 구현되는지에 대해서는 특정 상세가 제공되지 않는다.
상기 서술된 실시예에서, 간단하게 하기 위해 액티브 "하이" 신호에 기초하여 동작을 설명했다. 설계 선호에 따라서, "로우" 액티브 신호에 기초한 동작을 행하도록 설계될 수 있다.
상기 서술된 실시예에서, 장치 소자 및 회로는 도면에 도시된대로 결합되거나 또는 연결된다. 본 발명을 장치, 소자, 회로 등에 적용하는 것은 서로 직접 결합되거나 연결될 수 있다. 뿐만 아니라, 장치, 소자, 회로 등은 장치의 동작을 위해 필요한 다른 장치, 소자, 회로, 인터페이스 등을 통해 서로 간접으로 결합되거나 연결될 수 있다. 그래서, 실제 구성, 호로 소자 및 장치는 서로 직접 또는 간접으로 결합 또는 연결된다.
본 발명의 상기 서술된 실시예는 오직 예로서 의도된 것이다. 첨부된 청구범위에 의해서만 한정될 수 있는, 본 발명의 범위를 벗어나지 않으면 본 기술에서 숙련된 자에 의해 특정 실시예에 교체, 수정 및 변형이 유효할 수 있다.

Claims (15)

  1. 비트라인 및 워드라인을 갖는 메모리 뱅크를 포함하는 장치로서,
    각각이 각 비트라인에 결합된 메모리 셀을 갖는 제1 및 제2 메모리 부분; 및
    상기 제1 및 제2 메모리 부분 모두의 상기 비트라인에 결합되고, 상기 제1 메모리 부분과 상기 제2 메모리 부분 사이에 위치하는 페이지 버퍼
    를 특징으로 하는 장치.
  2. 청구항 1에 있어서, 상기 페이지 버퍼는
    상기 제1 메모리 부분의 비트라인을 상기 페이지 버퍼에 결합시키는 복수의 제1 트랜지스터; 및
    상기 제2 메모리 부분의 비트라인을 상기 페이지 버퍼에 결합시키는 복수의 제2 트랜지스터
    를 통해 각 비트라인에 결합되고,
    상기 제1 트랜지스터는 제1 선택 신호에 의해 인에이블되고, 상기 제2 트랜지스터는 제2 선택 신호에 의해 인에이블되며, 선택적으로는,
    상기 제1 트랜지스터는 상기 제2 트랜지스터가 인에이블되는 경우 디스에이블되고, 상기 제2 트랜지스터는 상기 제1 트랜지스터가 인에이블되는 경우 디스에이블되거나, 또는
    상기 트랜지스터들은 각 비트라인을 상기 페이지 버퍼에 직접 결합시키는, 장치.
  3. 청구항 1에 있어서, 상기 페이지 버퍼는
    상기 제1 메모리 부분의 홀수 비트라인을 상기 페이지 버퍼에 결합시키는 복수의 제1 트랜지스터,
    상기 제1 메모리 부분의 짝수 비트라인을 상기 페이지 버퍼에 결합시키는 복수의 제2 트랜지스터,
    상기 제2 메모리 부분의 홀수 비트라인을 상기 페이지 버퍼에 결합시키는 복수의 제3 트랜지스터,
    상기 제2 메모리 부분의 짝수 비트라인을 상기 페이지 버퍼에 결합시키는 복수의 제4 트랜지스터
    를 통해 각 비트라인에 결합되고,
    상기 제1 트랜지스터는 제1 선택 신호에 의해 인에이블되고, 상기 제2 트랜지스터는 제2 선택 신호에 의해 인에이블되고, 상기 제3 트랜지스터는 제3 선택 신호에 의해 인에이블되고, 상기 제4 트랜지스터는 제4 선택 신호에 의해 인에이블되며, 선택적으로는,
    상기 제1, 제2 및 제3 트랜지스터는 상기 제4 트랜지스터가 인에이블되는 경우에 디스에이블되고, 상기 제1, 제2 및 제4 트랜지스터는 상기 제3 트랜지스터가 인에이블되는 경우에 디스에이블되고, 상기 제1, 제3 및 제4 트랜지스터는 상기 제2 트랜지스터가 인에이블되는 경우에 디스에이블되고, 상기 제2, 제3 및 제4 트랜지스터는 상기 제1 트랜지스터가 인에이블되는 경우에 디스에이블되거나, 또는
    상기 트랜지스터들은 각각의 비트라인을 상기 페이지 버퍼에 직접 결합시키는, 장치.
  4. 청구항 3에 있어서,
    상기 제1 메모리 부분의 홀수 비트라인은 복수의 제5 트랜지스터를 통해 프로그램 금지 전압에 결합되고;
    상기 제1 메모리 부분의 짝수 비트라인은 복수의 제6 트랜지스터를 통해 상기 프로그램 금지 전압에 결합되고,
    상기 제2 메모리 부분의 홀수 비트라인은 복수의 제7 트랜지스터를 통해 상기 프로그램 금지 전압에 결합되고,
    상기 제2 메모리 부분의 짝수 비트라인은 복수의 제8 트랜지스터를 통해 상기 프로그램 금지 전압에 결합되며,
    상기 제5 트랜지스터는 제1 차폐 신호에 의해 인에이블되고, 상기 제6 트랜지스터는 제2 차폐 신호에 의해 인에이블되며, 상기 제7 트랜지스터는 제3 차폐 신호에 의해 인에이블되고, 상기 제8 트랜지스터는 제4 차폐 신호에 의해 인에이블되며, 선택적으로는,
    상기 제5 트랜지스터는 상기 제1 트랜지스터가 인에이블되는 경우에 디스에이블되고, 상기 제6 트랜지스터는 상기 제2 트랜지스터가 인에이블되는 경우에 디스에이블되고, 상기 제7 트랜지스터는 상기 제3 트랜지스터가 인에이블되는 경우에 디스에이블되고, 상기 제8 트랜지스터는 상기 제4 트랜지스터가 인에이블되는 경우에 디스에이블되며,
    상기 프로그램 금지 전압은 프로그램 동작 동안 프로그래밍을 금지하기에 충분한 레벨에 있고, 선택적으로는, 상기 프로그램 금지 전압은 프로그램 동작 동안 VCC에 있거나, 또는 프로그램 금지 전압은 판독 동작 동안 VSS에 있는, 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 트랜지스터들은 고전압 트랜지스터를 포함하거나, 또는
    상기 메모리 뱅크는 비휘발성 메모리 뱅크를 포함하며, 선택적으로는 상기 메모리 뱅크는 플래시 메모리 뱅크를 포함하며, 선택적으로는 상기 메모리 뱅크는 NAND 플래시 메모리 뱅크를 포함하는, 장치.
  6. 청구항 1에 있어서, 상기 페이지 버퍼는:
    판독 동작에서 상기 비트라인의 데이터를 래치하고 상기 래치된 데이터를 데이터라인에 결합시키도록 구성되고, 및/또는
    프로그램 동작에서 상기 데이터라인의 데이터를 래치하고 상기 래치된 데이터를 상기 비트라인에 결합시키도록 구성되며,
    선택적으로는, 상기 비트라인의 상기 래치된 데이터는 소정수의 데이터라인에 병렬로 결합되고,
    선택적으로는, 상기 메모리 뱅크는:
    소정수의 데이터라인 각각을 2차 데이터라인에 결합시키도록 구성된 커플러를 포함하며,
    선택적으로는, 상기 2차 데이터라인은 단방향 또는 쌍방향이며, 직렬 데이터라인 또는 병렬 데이터 라인을 포함하는, 장치.
  7. 청구항 5에 있어서,
    상기 제1 메모리 부분은 제1 메모리 셀을 포함하며, 상기 제1 메모리 부분은 제1 선택 신호에 응답하여 데이터를 상기 비트라인에 제공하거나 또는 상기 비트라인으로부터 데이터를 수신하도록 구성되며;
    상기 제2 메모리 부분은 제2 메모리 셀을 포함하며, 상기 제2 메모리 부분은 제2 선택 신호에 응답하여 데이터를 상기 비트라인에 제공하거나 또는 상기 비트라인으로부터 데이터를 수신하도록 구성되며, 선택적으로는,
    상기 제1 메모리 부분은 복수의 제1 세그먼트를 포함하며, 상기 제1 세그먼트 각각은 대응하는 비트라인 세트에 결합되는 상기 메모리 셀을 가지며, 상기 비트라인 세트 각각은 상기 소정수의 비트라인을 가지며,
    상기 제2 메모리 부분은 복수의 제2 세그먼트를 포함하며, 상기 제2 세그먼트 각각은 상기 비트라인 세트에 결합되는 상기 메모리 셀을 가지며, 선택적으로는,
    상기 페이지 버퍼는 상기 제1 메모리 부분과 상기 제2 메모리 부분 사이에 위치하며,
    상기 페이지 버퍼는 판독 또는 프로그램 동작의 매 클락 사이클 또는 클락 신호에 응답하여 래치된 칼럼 선택 비트에 응답하여 상기 비트라인 세트 각각을 소정수의 데이터라인에 순차적으로 결합시키도록 구성된, 장치.
  8. 청구항 7에 있어서, 상기 커플러는:
    소정수의 데이터라인 각각에 결합된 단자를 가지며, 상기 단자 각각을 상기 2차 데이터라인에 순차적으로 결합시키도록 제어가능한 병렬/직렬 데이터 컨버터를 포함하며, 선택적으로는,
    상기 비트라인은 제1 비트라인을 포함하며,
    상기 데이터라인은 제1 데이터라인을 포함하며,
    상기 메모리 뱅크는:
    제3 메모리 셀을 포함하며, 제3 선택 신호에 응답하여 데이터를 상기 제2 비트라인에 제공하거나 또는 상기 제2 비트라인으로부터 데이터를 수신하도록 구성되는 제3 메모리 부분;
    제4 메모리 셀을 포함하며, 제4 선택 신호에 응답하여 데이터를 상기 제2 비트라인에 제공하거나 또는 상기 제2 비트라인으로부터 데이터를 수신하도록 구성되는 제4 메모리 부분; 및
    판독 동작 동안 상기 제2 비트라인의 데이터를 래치하고, 판독 동작에서 상기 래치된 데이터를 제2 데이터라인에 결합시키며, 및/또는
    프로그램 동작에서 상기 제2 데이터라인의 데이터를 래치하고, 상기 래치된 데이터를 상기 제2 비트라인에 결합시키도록 구성된
    다른 페이지 버퍼를 더 포함하며, 선택적으로는,
    상기 제2 데이터라인으로의 데이터 결합 및/또는 데이터 래칭은 병렬이며, 상기 제1 및 제2 데이터라인은 상기 커플러에 결합되며, 또는
    상기 다른 페이지 버퍼는 상기 제3 메모리 부분과 상기 제4 메모리 부분 사이에 위치하며, 상기 페이지 버퍼 및 상기 다른 페이지 버퍼는
    판독 동작에서, 상기 제1 및 제3 메모리 부분 또는 상기 제2 및 제4 메모리 부분의 데이터의 비트라인을 각각 감지 및 래치하거나, 또는
    프로그램 동작에서, 데이터의 상기 데이터라인을 래치하고, 상기 래치된 데이터를 상기 제1 및 제3 메모리 부분 또는 상기 제2 및 제4 메모리 부분에 각각 결합시키도록 구성되는, 장치.
  9. 청구항 7에 있어서, 상기 커플러는:
    (i) 상기 제1 데이터라인 각각에 결합된 제1 단자를 가지며, 상기 제1 단자 각각을 제1 로컬 데이터라인에 순차적으로 결합시키도록 제어가능한 제1 병렬/직렬 데이터 컨버터; 및
    상기 제1 로컬 데이터라인을 글로벌 데이터라인에 결합시키도록 구성된 데이터 경로 선택기,
    (ii) 상기 제2 데이터라인 각각에 결합된 제2 단자를 가지며, 상기 제2 단자 각각을 제2 로컬 데이터라인에 순차적으로 결합시키도록 제어가능한 제2 병렬/직렬 데이터 컨버터; 및
    상기 제2 로컬 데이터라인을 글로벌 데이터라인에 결합시키도록 구성된 데이터 경로 선택기, 및
    (iii) 상기 제1 데이터라인 각각에 결합된 제1 단자를 가지며, 상기 제1 단자 각각을 제1 로컬 데이터라인에 순차적으로 결합시키도록 제어가능한 제1 병렬/직렬 데이터 컨버터;
    상기 제2 데이터라인 각각에 결합된 제2 단자를 가지며, 상기 제2 단자 각각을 제2 로컬 데이터라인에 순차적으로 결합시키도록 제어가능한 제2 병렬/직렬 데이터 컨버터; 및
    상기 제1 로컬 데이터라인 및 상기 제2 로컬 데이터라인 중 하나를 글로벌 데이터라인에 선택적으로 결합시키도록 구성된 데이터 경로 선택기
    중 하나를 포함하는 장치.
  10. 청구항 9에 있어서,
    제2 글로벌 데이터라인으로부터 데이터를 수신 및 제공하도록 구성되는 다른 메모리 뱅크 - 상기 글로벌 데이터 라인은 제1 글로벌 데이터라인을 포함함 - ; 및
    상기 제1 글로벌 데이터라인 및 상기 제2 글로벌 데이터라인 중 하나를 제3 데이터라인에 결합시키거나, 또는
    상기 제1 글로벌 데이터라인 및 상기 제2 글로벌 데이터라인을 서로 결합시키도록 구성된
    데이터라인 커플러를 더 포함하며,
    선택적으로는, 상기 장치는 비휘발성 메모리 장치를 포함하는, 장치.
  11. 청구항 7 내지 청구항 10 중 어느 한 항에 있어서,
    상기 제1 선택 신호에 응답하여 상기 제1 메모리 셀에 연결된 제1 로컬 비트라인을 상기 비트라인에 결합시키고,
    상기 제2 선택 신호에 응답하여 상기 제2 메모리 셀에 연결된 제2 로컬 비트라인을 상기 비트라인에 결합시키는
    결합 선택 회로를 더 포함하며,
    선택적으로는, 상기 결합 선택 회로는:
    상기 제1 로컬 비트라인 및 상기 제2 로컬 비트라인 각각에 및 상기 비트라인의 각각에 결합되며, 상기 각각의 로컬 비트라인을 상기 각각의 비트라인에 결합시키기 위하여 상기 제1 및 제2 선택 신호 중 각 하나에 응답하도록 구성된 커플링 소자를 포함하며,
    또한 선택적으로는, 상기 커플링 소자는 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 각 선택 신호에 응답하여 도전성인 경우 각각의 로컬 비트라인을 각 비트라인에 결합시키는, 장치.
  12. 청구항 7 내지 청구항 11 중 어느 한 항에 있어서,
    로컬 비트라인 쌍에 결합되고, 상기 로컬 비트라인 쌍 중 다른 하나가 프로그램되거나 또는 이로부터 판독되도록 선택되는 경우 상기 로컬 비트라인 쌍 중 하나가 프로그램되거나 또는 이로부터 판독되는 것을 방지하도록 구성되는 제어 회로를 더 포함하며,
    선택적으로는, 상기 제어 회로는:
    프로그램 동작 또는 판독 동작에서 활성 제어 신호에 응답하여 전압 신호를 상기 로컬 비트라인 쌍 중 하나에 도전시키도록 구성된 도전 제어 회로를 포함하며,
    또한 선택적으로는, 상기 도전 제어 회로는
    상기 로컬 비트라인 쌍 사이에 직렬로 연결되는 도전/비도전 소자 쌍 - 그 공통 연결부에 전압 신호가 피드되고, 상기 도전/비도전 소자 쌍 중 어느 하나는 프로그램 동작 또는 판독 동작에서 상기 활성 제어 신호에 응답하여 도전성이 되도록 구성됨 - 을 포함하거나, 또는
    상기 도전/비도전 소자 쌍은 상기 로컬 비트라인 쌍 사이에서 직렬로 연결된 제1 및 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터 각각은 상기 활성 제어 신호의 제1 및 제2 활성 신호 중 각 하나에 응답하여 도전성 또는 비도전성이며, 상기 도전성 트랜지스터는 상기 로컬 비트라인 쌍 중 하나에 상기 전압 신호의 전압을 결합시키고, 상기 전압 신호의 전압은 낮거나 높은 전압인, 장치.
  13. 메모리 장치로부터 데이터를 판독하기 위한 방법으로서,
    메모리 어레이내의 적어도 두개의 워드라인을 활성화하는 단계;
    페이지 버퍼로 적어도 두개의 워드라인 중 하나의 워드라인에 연결된 메모리 셀에 결합된 비트라인의 데이터를 선택적으로 래칭하는 단계;
    소정수의 데이터라인에 상기 래치된 데이터를 병렬로 제공하는 단계; 및
    상기 소정수의 데이터라인 상의 데이터를 데이터 비트스트림으로 변환하는 단계
    를 특징으로 하는 방법.
  14. 청구항 13에 있어서,
    상기 활성화하는 단계는:
    제1 메모리 셀을 갖는 제1 메모리 부분에서의 제1 워드 라인을 활성화하는 단계; 및
    제2 메모리 셀을 갖는 제2 메모리 부분에서의 제2 워드 라인을 활성화하는 단계를 포함하며,
    선택적으로는, 상기 선택적으로 래칭하는 단계는:
    제1 선택 신호에 응답하여 상기 제1 메모리 셀에 연결된 제1 로컬 비트라인을 상기 비트라인에 결합시키는 단계, 또는
    제2 선택 신호에 응답하여 상기 제2 메모리 셀에 연결된 제2 로컬 비트라인을 상기 비트라인에 결합시키는 단계를 포함하며,
    상기 페이지 버퍼는 상기 제1 메모리 부분과 상기 제2 메모리 부분 사이에 위치하는, 방법.
  15. 청구항 13에 있어서, 상기 변환하는 단계는 소정수의 데이터라인 각각을 하나의 데이터라인에 순차적으로 결합시키는 단계를 포함하며, 선택적으로는,
    상기 제1 메모리 부분은 각각이 대응하는 비트라인 세트에 결합된 메모리 셀을 갖는 세그먼트로서 구성되며, 상기 비트라인 세트 각각은 소정수의 비트라인을 가지며,
    상기 래치된 데이터를 제공하는 단계는:
    상기 판독 동작의 매 클락 사이클에서 래치되는 칼럼 선택 비트에 응답하여 상이한 비트라인 세트를 소정수의 데이터라인에 순차적으로 결합시키는 단계를 포함하며,
    선택적으로는, 상기 데이터를 변환하는 단계는 상기 소정수의 데이터라인 상의 데이터를 직렬 또는 병렬 데이터 비트스트림으로 변환하는 단계를 포함하는, 방법.
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