JP2010511261A - 不揮発性メモリのシリアルコアアーキテクチャ - Google Patents
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Abstract
Description
本出願は、内容が全体として参照により本明細書に組み込まれている、2006年11月27日に出願した米国特許仮出願第60/867269号の優先権の利益を主張するものである。
102 直列データ経路
104 メモリバンク
106 制御ブロック
108 高電圧生成器
110 双方向直列データ線
112 直列I/Oインターフェース
114 データアービトレータ
116 データ切換器
118 直列転送データ線
120 入力バッファ
122 出力バッファまたは出力ドライバ
124 コマンドデータ変換器
126 経路スイッチ
128 経路スイッチ
200 メモリバンク
202 セクタ
204 セクタ
206 セクタ
208 セクタ
210 ワード線ドライバブロック
212 ページバッファ
214 ページバッファ
216 並列/直列データ変換セレクタ
300 第1の並列/直列データ変換器
302 第2のP/SDC
304 データ経路セレクタ
306 カウンタ
400 セグメント
402 セグメント
404 高電圧nチャネルトランジスタ
405 ビット線選択回路
406 高電圧nチャネルトランジスタ
407 プログラムディスエーブル回路
408 高電圧nチャネルシールドトランジスタ
410 高電圧nチャネルシールドトランジスタ
500 復号回路
502 サブデコーダ
504 サブデコーダ
506 サブデコーダ
508 サブデコーダ
510 アドレス復号NANDゲート
512 シールドイネーブルNANDゲート
514 インバータ
515 局部チャージポンプ
516 インバータ
517 局部チャージポンプ
518 インバータ
520 インバータ
550 局部チャージポンプ
552 デプレッションモードnチャネルパストランジスタ
554 ネイティブnチャネルダイオード接続昇圧トランジスタ
556 高耐圧nチャネル減結合トランジスタ
558 高耐圧nチャネルクランプトランジスタ
560 NAND論理ゲート
562 コンデンサ
600 自己復号ページバッファ
602 順次イネーブラ
604 順次イネーブラ
606 順次イネーブラ
608 セグメントページバッファ
610 セグメントページバッファ
612 セグメントページバッファ
614 ページバッファ段
616 ページバッファ段
618 ページバッファ段
650 ページバッファユニット
652 ページバッファユニット
654 ページバッファユニット
660 ページバッファユニット
700 マスタ/スレーブフリップフロップ
702 第1の伝達ゲート
704 交差結合インバータ
706 交差結合インバータ
708 第2の伝達ゲート
710 交差結合インバータ
712 交差結合インバータ
714 第1のリセットデバイス
716 第2のリセットデバイス
718 NOR論理ゲート
750 ページバッファユニット
752 プリチャージデバイス
754 ラッチリセットデバイス
756 ラッチセンスイネーブルデバイス
758 ラッチイネーブルデバイス
760 交差結合インバータ
762 交差結合インバータ
764 ビット線分離デバイス
766 列選択デバイス
800 メモリバンク
802 メモリバンク
804 直列転送スイッチ
810 データバンクセレクタ
812 伝達ゲート
814 伝達ゲート
816 伝達ゲート
900 メモリシステム
902 第1の直列データ経路
904 第2の直列データ経路
906 制御ブロック
908 制御ブロック
910 メモリバンク
912 メモリバンク
914 メモリバンク
916 メモリバンク
918 第1の直列転送スイッチ
920 第2の直列転送スイッチ
922 直列I/Oインターフェース
924 データアービトレータ
926 データ切換器
928 単一のビット直接転送線
BL1_e〜BLn_e 偶数ビット線
BL1_o〜BLn_o 奇数ビット線
DATA/CMD_IN 外部入力インターフェースピン
DATA/CMD_OUT 外部出力インターフェースピン
B_CTRL バッファ制御信号
COMMAND 並列コマンド信号
SWTCH 信号
GLOB_DATA 信号
P/SCS 並列/直列データ変換セレクタ
L_DL1〜L_DLn 左側のデータ線
R_DL1〜R_DLn 右側のデータ線
L_DL[1:n] データ線
L_DATA 局部双方向直列データ線
R_DATA 局部双方向直列データ線
HALF_SEL 選択制御信号
CBL_S1_1〜CBL_S1_n 共通ビット線
CBL_S1_[1:n]〜CBL_Sm_[1:n] 共通ビット線
CBL_S[1:m]_[1:n] 共通ビット線
A_SELe 偶数選択信号
A_SELo 奇数選択信号
A_SHLDe シールド信号
A_SHLDo シールド信号
B_SELe 選択信号
B_SELo 選択信号
B_SHLDe 選択信号
B_SHLDo 選択信号
PWRBL プログラム禁止電圧レベル
R_ADDR 行アドレス
C_ADDR 列アドレス
PGM プログラム状態信号
PGMb PGMの相補信号
IN 入力端子
IN_1 入力端子
IN_2 入力端子
OUT 出力端子
OUT_1 出力端子
OUT_2 出力端子
OUT_m 出力端子
φp 制御信号
VH 高電圧
Vtn クランプトランジスタの閾値電圧
COL_BIT 列選択ビット
RST 相補リセット信号
RSTb 相補リセット信号
YENb 復号イネーブル信号
φ 相補クロック信号
φb 相補クロック信号
Y-SEL 列イネーブル信号
Y-sel 列選択信号
Y-Sel_[1:m] 列イネーブル信号
RSTPB ラッチリセット信号
LCHD ラッチイネーブル信号
ISOPB 信号
PREb プリチャージ信号
t0 時間
t1 時間
t2 時間
t3 時間
t4 時間
t5 時間
BANK1_DATA 直列データ信号
BANK2_DATA 直列データ信号
BANK_SEL 選択信号
DIR 相補信号
DIRb 相補信号
Claims (25)
- 読出し動作に応答して直列ビットストリーム読出しデータを供給し、書込み動作に応答して直列ビットストリーム書込みデータを受け取るためのメモリバンクと、
前記メモリバンクと入力/出力インターフェースとの間で前記直列ビットストリーム読出しデータおよび前記直列ビットストリーム書込みデータを伝送するための直列データ経路と
を備えるメモリシステム。 - 前記直列データ経路は、
前記入力/出力インターフェースからコマンドおよびアドレスを含むアクセスデータを直列に受け取るためのデータアービトレータ
を含み、
前記データアービトレータは、
前記コマンドおよび前記アドレスを並列形式に変換し、
前記読出し動作中に前記直列ビットストリーム読出しデータを前記入力/出力インターフェースに送る、請求項1に記載のメモリシステム。 - 前記メモリバンクは、
第1のn個の並列データ線に結合された第1のバンク半分であって、ここでnが0より大きい整数値である、第1のバンク半分と、
第2のn個の並列データ線に結合された第2のバンク半分と、
前記第1のn個の並列データ線および前記第2のn個の並列データ線のうちの1つを前記直列ビットストリーム読出しデータに選択的に変換し、前記直列ビットストリーム書込みデータを第1のn個の並列データ線および第2のn個の並列データ線のうちの1つのための並列データに選択的に変換するための並列/直列データ変換器と
を含む、請求項1に記載のメモリシステム。 - 前記第1のバンク半分は、
メモリセルに結合されたワード線およびビット線を有する第1のセクタと、
メモリセルに結合されたワード線およびビット線を有する第2のセクタと、
前記第1のセクタおよび前記第2のセクタのうちの1つのビット線に選択的に結合された第1のページバッファと
を含み、前記第1のページバッファは前記第1のn個の並列データ線に結合されている、請求項3に記載のメモリシステム。 - 前記第2のバンク半分は、
メモリセルに結合されたワード線およびビット線を有する第3のセクタと、
メモリセルに結合されたワード線およびビット線を有する第4のセクタと、
前記第3のセクタおよび前記第4のセクタのうちの1つのビット線に選択的に結合された第2のページバッファと
を含み、前記第2のページバッファは前記第2のn個の並列データ線に結合されている、請求項4に記載のメモリシステム。 - 前記第1のセクタおよび前記第2のセクタの前記ビット線はビット線の組にグループ化され、ビット線の前記組のそれぞれが共通ビット線に結合され、前記共通ビット線は前記第1のページバッファに結合されている、請求項5に記載のメモリシステム。
- 前記第3のセクタおよび前記第4のセクタの前記ビット線はビット線の組にグループ化され、ビット線の前記組のそれぞれが共通ビット線に結合され、前記共通ビット線は前記第2のページバッファに結合されている、請求項5に記載のメモリシステム。
- 前記並列/直列データ変換器は、
前記第1のn個の並列データ線のそれぞれを第1の端子に順次結合するための第1の並列/直列データ変換器と、
前記第2のn個の並列データ線のそれぞれを第2の端子に順次結合するための第2の並列/直列データ変換器と、
前記第1の端子および前記第2の端子のうちの1つを双方向直列データ線に選択的に結合するためのデータ経路セレクタと
を含む、請求項3に記載のメモリシステム。 - 前記読出し動作中に前記メモリバンク、前記並列/直列変換器および前記直列データ経路を動作するためにコマンドおよびアドレスを受け取るための制御論理
をさらに含む、請求項8に記載のメモリシステム。 - 前記読出し動作に応答して前記直列ビットストリーム読出しデータを供給し、前記書込み動作に応答して前記直列ビットストリーム書込みデータを受け取るための他のメモリバンクをさらに含む、請求項1に記載のメモリシステム。
- 前記直列データ経路は、前記直列ビットストリーム書込みデータを前記メモリバンクおよび前記他のメモリバンクのうちの1つに選択的に伝送し、前記メモリバンクおよび前記他のメモリバンクのうちの1つからの前記直列ビットストリーム読出しデータを前記直列データ経路の前記データアービトレータに選択的に伝送するためのデータ切換器を含む、請求項10に記載のメモリシステム。
- 前記直列ビットストリーム読出しデータを前記メモリバンクおよび前記他のメモリバンクのうちの1つから他の入力/出力インターフェースに伝送する経路であるとともに、前記直列ビットストリーム書込みデータを前記メモリバンクおよび前記他のメモリバンクのうちの1つに伝送する経路である、他の直列データ経路をさらに含む、請求項10に記載のメモリシステム。
- 前記他の直列データ経路は、
前記直列ビットストリーム書込みデータを前記他のメモリバンクおよび前記データ切換器のうちの1つに選択的に伝送し、前記直列ビットストリーム読出しデータを前記データ切換器および他のデータアービトレータのうちの1つに選択的に伝送するための第2のデータ切換器
を含む、請求項12に記載のメモリシステム。 - 前記データ切換器を前記第2のデータ切換器に結合するための直列転送データ線をさらに含む、請求項13に記載のメモリシステム。
- 前記メモリバンクおよび前記他のメモリバンクのうちの1つからの前記直列ビットストリーム読出しデータを前記直列データ経路に選択的に伝送するための直列転送スイッチをさらに備える、請求項10に記載のメモリシステム。
- ビット線およびワード線に接続されたメモリセルを有するメモリアレーと、
読出し動作中に前記ビット線のデータをラッチし、前記ラッチされたデータを所定の数のデータ線に並列に結合するためのページバッファと、
前記所定の数のデータ線のそれぞれを双方向直列データ線に順次結合するための順次カプラと
を備えるメモリバンク。 - 前記順次カプラは、前記所定の数のデータ線のそれぞれに結合された端子を有する並列/直列データ変換器を含み、前記並列/直列データ変換器は前記端子のそれぞれを前記双方向直列データ線に順次結合するために制御可能である、請求項16に記載のメモリバンク。
- 前記順次カプラは、
前記所定の数のデータ線のそれぞれに結合された第1の端子を有し、前記第1の端子のそれぞれを第1の局部双方向直列データ線に順次結合するために制御可能である第1の並列/直列データ変換器と、
前記所定の数の第2のデータ線のそれぞれに結合された第2の端子を有し、前記第2の端子のそれぞれを第2の局部双方向直列データ線に順次結合するために制御可能である第2の並列/直列データ変換器と、
前記第1の局部双方向直列データ線および前記第2の局部双方向直列データ線のうちの1つを包括的双方向直列データ線に選択的に結合するためのデータ経路セレクタと
を含む、請求項16に記載のメモリバンク。 - 前記第1の並列/直列データ変換器および前記第2の並列/直列データ変換器を制御するためにクロック信号に応答するカウンタをさらに含む、請求項17に記載のメモリバンク。
- 前記データ経路セレクタは、第1の並列/直列データ変換器および前記第2の並列/直列データ変換器によって使用されない前記カウンタの最上位ビットによって制御される、請求項19に記載のメモリバンク。
- 第1のビット線および第1のワード線に接続されたメモリセルを有する第1のメモリセクタであって、前記第1のビット線はm個のセグメントとして配置され、ここでmは0より大きい整数値である、第1のメモリセクタと、
第2のビット線および第2のワード線に接続されたメモリセルを有する第2のメモリセクタであって、前記第2のビット線はm個のセグメントとして配置される、第2のメモリセクタと、
前記m個のセグメントのそれぞれの前記第1のビット線および前記第2のビット線のうちの1つを所定の数のデータ線に選択的に結合するためのページバッファと
を備えるメモリバンク。 - 読出し動作は、
行アドレスに応答して前記第1のメモリセクタ内の前記第1のワード線および前記第2のメモリセクタ内の前記第2のワード線のうちの1つのワード線を活性化することであって、少なくとも2つのメモリセルが、前記ワード線が前記第1のワード線のうちの1つであるときに前記第1のビット線に結合され、少なくとも2つのメモリセルが、前記ワード線が前記第2のワード線のうちの1つであるときに前記第2のビット線に結合される、活性化することと、
列アドレスに応答して前記第1のビット線および前記第2のビット線のうちの1つのビット線を共通ビット線に選択的に結合することと、
前記ページバッファを用いて前記共通ビット線を感知することと、
前記感知された共通ビット線に対応するデータを前記所定の数のデータ線のうちの1つ上に供給することと
によって実行される、請求項21に記載のメモリバンク。 - 第1の組の共通ビット線からのデータを感知し、クロック信号状態内でラッチされた活性状態の列選択ビットに応答して対応するデータ線上で共通ビット線の前記第1の組の前記共通ビット線のそれぞれに対応する感知されたデータを供給するための第1の自己復号ページバッファ段と、
第2の組の共通ビット線からのデータを感知し、後続のクロック信号状態内でラッチされた前記活性状態の列選択ビットに応答して前記対応するデータ線上で共通ビット線の前記第2の組の前記共通ビット線のそれぞれに対応する感知されたデータを供給するための第2の自己復号ページバッファ段と
を備えるメモリバンクのためのページバッファ。 - 自己復号動作は、
逆のクロック信号状態に応答して前記第1の自己復号ページバッファ段内で前記活性状態の列選択ビットをラッチすることと、
前記クロック信号状態に応答して前記第1の自己復号ページバッファ段からの前記感知されたデータを供給し、前記活性状態の列選択ビットを送ることと、
後続の逆クロック信号状態に応答して前記第2の自己復号ページバッファ段で前記活性状態の列選択ビットをラッチすることと、
前記後続のクロック信号状態に応答して前記第2の自己復号ページバッファ段からの前記感知されたデータを供給することと
によって実行される、請求項23に記載のページバッファ。 - アクセスデータを供給するためのメモリコントローラと、
複数のメモリデバイスの直列相互接続と
を備え、前記メモリデバイスのそれぞれは、
アクセスコマンドに対応する動作を実行するためにアクセスデータ内に含まれる前記アクセスコマンドおよびアドレスを受け取るためのコントローラと、
前記アドレスによってアドレス指定されたメモリ位置内に格納されたデータにアクセスするための前記アクセスコマンドにより前記動作を実行するためのメモリバンクと、
前記メモリバンクと入力/出力インターフェースとの間で前記データを直列形式で結合するための直列データ経路と
を備えるシステム。
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