KR101090410B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는 데이터 선택부, 제 1 데이터 처리부 및 제 2 데이터처리부를 포함한다. 상기 데이터 선택부는 어드레스 신호에 응답하여 제 1 전송라인 및 제 2 전송라인 중 하나를 데이터 패드와 연결한다. 상기 제 1 데이터 처리부는 상기 제 1 전송라인 및 적어도 하나의 메모리 뱅크와 연결되어 데이터의 입출력 동작을 수행한다. 상기 제 2 데이터 처리부는 상기 제 2 전송 라인 및 적어도 다른 하나의 메모리 뱅크와 연결되어 데이터의 입출력 동작을 수행한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 효율적인 배치 및 구조에 관한 것이다.
반도체 메모리 장치는 복수개의 메모리 셀을 구비하여 데이터를 저장하고, 다수의 데이터 입출력 라인 및 데이터 패드를 구비하여 외부 컨트롤러와 통신한다. 상기 복수개의 메모리 셀은 메모리 뱅크 영역에 위치하는데, 상기 데이터 입출력 라인은 상기 메모리 뱅크 영역과 상기 데이터 패드를 연결하여 데이터를 전송하는 라인이다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구조를 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치는 8개의 메모리 뱅크(BK0~BK7)를 구비하고, 16개의 데이터 패드(DQ<0:15>)를 구비하여 16개의 직렬 데이터를 입출력할 수 있다. 16개의 데이터를 한꺼번에 입출력하기 위해서는 총 16개의 데이터 입출력 라인이 필요하며, 상기 직렬 데이터를 병렬 데이터로 변환하여 연속적인 리드 또는 라이트 동작을 수행하는 반도체 메모리 장치는 더 많은 수의 데이터 입출력 라인을 필요로 한다. 예를 들어 버스트 랭스(Burst Length)가 8인 반도체 메모리 장치의 경우에는 16*8, 즉, 128개의 데이터 입출력 라인이 필요하다.
위와 같이, 상기 데이터 입출력 라인의 수가 증가하는 경우 반도체 메모리장치의 동작속도를 개선시키기 어렵고, 전류소모는 증가할 수 밖에 없다. 상기 각각의 메모리 뱅크에 할당된 데이터 입출력 라인(GIO_1~GIO_4)이 하나의 데이터 입출력 라인(GIO)으로 연결되기 때문이다. 예를 들어, 상기 제 1 메모리 뱅크(BK0)에 저장된 데이터가 출력되어야 하는 경우 상기 제 1 메모리 뱅크(BK0)로부터 데이터를 전송하기 위한 드라이버가 동작하고, 나머지 제 2 내지 제 7 메모리 뱅크(BK1~BK7)로부터 데이터를 전송하기 위한 데이터 드라이버는 턴오프된다. 이 때, 상기 제 1 메모리 뱅크(BK0)의 데이터를 전송하는 드라이버는 상기 데이터 입출력 라인(GIO)을 구동해야 하므로, 상기 데이터 입출력 라인(GIO)을 데이터에 따라 구동하기 위해서는 큰 사이즈의 데이터 처리부(10) 및 드라이버를 필요로 하며, 구동 속도 또한 감소할 수 밖에 없다. 도 1에서 볼 수 있는 바와 같이, 상기 제 2 메모리 뱅크(BK1)로부터 상기 제 8 메모리 뱅크(BK7)까지의 가로 거리는 약 1000 마이크로미터 정도이다. 따라서, 긴 거리에 걸쳐 배치되는 데이터 입출력 라인(GIO)의 로딩을 한꺼번에 바라볼 수밖에 없다.
또한, 상기 메모리 뱅크 사이의 영역 전체에 걸쳐 데이터 입출력 라인이 배치되므로, 반도체 메모리 장치의 칩 면적 확보에 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 데이터 입출력 라인의 길이를 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 어드레스 신호에 응답하여 제 1 전송라인 및 제 2 전송라인 중 하나를 데이터 패드와 연결하는 데이터 선택부; 상기 제 1 전송라인 및 적어도 하나의 메모리 뱅크와 연결되어 데이터의 입출력 동작을 수행하는 제 1 데이터 처리부; 및 상기 제 2 전송 라인 및 적어도 다른 하나의 메모리 뱅크와 연결되어 데이터의 입출력 동작을 수행하는 제 2 데이터 처리부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 4 메모리 뱅크를 포함하고, 상기 제 1 및 제 2 메모리 뱅크는 일측에 배치되며 상기 제 3 및 제 4 메모리 뱅크는 타측에 배치되는 반도체 메모리 장치로서, 상기 제 1 내지 제 4 메모리 뱅크 사이의 영역에 배치되고, 제 1 및 제 2 전송라인, 데이터 패드와 통신하도록 구성된 데이터 선택부; 상기 제 1 전송라인과 연결되고, 상기 제 1 및 제 2 메모리 뱅크 사이에 배치되어 상기 제 1 및 제 2 메모리 뱅크 중 하나와 통신하도록 구성된 제 1 데이터 처리부; 및 상기 제 2 전송라인과 연결되고, 상기 제 3 및 제 4 메모리 뱅크 사이에 배치되어 상기 제 3 및 제 4 메모리 뱅크 중 하나와 통신하도록 구성된 제 2 데이터 처리부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 8 메모리 뱅크를 포함하고, 상기 제 1 내지 제 4 메모리 뱅크는 일측에 배치되고, 상기 제 5 내지 제 8 메모리 뱅크는 타측에 배치되며, 상기 제 1 및 제 2 메모리 뱅크와 상기 제 5 내지 제 6 메모리 뱅크는 각각 인접하여 상부에 배치되고 상기 제 3 및 제 4 메모리 뱅크와 상기 제 7 및 제 8 메모리 뱅크는 각각 인접하여 하부에 배치되는 반도체 메모리 장치로서, 상기 제 1 내지 제 8 메모리 뱅크 사이의 중앙부에 배치되어 데이터 패드, 제 1 및 제 2 전송라인과 통신하는 데이터 선택부; 상기 제 1 내지 제 4 메모리 뱅크 사이의 중앙부에 배치되어 상기 제 1 전송라인, 상기 제 1 내지 제 4 메모리 뱅크와 통신하는 제 1 데이터 처리부; 및 상기 제 5 내지 제 6 메모리 뱅크 사이의 중앙부에 배치되어 상기 제 2 전송라인, 상기 제 5 내지 제 8 메모리 뱅크와 통신하는 제 2 데이터 처리부를 포함한다.
본 발명에 의하면, 데이터 입출력 라인의 길이를 감소시킴으로써, 반도체 메모리 장치의 칩 면적을 확보하고, 동작속도를 개선할 수 있으며, 데이터 입출력 동작에 사용되는 전류소모를 감소시킬 수 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 3은 도 2의 제 1 메모리 뱅크 및 제 1 데이터 처리부의 구성을 개략적으로 보여주는 도면,
도 4는 도 2의 데이터 선택부의 실시예의 구성을 개략적으로 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 반도체 메모리 장치(1)는 제 1 내지 제 8 메모리 뱅크(BK0~BK7)를 포함하지만, 메모리 뱅크의 개수를 한정하는 것은 아니다. 도 2 에서, 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3)는 일측, 예를 들어, 좌측에 배치되고, 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)는 타측, 예를 들어, 우측에 배치된다. 상기 제 1 및 제 2 메모리 뱅크(BK0, BK1)는 인접하여 상부에 배치되고, 상기 제 3 및 제 4 메모리 뱅크(BK2, BK3)는 인접하여 하부에 배치된다. 마찬가지로, 상기 제 5 및 제 6 메모리 뱅크(BK4, BK5)는 인접하여 상부에 배치되고, 상기 제 7 및 제 8 메모리 뱅크(BK6, BK7)는 인접하여 하부에 배치된다.
상기 반도체 메모리 장치(1)는 데이터 선택부(100), 제 1 데이터 처리부(200) 및 제 2 데이터 처리부(300)를 포함한다. 상기 데이터 선택부(100)는 상기 데이터 패드(DQ<0:15>), 제 1 전송라인(TIO_1) 및 제 2 전송라인(TIO_2)과 연결되어 상기 데이터 패드(DQ<0:15>), 제 1 데이터 처리부(200) 및 제 2 데이터 처리부(300)과 통신하도록 구성된다. 상기 데이터 선택부(100)는 상기 데이터 패드(DQ<0:15>)로부터 입력되는 데이터를 상기 제 1 및 제 2 전송라인(TIO_1, TIO_2) 중 하나로 출력한다. 또한, 상기 데이터 선택부(100)는 상기 제 1 및 제 2 전송라인(TIO_1, TIO_2)으로부터 입력되는 데이터를 상기 데이터 패드(DQ<0:15>)로 출력한다.
상기 데이터 선택부(100)는 어드레스 신호(ADD)를 이용하여 상기 제 1 및 제 2 전송라인(TIO_1, TIO_2)과 선택적으로 통신할 수 있다. 상기 어드레스 신호(ADD)는 상기 제 1 내지 제 8 메모리 뱅크(BK0~BK7)를 선택하기 위해서 상기 반도체 메모리 장치(1) 외부로부터 입력될 수 있는 신호이다. 상기 반도체 메모리 장치(1)는 8개의 메모리 뱅크를 포함하므로, 예를 들어 3개의 어드레스 신호를 이용하여 제 1 내지 제 8 메모리 뱅크(BK0~BK7)를 개별적으로 선택할 수 있다. 따라서, 상기 데이터 선택부(100)는 상기 어드레스 신호 중 어느 하나의 어드레스 신호를 이용할 수 있다.
상기 제 1 데이터 처리부(200)는 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3)와 연결되고, 상기 제 1 전송라인(TIO_1)과 연결되어 상기 데이터 선택부(100)와 통신한다. 상기 제 1 데이터 처리부(200)는 제 1 데이터 입출력 라인(GIO_1)을 통해 상기 제 1 및 제 3 메모리 뱅크(BK0, BK2)와 연결되고 제 2 데이터 입출력 라인(GIO_2)을 통해 상기 제 2 및 제 4 메모리 뱅크(BK1, BK3)와 연결된다.
상기 제 1 데이터 처리부(200)는 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3)로부터 출력되는 병렬 데이터를 수신하고, 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 1 전송라인(TIO_1)으로 출력한다. 또한, 상기 제 1 데이터 처리부(200)는 상기 제 1 전송라인(TIO_1)으로부터 직렬 데이터를 수신하고, 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3)로 출력한다. 상기 제 1 데이터 처리부(200)는 상기 어드레스 신호(ADD)에 응답하여 상기 제 1 및 제 2 데이터 입출력 라인(GIO_1, GIO2) 중 하나와 선택적으로 통신한다. 따라서, 상기 제 1 데이터 처리부(200)는 상기 어드레스 신호(ADD)에 따라 상기 제 1 및 제 3 메모리 뱅크(BK0, BK2)와 통신하거나 상기 제 2 및 제 4 메모리 뱅크(BK1, BK3)와 통신할 수 있다.
상기 제 1 데이터 처리부(200)와 유사하게, 상기 제 2 데이터 처리부(300)는 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)와 연결되고, 상기 제 2 전송라인(TIO_2)과 연결되어 상기 데이터 선택부(100)와 통신한다. 상기 제 2 데이터 처리부(300)는 제 3 데이터 입출력 라인(GIO_3)을 통해 상기 제 5 및 제 7 메모리 뱅크(BK4, BK7)와 연결되고 제 4 데이터 입출력 라인(GIO_4)을 통해 상기 제 6 및 제 8 메모리 뱅크(BK5, BK7)와 연결된다.
상기 제 2 데이터 처리부(300)는 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)로부터 출력되는 병렬 데이터를 수신하고, 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 2 전송라인(TIO_2)으로 출력한다. 또한, 상기 제 2 데이터 처리부(300)는 상기 제 2 전송라인(TIO_2)으로부터 직렬 데이터를 수신하고, 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)로 출력한다. 상기 제 2 데이터 처리부(300)는 상기 어드레스 신호(ADD)에 응답하여 상기 제 3 및 제 4 데이터 입출력 라인(GIO_3, GIO4) 중 하나와 선택적으로 통신한다. 따라서, 상기 제 2 데이터 처리부(300)는 상기 어드레스 신호(ADD)에 따라 상기 제 5 및 제 7 메모리 뱅크(BK4, BK6)와 통신하거나 상기 제 6 및 제 8 메모리 뱅크(BK5, BK7)와 통신할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 구성요소의 배치도 함께 보여준다. 상기 데이터 선택부(100)는 상기 제 1 내지 제 8 메모리 뱅크(BK0~BK7) 사이의 중앙부에 배치된다. 상기 제 1 데이터 처리부(200)는 상기 제 1 내지 제 4 메모리 뱅크 사이(BK0~BK3)의 중앙부에 배치되고, 상기 제 2 데이터 처리부(300)는 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)의 중앙부에 배치된다. 이를 수치적으로 설명하면, 상기 데이터 선택부(100)는 상기 제 1 내지 제 8 메모리 뱅크(BK0~BK7)가 배치되는 가로 길이를 따라 가장 좌측으로부터 약 1/2이 되는 부분에 배치되고, 상기 제 1 데이터 처리부(200)는 상기 가장 좌측으로부터 약 1/4이 되는 부분에 배치되며, 상기 제 2 데이터 처리부(300)는 상기 가장 좌측으로부터 약 3/4이 되는 부분에 배치된다. 따라서, 상기 제 1 데이터 처리부(200)와 데이터 선택부(100) 사이의 거리 및 상기 데이터 선택부(100)와 상기 제 2 데이터 처리부(300) 사이의 거리는 실질적으로 동일하다. 또한, 상기 데이터 선택부(100)와 상기 제 1 데이터 처리부(200)를 연결하는 제 1 전송라인(TIO_1), 상기 제 1 데이터 처리부(200) 및 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3)를 연결하는 제 1 및 제 2 데이터 입출력 라인(GIO_1, GIO2)의 가로 길이는 실질적으로 동일하다. 또한, 상기 데이터 선택부(100)와 상기 제 2 데이터 처리부(300)를 연결하는 제 2 전송라인(TIO_2), 상기 제 2 데이터 처리부(300) 및 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)를 연결하는 제 3 및 제 4 데이터 입출력 라인(GIO_3, GIO_4)의 가로 길이는 실질적으로 동일하게 된다.
위와 같은 배치 및 구성을 통해, 본 발명의 실시예에 따른 반도체 메모리 장치(1)는 상기 데이터 선택부(100)를 구비하여 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3)로/로부터 데이터가 입출력 되는 경우의 데이터 입출력 라인의 로딩 및 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)로/로부터 데이터가 입출력 되는 경우의 데이터 입출력 라인의 길이 및 로딩이 종래기술에 따른 입출력 라인의 길이 및 로딩의 약 1/2이 될 수 있다. 더 나아가, 상기 제 1 데이터 처리부(200)가 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3) 중 두 개의 메모리 뱅크와 선택적으로 연결되고, 상기 제 2 데이터 처리부(300)가 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7) 중 두 개의 뱅크와 선택적으로 연결되기 때문에, 데이터 입출력 라인의 길이 및 로딩은 종래기술의 입출력 라인의 길이 및 로딩의 약 1/4이 될 수 있다. 따라서, 상기 데이터 입출력 라인을 통해 데이터를 전송할 때, 데이터에 따라 구동되는 상기 데이터 입출력 라인의 로딩이 작아지므로, 상기 데이터 입출력 라인을 구동하는 드라이버의 사이즈를 감소시킬 수 있고 상기 드라이버에서 소모되는 전류를 감소시킬 수 있다.
예를 들어, 16개의 데이터를 한꺼번에 입출력할 수 있고, 연속적인 리드 또는 라이트 동작을 수행하여 버스트 랭스가 8인 반도체 메모리 장치의 경우, 상기 제 1 내지 제 4 데이터 입출력 라인(GIO_1~GIO_4)은 종래기술과 동일하게 128개의 라인이 된다. 그러나, 종래기술에서는 상기 128개의 데이터 입출력 라인이 상기 제 1 내지 제 8 메모리 뱅크(BK0~BK7) 사이의 영역 전체에 걸쳐 배치되므로(도 1 참조) 칩 면적을 확보하기 어려운 문제점이 있었다. 그러나, 본 발명의 실시예에 따른 반도체 메모리 장치(1)에서, 상기 제 1 및 제 2 데이터 입출력 라인(GIO_1, GIO_2)은 상기 제 1 내지 제 4 메모리 뱅크(BK0~BK3) 및 상기 제 1 데이터 처리부(200) 사이에 배치되고, 상기 제 3 및 제 4 데이터 입출력 라인(GIO_3, GIO_4)은 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7) 사이에 배치되면 충분하므로, 칩 면적을 보다 효율적으로 확보할 수 있다.
상기 제 1 및 제 2 전송라인(TIO_1, TIO_2)은 직렬 데이터가 전송되는 경로이므로, 데이터 패드(DQ<0:15>)의 수와 동일한 수의 라인을 갖는다. 따라서, 상기 제 1 및 제 2 전송라인(TIO_1, TIO_2)은 16개의 라인일 수 있다.
도 3은 제 1 메모리 뱅크, 제 1 데이터 처리부의 구성을 개략적으로 보여주는 도면이다. 상기 제 1 메모리 뱅크(BK0)는 워드라인(WL), 비트라인 쌍(BL, BLB), 메모리 셀(MC), 비트라인 센스앰프(BLSA), 리드 드라이버(RD)와 라이트 드라이버(WT)를 포함한다. 상기 제 1 데이터 처리부(200)는 데이터 정렬부(ALIGN), 입력 버퍼(DIN), 제 1 먹스(MUX1), 제 2 먹스(MUX2), 파이프 래치(PIPE_LATCH), 출력 버퍼(DOUT)를 포함한다. 도 2 및 도 3을 참조하여 데이터의 입출력 동작을 설명하면 다음과 같다. 상기 제 1 메모리 뱅크(BK0)로/로부터 데이터가 입출력 되는 경우를 예로 설명한다.
먼저 데이터의 입력을 설명하면, 상기 데이터 패드(DQ<0:15>)를 통해 입력된 직렬 데이터는 상기 데이터 선택부(100)로 입력되고, 상기 데이터 선택부(100)는 상기 어드레스 신호(ADD)에 응답하여 상기 데이터를 상기 제 1 전송라인(TIO_1)으로 출력한다. 상기 제 1 전송라인(TIO_1)을 통해 전송된 직렬 데이터는 상기 제 1 데이터 처리부(200)로 입력된다. 상기 직렬 데이터는 상기 데이터 정렬부(ALIGN)를 통해 병렬 데이터로 변환된다. 상기 병렬 데이터는 상기 입력 버퍼(DIN)를 통해 증폭되고 상기 제 1 먹스(MUX1)를 통해 상기 제 1 데이터 입출력 라인(GIO_1)으로 출력된다. 도 3에는 도시되지 않았지만, 상기 제 1 먹스(MUX1)는 상기 제 1 데이터 입출력 라인(GIO_1)뿐만 아니라 상기 제 2 데이터 입출력 라인(GIO_2)과도 연결되며, 상기 어드레스 신호(ADD)에 따라 데이터를 상기 제 2 데이터 입출력 라인(GIO_2)으로 출력할 수도 있다.
상기 제 1 먹스(MUX1)로부터 출력된 데이터는 상기 제 1 데이터 입출력 라인(GIO_1)을 통해 라이트 드라이버(WT)로 입력되고, 상기 라이트 드라이버(WT)는 상기 제 1 데이터 입출력 라인(GIO_1)을 통해 전송된 데이터를 증폭하며, 증폭된 데이터는 상기 비트라인 센스앰프(BLSA)를 통해 상기 비트라인 쌍(BL, BLB)에 로딩되고, 상기 메모리 셀(MC)에 저장될 수 있다.
반대로 데이터의 출력을 설명하면, 상기 메모리 셀(MC)에 저장된 데이터는 워드라인(WL)이 활성화되면서 비트라인 쌍(BL, BLB)으로 로딩되고, 비트라인 센스앰프(BLSA)를 통해 증폭되어 상기 리드 드라이버(RD)로 입력된다. 상기 리드 드라이버(RD)는 전송된 데이터 증폭하여 상기 제 1 데이터 입출력 라인(GIO_1)으로 출력한다. 상기 제 2 먹스(MUX2)는 상기 어드레스 신호(ADD)에 응답하여 상기 제 1 데이터 입출력 라인(GIO_1)으로부터 전송되는 병렬 데이터를 수신한다. 상기 파이프 래치(PIPE_LATCH)는 상기 제 2 먹스(MUX2)로부터 출력되는 병렬 데이터를 직렬데이터로 변환하고, 상기 출력 버퍼(DOUT)는 상기 파이프 래치(PIPE_LATCH)로부터 출력되는 직렬 데이터를 증폭하여 출력한다. 상기 직렬 데이터는 상기 제 1 전송라인(TIO_1)을 통해 상기 데이터 선택부(100)로 입력되고, 상기 데이터 선택부(100)는 상기 데이터를 상기 데이터 패드(DQ<0:15>)로 출력한다. 따라서, 상기 제 1 메모리 뱅크(BK0)에 저장된 데이터가 상기 데이터 패드(DQ<0:15>)를 통해 출력될 수 있다.
상기 제 2 데이터 처리부(300)는 상기 제 1 데이터 처리부(200)와 동일한 구성을 갖고 상기 제 1 데이터 처리부(200)와 마찬가지로 상기 제 5 내지 제 8 메모리 뱅크(BK4~BK7)로/로부터 데이터를 입출력할 수 있다.
도 4는 도 2의 데이터 선택부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 4에서, 상기 데이터 선택부(100)는 먹스부(MUX, 110) 및 디먹스부(DEMUX, 120)를 포함한다. 상기 먹스부(110)는 상기 데이터 패드(DQ<0:15>)로부터 데이터를 수신하고 상기 어드레스 신호(ADD)에 응답하여 상기 데이터를 상기 제 1 및 제 2 전송라인(TIO_1, TIO_2) 중 하나로 출력한다. 상기 디먹스부(120)는 상기 어드레스 신호(ADD)에 응답하여 상기 제 1 및 제 2 전송라인(TIO_1, TIO_2) 중 하나로부터 전송되는 데이터를 수신하여 상기 데이터 패드(DQ<0:15>)로 상기 데이터를 출력한다.
따라서, 상기 데이터 선택부(100)는 상기 어드레스 신호(ADD)에 따라 상기 제 1 및 제 2 전송라인(TIO_1, TIO_2) 중 하나와 통신하므로, 상기 제 1 및 제 2 데이터 처리부(200, 300)와 선택적으로 통신하도록 구성된다.
제 1 메모리 뱅크(BK0)로/로부터 데이터가 입출력 될 때, 상기 데이터 선택부(100)는 상기 제 1 전송라인(TIO_1)과 연결되어 데이터 입출력 라인의 길이 및 로딩을 종래기술 대비 약 1/2로 감소시킨다. 상기 제 1 데이터 처리부(200)는 상기 제 1 및 제 2 데이터 입출력 라인(GIO_1, GIO_2) 중 상기 제 1 데이터 입출력 라인(GIO_1)과 연결되고, 상기 제 1 데이터 입출력 라인(GIO_1)의 가로 길이는 상기 제 1 내지 제 8 메모리 뱅크(BK0~BK7)가 배치되는 가로 길이의 1/4이므로, 상기 데이터가 전송되는 상기 데이터 입출력 라인의 길이 및 로딩은 종래기술에 비해 약 1/4로 감소될 수 있다. 이는 제 2 내지 제 7 메모리 뱅크(BK1~BK7)의 데이터가 입출력되는 경우에도 마찬가지이다.
따라서, 상기 데이터 입출력 라인을 구동하기 위한 드라이버, 예를 들어, 상기 라이트 드라이버(WT), 상기 리드 드라이버(RD), 상기 입력 버퍼(DIN) 및 상기 출력 버퍼(DOUT)의 사이즈는 감소될 수 있으며, 상기 드라이버에서 소모되는 전류도 감소될 수 있다. 또한, 종래기술과 다르게, 상기 데이터 입출력 라인이 상기 메모리 뱅크 사이 영역 전체에 걸쳐 배치되지 않으므로, 칩 면적을 확보하기 용이하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
BK0~BK7: 제 1 내지 제 8 메모리 뱅크 100: 데이터 선택부
200: 제 1 데이터 처리부 300: 제 2 데이터 처리부

Claims (20)

  1. 어드레스 신호에 응답하여 제 1 전송라인 및 제 2 전송라인 중 하나를 데이터 패드와 연결하는 데이터 선택부;
    상기 제 1 전송라인 및 적어도 하나의 메모리 뱅크와 연결되어 데이터의 입출력 동작을 수행하는 제 1 데이터 처리부; 및
    상기 제 2 전송 라인 및 적어도 다른 하나의 메모리 뱅크와 연결되어 데이터의 입출력 동작을 수행하는 제 2 데이터 처리부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 선택부는, 상기 어드레스 신호에 응답하여 상기 데이터 패드로부터 입력되는 데이터를 제 1 및 제 2 전송라인 중 하나로 출력하는 먹스부; 및
    상기 어드레스 신호에 응답하여 상기 제 1 및 제 2 전송라인을 통해 입력되는 데이터를 상기 데이터 패드로 출력하는 디먹스부로 구성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 데이터 처리부는 상기 메모리 뱅크로부터 병렬 데이터를 수신하고 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 1 전송라인으로 출력하며, 상기 제 1 전송라인으로부터 직렬 데이터를 수신하고 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 메모리 뱅크로 출력하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 데이터 처리부는, 상기 메모리 뱅크로부터 병렬 데이터를 수신하고 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 2 전송라인으로 출력하며, 상기 제 2 전송라인으로부터 직렬 데이터를 수신하고 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 메모리 뱅크로 출력하는 반도체 메모리 장치.
  5. 제 1 내지 제 4 메모리 뱅크를 포함하고, 상기 제 1 및 제 2 메모리 뱅크는 일측에 배치되며 상기 제 3 및 제 4 메모리 뱅크는 타측에 배치되는 반도체 메모리 장치로서,
    상기 제 1 내지 제 4 메모리 뱅크 사이의 영역에 배치되고, 제 1 및 제 2 전송라인, 데이터 패드와 통신하도록 구성된 데이터 선택부;
    상기 제 1 전송라인과 연결되고, 상기 제 1 및 제 2 메모리 뱅크 사이에 배치되어 상기 제 1 및 제 2 메모리 뱅크 중 하나와 통신하도록 구성된 제 1 데이터 처리부; 및
    상기 제 2 전송라인과 연결되고, 상기 제 3 및 제 4 메모리 뱅크 사이에 배치되어 상기 제 3 및 제 4 메모리 뱅크 중 하나와 통신하도록 구성된 제 2 데이터 처리부를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 선택부는, 어드레스 신호에 응답하여 상기 데이터 패드로부터 입력되는 데이터를 상기 제 1 및 제 2 전송 라인 중 하나로 출력하는 먹스부; 및
    상기 어드레스 신호에 응답하여 상기 제 1 및 제 2 전송라인으로부터 입력되는 데이터를 상기 데이터 패드로 출력하는 디먹스부로 구성된 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 데이터 처리부는, 상기 제 1 및 제 2 메모리 뱅크로부터 병렬 데이터를 수신하고 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 1 전송라인으로 출력하며, 상기 제 1 전송라인으로부터 직렬 데이터를 수신하고 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 또는 제 2 메모리 뱅크로 출력하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 제 2 데이터 처리부는, 상기 제 3 또는 제 4 메모리 뱅크로부터 병렬 데이터를 수신하고 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 2 전송라인으로 출력하며, 상기 제 2 전송라인으로부터 직렬 데이터를 수신하고 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제 3 또는 제 4 메모리 뱅크로 출력하는 반도체 메모리 장치.
  9. 제 1 내지 제 8 메모리 뱅크를 포함하고, 상기 제 1 내지 제 4 메모리 뱅크는 일측에 배치되고, 상기 제 5 내지 제 8 메모리 뱅크는 타측에 배치되며, 상기 제 1 및 제 2 메모리 뱅크와 상기 제 5 내지 제 6 메모리 뱅크는 각각 인접하여 상부에 배치되고 상기 제 3 및 제 4 메모리 뱅크와 상기 제 7 및 제 8 메모리 뱅크는 각각 인접하여 하부에 배치되는 반도체 메모리 장치로서,
    상기 제 1 내지 제 8 메모리 뱅크 사이의 중앙부에 배치되어 데이터 패드, 제 1 및 제 2 전송라인과 통신하는 데이터 선택부;
    상기 제 1 내지 제 4 메모리 뱅크 사이의 중앙부에 배치되어 상기 제 1 전송라인, 상기 제 1 내지 제 4 메모리 뱅크와 통신하는 제 1 데이터 처리부; 및
    상기 제 5 내지 제 8 메모리 뱅크 사이의 중앙부에 배치되어 상기 제 2 전송라인, 상기 제 5 내지 제 8 메모리 뱅크와 통신하는 제 2 데이터 처리부를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 선택부는, 어드레스 신호에 응답하여 상기 데이터 패드로부터 입력되는 데이터를 상기 제 1 및 제 2 전송라인 중 하나로 출력하는 먹스부; 및
    상기 어드레스 신호에 응답하여 상기 제 1 및 제 2 전송라인으로부터 입력되는 데이터를 상기 데이터 패드로 출력하는 디먹스부를 포함하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 1 데이터 처리부는, 상기 제 1 내지 제 4 메모리 뱅크로부터 병렬 데이터를 수신하고 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 1 전송라인으로 출력하며, 상기 제 1 전송라인으로부터 직렬 데이터를 수신하고 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 내지 제 4 메모리 뱅크로 출력하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 1 데이터 처리부는, 어드레스 신호에 응답하여 상기 제 1 및 제 3 메모리 뱅크 또는 상기 제 2 및 제 4 메모리 뱅크와 선택적으로 통신하는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 제 2 데이터 처리부는, 상기 제 5 내지 제 8 메모리 뱅크로부터 병렬 데이터를 수신하고 상기 병렬 데이터를 직렬 데이터로 변환하여 상기 제 2 전송라인으로 출력하며, 상기 제 2 전송라인으로부터 직렬 데이터를 수신하고 상기 직렬 데이터를 병렬 데이터로 변환하여 상기 제 5 내지 제 8 메모리 뱅크로 출력하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 제 2 데이터 처리부는, 어드레스 신호에 응답하여 상기 제 5 및 제 7 메모리 뱅크 또는 제 6 및 제 8 메모리 뱅크와 선택적으로 통신하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 제 1 데이터 처리부와 상기 제 1 및 제 3 메모리 뱅크를 연결하는 제 1 데이터 입출력 라인을 더 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 데이터 처리부와 상기 제 2 및 제 4 메모리 뱅크를 연결하는 제 2 데이터 입출력 라인을 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 데이터 입출력 라인, 상기 제 2 데이터 입출력 라인 및 상기 제 1 전송라인의 가로 길이는 실질적으로 일치하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 9 항에 있어서,
    상기 제 2 데이터 처리부와 상기 제 5 및 제 7 메모리 뱅크를 연결하는 제 3 데이터 입출력 라인을 더 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 데이터 처리부와 상기 제 6 및 제 8 메모리 뱅크를 연결하는 제 4 데이터 입출력 라인을 더 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 3 데이터 입출력 라인, 상기 제 4 데이터 입출력 라인 및 상기 제 2 전송라인의 가로 길이는 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100759780B1 (ko) * 2006-09-05 2007-09-20 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 입출력 방법
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
KR101062776B1 (ko) * 2010-01-29 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401186B2 (en) 2014-12-22 2016-07-26 SK Hynix Inc. Semiconductor memory apparatus and data transmission

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