CN1627436A - 操作半导体存储装置的方法及半导体存储装置 - Google Patents

操作半导体存储装置的方法及半导体存储装置 Download PDF

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Abstract

本发明与一种用于操作一半导体存储装置的方法有关，其包括下列步骤：－提供一第一定时器信号(CK)；－提供一第二定时器信号(DK)，其实质上独立于该第一定时器信号(CK)；－提供一数据确认信号(DVLD)，其可以设定至少一第一数值以及一第二数值，其中－当源自及/或到达该半导体存储装置的数据传回并未发生时，该数据确认信号(DVLD)会设定该第一数值；以及－当源自及/或到达该半导体存储装置的数据传输发生时，该数据确认信号(DVLD)会设定该第二数值；－与该第一定时器信号(CK)同步地将一写入指令(W)传输至该半导体存储装置；－设定该数据确认信号(DVLD)，以使得其设定该第二数值；以及－在该数据确认信号(DVLD)已经被设定时，与该第二定时器信号(DK)同步地读取数据(D0－D3)。本发明也涉及一种半导体存储装置。

Description

操作半导体存储装置的方法及半导体存储装置
技术领域
本发明系相关于一种用于操作一半导体存储装置的方法，以及相关于一种半导体存储装置。
背景技术
当数据系被写入一半导体存储装置时，一显示信号变量曲线的信号图式系以习知技术为基础而显示于第2图之中，在此上下文中，一写入指令(CMD“W”)系会与一外接定时器、或时脉信号CK同步(in sync)地加以起始，而在一特别的时间周期tDQSS之后，一DQS信号则是会改变至一“低”状态，在此上下文中，该DQS信号系为被用以写入数据至该半导体存储装置中的该信号，再者，在一预先决定的时间周期之后，即会产生需要用于写入数据之该DQS信号之边缘(edges)的数量，而由于在所呈现的例子中，丛发长度系为四位，并且，于一丛发中的该数据系需要加以传输，因此，该数据传输系需要四个上升以及四个下降边缘。
“写入延迟”WL系为该写入指令以及第一个数据位被读取的时间之间的时间周期、或时脉循环的数量，而其系假设该数据乃会集中围绕于该时脉信号CK(第2图)。
在此上下文中，一重要的时序参数系为该时间tDQSS，其系会定义该DQS信号有关于该定时器信号CK之自由程度，而此时间周期系为被用于起始该写入指令之该定时器信号CK的边缘以及该DQS信号的该第一活化边缘之间的时间周期，在此上下文中，系会发生有关该DQS信号的该第一边缘乃会由于在传输路径上的反射而可以仅藉由一特定程度的不正确性而加以产生的问题(藉由第2图中的A加以显示)，tDQSS系通常会加以规定，以满足下列的方程式：
tDQSS＝WL±0.25TCK，其中，TCK系为该时脉信号的该周期持续期间。此外，当tDQSS变得越来越小时，则该半导体存储装置进行操作时的该时脉速率即会越高，特别地是，tDQSS系取决于在该半导体存储装置上之该等信号的传播时间，以及取决于外部的条件，例如，所使用的程序、所施加的电压、以及主要的周围温度，因此，tDQSS系为在高频率操作该半导体存储装置的一限制因子，所以，当在越高的操作频率时，则tDQSS对而言，其系会变得越来越困难来满足该上述的方程式。
因此，本发明的一目的系在于提供一种用于操作一半导体存储装置的方法，以及一种半导体存储装置，而其系会提供安全操作该半导体存储装置的一简单方式，特别是在高时脉速率时。
此目的系依照本发明、并藉由一种具有在权利要求1中所载明之特征的方法，以及藉由一种具有在权利要求10中所载明之特征的半导体存储装置而加以达成，至于较佳实施例则是藉由附属权利要求而加以涵盖。
发明内容
本发明系提供一种用于操作一半导体存储装置的方法，其系包括下列步骤：
-提供一第一定时器信号；
-提供一第二定时器信号，其系实质上独立于该第一定时器信号之外；
-提供一数据确认信号，其系可以设定为至少一第一数值以及一第二数值，其中
-当源自及/或到达该半导体存储装置的数据传输并未举行时，该数据确认信号系会设定为该第一数值；以及
-当源自及/或到达该半导体存储装置的数据传输系加以举行时，该数据确认信号系会设定为该第二数值；
-与该第一定时器信号同步地将一写入指令传输至该半导体存储装置；
-设定该数据确认信号，以使得其设定为该第二数值；以及
-在该数据确认信号已经被设定的同时，与该第二定时器信号同步地读取数据。
当没有写入操作被执行，该数据确认信号系较佳地设定为该第一数值，而设定该数据确认信号系表示，该数据确认信号之该数值系会自该第一数值改变至该第二数值。
在本发明之上下文范围内，“同步(in sync)”系表示一事件系发生于一时脉信号之一上升、或下降边缘之上的意思。
利用上述的方法，实质上独立于该第一定时器信号之外的一第二定时器数值系被用以闩锁意欲于被写入该半导体存储装置之中的输入数据、或是用以同步于该第二定时器信号地将它们一个一个位地写入该半导体存储装置之中，特别地是，该tDQSS时序系可以藉由一大约2的因子而加以放宽。
藉由提供一较佳地连续第二定时器信号，其系有可能增加该定时器信号之该边缘分布的正确性、或是时脉边缘分布的正确性。
较佳地是，该方法系亦包括下列步骤：
-缓冲储存一预先决定数量之已经被读取的数据项目(D0-D3)；以及
-将该已缓冲储存之数据(D0-D3)平行地传输至该半导体存储装置范围内的存储胞元。
已经被读取之已缓冲储存的数据项目的该预先决定数量系较佳地对应于规定用于该分别之半导体存储装置的丛发长度。
较佳地是，该并行传输系与该第一定时器信号同步实行。
实行与该第一定时器信号同步的该并行传输系会影响自该第二定时器信号之该时域至该第一定时器信号之该时域的一过渡、或一改变。
另外较佳地是，该第一定时器信号系为一指令及/或地址定时器信号、或是指令/地址时脉。
在一较佳实施例中，该第二定时器信号系为一数据定时器信号、或是一数据闩锁时脉。
该第二定时器信号的路径外观系较佳地与该相对应之数据线路相同，因此，该第二定时器信号以及该等已传输数据位的传播时间系实质上是相同的。
较佳地是，该数据确认信号系与该第二定时器信号同步地进行设定以及重新设定。
特别地是，重新设定该数据确认信号系表示，该数据确认信号会自该第一数值改变至该第二数值。
该数据系较佳地于该第二定时器信号之上升与下降边缘上进行读取。
较佳地是，当该数据确认信号尚未被设定时，该第二定时器信号系为一实质上固定的信号。
在一较佳实施例中，该方法系亦包括下列步骤：
-设定该数据确认信号，以使得其设定为该第二数值；以及
-在该数据确认信号已经设定的同时，与该第二定时器信号同步地输出数据。
因此，依照本发明之该较佳实施例，除了写入数据至该半导体存储装置之中外，该数据确认信号系亦可以被用于自该半导体存储装置读取数据。
本发明系亦提供一种半导体存储装置，特别地是，用于根据本发明之方法、或是其较佳实施例之中，系包括多数个接触，其中，该等接触则是包括：
-一第一定时器信号接触，其系加以设计以接收一第一定时器信号；
-一第二定时器信号接触，其系加以设计以接收一第二定时器信号，且该第二定时器信号系实质上独立于该第一定时器信号之外；
-一数据确认信号接触，其系加以设计以接收可以设定为至少一第一数值以及一第二数值的一数据确认信号，其中，
-当源自及/或到达该半导体存储装置的数据传输并未举行时，该数据确认信号系设定为该第一数值；以及
-当源自及/或到达该半导体存储装置的数据传输系加以举行时，该数据确认信号系设定为该第二数值；
-至少一指令接触，其系至少加以设计以同步于该第一定时器信号地接收一写入指令至该半导体存储装置；以及
-至少一数据接触，其系加以设计以在该数据确认信号已经被设定为该第二数值时，同步于该第二定时器信号地接收、或读取数据。
附图说明
本发明的更进一步特征、目的、以及优点系会根据以图式做为参考之一较佳实施例的详细叙述而变得明显，其中：
第1图：其系显示当以本发明之一较佳实施例作为基础的方法系加以实行时，显示复数个信号之变量曲线的信号图式；以及
第2图：其系显示当以习知技术作为基础的方法加以实行时，显示信号之变量曲线的一信号图式。
具体实施方式
在本发明的一较佳实施例中，一半导体存储装置(未显示)系加以提供，其系包括多数个接触、或连接、或接脚，而该等接触则是包括一第一定时器信号接触、或接脚，其系加以设计以接收一第一定时器信号、或一系统时脉CK，以及包括一第二定时器信号接触、或数据闩锁(latching)时脉接触，其系加以设计以接收一第二定时器信号DK，并且，其系独立于该第一定时器信号之外，此外，该等接触系包括一数据确认信号接触，而其则是加以设计以接收可以设定为至少一第一数值，较佳地为“高”、或“0”，以及一第二数值，较佳地为“低”、或“1”，的一数据确认信号DVLD，其中，当源自及/或到达该半导体存储装置的数据传输并未举行时，该数据确认信号DVLD即会于被设定为该第一数值，以及当该数据传输系加以举行时，则该数据确认信号DVLD会被设定为该第二数值，再者，至少一指令接触系亦加以提供，其系至少加以设计以与该第一定时器信号CK同步地接收一写入指令“W”至该半导体记装置，以及至少一数据接触系加以提供，其系加以设计以与该第二定时器DK同步地接收、或是读取数据、或数据位D0至D3，而同时，该数据确认信号DVLD系具有该第二数值。
本发明之方法的一较佳实施例系于之后以第1图做为参考而详细地加以叙述，之后所叙述的该方法系意欲于被用以，特别是，写入数据至一半导体存储装置之中。
在第1图中，该信号CK系代表一第一定时器信号、或该系统时脉、或该指令以及地址定时器信号的变量曲线，该信号CMD系显示被传输至、或可以被传输至该半导体记装置的一指令信号，例如，一写入指令“写入”、或一读取指令“读取”，该信号变量曲线DVLD系为被用以写入及/或读取、或读出数据之一数据确认信号的信号变量曲线，该信号变量曲线DK系代表一第二定时器信号、或是一数据时脉、或是一数据定时器信号、或是一数据闩锁时脉的信号变量曲线，该DK信号系实质上与该CK信号无关，并且，系藉由该数值tCKDK且有关于该CK信号而加以位移，该信号变量曲线DQ系显示该等已经读取的数据位D0-D3，而其系意欲于被写入该半导体存储装置之中。
在接下来的叙述之中，显示于第1图中的时间系分别地藉由Z以及一接续的数字而加以辨识。
一写入指令“W”系会与该CK时脉信号的一上升边缘(risingedge)(时间Z1)同步地被传输至该半导体存储装置，而在一预先设定的时间周期之后，该DVLD信号系会与该DK时脉信号(时间Z2)同步地加以产生、或设定为自一第一数值或“低”至一第二数值或“低”，然后，当该DVLD信号系已经被设定为该第二数值时，在该半导体存储装置中的该等接收器即已经准备好接收数据，所以，数据系可以在该DVLD信号具有该第二数值时加以接收，较佳地是，该DVLD信号系在该第一数据位D0进行传输之前，被加以设定为该DK时脉信号之一周期持续期间TDK/2的一半。
接续地，一丛发长度的该等数据位D0至D3系会与该DK时脉信号同步地加以读取(时间Z3至Z6)，在所呈现的例子中，一丛发的该长度系为四个位，然而，二者择一地，在一丛发中之位的长度、或数量系可以被提供为具有不同的数值，而在一更进一步地较佳实施例中，一丛发的该长度系为八个位，该数据位D0至D3会系分别地在该DK信号之上升以及下降边缘上进行闩锁、或读取，而已经读取的数据则是会缓冲地加以储存，并且，当在一丛发中之所有该等位D0至D3皆已经被读取时，这些数据位D0至D3系会被平行地加以传输。
该等数据位D0至D3的该并行传输系会与该CK时脉信号同步地加以实行，因此，系会有该CK时域(time domain)的一过渡、或一改变，而较佳地是，具有两个可用于该数据之该并行传输的时脉周期。
当该等数据位D0至D3已经被读取时，该DVLD信号系会再次地重新设定、或是自该第二数值改变至该第一数值、或“低”，而在所显示的实施例中，此系较佳地与该最后一个数据位D3在上面被读取之该DK信号的边缘(时间Z6)同步完成，然而，其系相同可理解的是，提供该DVLD信号一不同的时序。
提供实质上独立于该CK信号之外的该DK信号，相较于习知技术，系会改善用于该数据传输之该时脉信号之该等边缘的该定位，特别地是，在该用于数据传输之DK信号以及该CK信号之一相对应边缘之间的时间差异系会实质上取决于在该两个信号之间的该时间位移。
该等数据位D0至D3系会于该DK时域、或是与该DK信号同步地进行读取、或闩锁，接续地，该数据系会被平行地传输至该CK时域，因此，该等时域系被去耦，而被用于读取数据位的该定时器信号系实质上会无关于在该传输路径上的反射，所以，在该用以读取该数据之该定时器信号DK以及该数据之间的时间关系系可以更精准地加以决定，相较于习知技术，其系因此有可能提供用于读取该等数据位的较紧凑、或较短的时序，再者，由于在该等信号中之不正确性而需要加以提供之边界、或所需的宽度(latitude)、或额外的时间周期系可以被降低。
除了上述的实施例之外，同样的，其系亦可以提供该DVLD信号，以在数据自该半导体装置(未显示于第1图中)被读取时使用，该数据系会依照该正在被写入之数据而被读出，在此例子中，该DVLD信号系会双向地被使用，以允许写入以及读取自该半导体存储装置两者。
参考符号列表
CK first timer signal         第一定时器信号
CMD command signal            指令信号
DVLD data validation signal   数据确认信号
DK second timer signal        第二定时器信号
DQ data signal                数据信号

Claims (10)

1.一种用于操作一半导体存储装置的方法，其包括下列步骤：
-提供一第一定时器信号(CK)；
-提供一第二定时器信号(DK)，其实质上独立于该第一定时器信号(CK)；
-提供一数据确认信号(DVLD)，其可以设定至少一第一数值以及一第二数值，其中
-当源自及/或到达该半导体存储装置的数据传输并未发生时，该数据确认信号(DVLD)会设定该第一数值；以及
-当源自及/或到达该半导体存储装置的数据传输发生时，该数据确认信号(DVLD)会设定该第二数值；
-与该第一定时器信号(CK)同步地将一写入指令(W)传输至该半导体存储装置；
-设定该数据确认信号(DVLD)，以使得其设定该第二数值；以及
-在该数据确认信号(DVLD)已经被设定时，与该第二定时器信号(DK)同步地读取数据(D0-D3)。
2.根据权利要求1所述的方法，其亦包括下列步骤：
-缓冲储存已经被读取的数据项目(D0-D3)的一预先决定数量；以及
-将该已缓冲储存的数据(D0-D3)平行地传输至在该半导体存储装置范围内的存储胞元。
3.根据权利要求2所述的方法，其中，该并行传输与该第一定时器信号(CK)同步实行。
4.根据前述权利要求的其一所述的方法，其中，该第一定时器信号(CK)为一指令及/或地址定时器信号。
5.根据前述权利要求的其一所述的方法，其中，该第二定时器信号(DK)为一数据定时器信号。
6.根据前述权利要求的其一所述的方法，其中，该数据确认信号(DVLD)与该第二定时器信号(DK)同步地进行设定以及重新设定。
7.根据前述权利要求的其一所述的方法，其中，该数据乃在该第二定时器信号(DK)的上升与下降边缘上进行读取。
8.根据前述权利要求的其一所述的方法，其中，当该数据确认信号(DVLD)尚未被设定时，该第二定时器信号(DK)为一实质上固定的信号。
9.根据前述权利要求的其一所述的方法，其亦包括下列步骤：
-设定该数据确认信号(DVLD)，以使得其设定该第二数值；以及
-在该数据确认信号(DVLD)已经设定时，与该第二定时器信号同步地输出数据。
10.一种半导体存储装置，特别是应用于前述根据权利要求的其一所述的方法中者，其包括多数个接触，其中，该等接触包括：
-一第一定时器信号接触，其被设计以使接收一第一定时器信号(CK)；
-一第二定时器信号接触，其被设计以使接收一第二定时器信号(DK)，且该第二定时器信号(DK)实质上独立于该第一定时器信号(CK)；
-一数据确认信号接触，其被设计以使接收可以设定至少一第一数值以及一第二数值的一数据确认信号(DVLD)，其中，
-当源自及/或到达该半导体存储装置的数据传输并未发生时，该数据确认信号(DVLD)设定该第一数值；以及
-当源自及/或到达该半导体存储装置的数据传输发生时，该数据确认信号(DVLD)设定该第二数值；
-至少一指令接触，其至少被设计为同步于该第一定时器信号(CK)地接收至该半导体存储装置的一写入指令(W)；以及
-至少一数据接触，其被设计以使在该数据确认信号(DVLD)已经具有该第二数值时同步于该第二定时器信号(DK)地接收或读取数据(D0-D3)。
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