TWI516946B - 用來進行去偏斜控制之方法與裝置 - Google Patents

Description

用來進行去偏斜控制之方法與裝置

本發明係有關於解決具備多個線道(Lane)的電子裝置之資料偏斜(Data Skew)，尤指一種用來進行去偏斜控制(De-skew Control)之方法及裝置。

資料偏斜(Data Skew)是具備多個線道(Lane)的傳統電子裝置於進行資料傳輸時可能出現的問題之一。例如：該傳統電子裝置可具備快速週邊組件互連(Peripheral Component Interconnect Express,PCI Express；可簡稱為「PCIe」)埠，以供和外部裝置溝通。又例如：該傳統電子裝置可具備快速週邊組件互連匯流排，以供該傳統電子裝置中之複數個內部模組之間的溝通。依據相關技術，該傳統電子裝置的架構往往需要各種額外的控制機制，以期解決資料偏斜的問題。然而，新的問題諸如一些副作用就衍生出來了。例如：一種傳統的方法建議採用不同時脈相位來嘗試取樣，以取得分別對應於上述不同時脈相位之複數個取樣結果，並在該複數個取樣結果當中嘗試找到正確的取樣結果，這會造成整個硬體架構(尤其是緩衝器的大小、時脈源的大小)過大，且相關成本亦對應地增加。另一種傳統的方法建議在該傳統電子裝置的實體層當中採用不同的時脈域(Clock Domain)來寫入、且採用相同的時脈域來讀取，這會造成整個硬體架構過於複雜，尤其是需要利用許多額外的控制訊號來控管資料流。另一種傳統的方法建議將某一個預定符元直接移到第一個位元，這會造成該傳統電子裝置無法相容於新架構，且會造成相當長的等待時間(Latency)。因此，需要一種新穎的方法來提昇資料傳 輸的效能。

本發明之一目的在於提供一種用來進行去偏斜控制(De-skew Control)之方法及裝置，以解決上述問題。

本發明之一目的在於提供一種用來進行去偏斜控制之方法及裝置，以提昇資料傳輸的效能。

本發明之一目的在於提供一種用來進行去偏斜控制之方法及裝置，以在不造成額外的副作用之狀況下提昇電子裝置之效能。

本發明之較佳實施例中提供一種用來進行去偏斜控制之方法，該方法係應用於一電子裝置，該方法包含有下列步驟：分別於該電子裝置之複數個線道(Lane)進行符元(Symbol)偵測，以決定一特定符元分別在該複數個線道中之位置；依據該特定符元分別在該複數個線道中之位置，選擇性地重新排列該複數個線道中之解碼資料，以產生分別對應於該複數個線道之複數組去偏斜資料；以及藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間，以控制該複數組去偏斜資料各自的開頭同時輸出。

本發明之較佳實施例中提供一種用來進行去偏斜控制之裝置，該裝置包含一電子裝置之至少一部分，該裝置包含有：複數個符元偵測器；複數個去偏斜電路，耦接至該複數個符元偵測器；以及一控制電路，耦接至該複數個去偏斜電路。該複數個符元偵測器係用來分別於該電子裝置之複數個線道進行符元偵測，以決定一特定符元分別在該複數個線道中之位置。另外，該複數個去偏斜電路係用來依據該特定符元分別在該複數個線道中之位置，選擇性地重新排列該複數個線道中之解碼資料，以產生分別對應於該複數個線道之複數組去偏斜資料。此外，該控制電路係用來藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間，以控制該複數組去偏斜資料各自的開頭同時輸出。

本發明的好處之一是，本發明之方法與裝置能提昇資料傳輸的效能。另外，相較於相關技術，本發明之方法與裝置能在不造成額外的副作用之狀況下提昇電子裝置之效能。尤其是，依據本發明之方法與裝置所實現的電子裝置不會有整個硬體架構過大的問題、也不會有整個硬體架構過於複雜(例如需要利用許多額外的控制訊號來控管資料流)的問題、更不會有等待時間過長的問題。

100‧‧‧用來進行去偏斜控制之裝置

110‧‧‧電子裝置之實體層

120‧‧‧電子裝置之媒體存取控制層

122-0,122-1,...,122-n‧‧‧符元偵測器

124‧‧‧解碼器

126-0,126-1,...,126-n‧‧‧去偏斜電路

128‧‧‧控制電路

200‧‧‧用來進行去偏斜控制之方法

210‧‧‧符元偵測步驟

220‧‧‧選擇性地重新排列解碼資料之步驟

230‧‧‧選擇性地延遲輸出時間之步驟

310‧‧‧第一部分電路

320‧‧‧第二部分電路

322‧‧‧桶移位器

324‧‧‧合併單元

330‧‧‧第三部分電路

331,333,DFF‧‧‧D型正反器

332,334,MUX‧‧‧多工器

com_det_0,com_det_1,...,com_det_n‧‧‧特定符元偵測訊號

com_det_lane_0,com_det_lane_1,...,com_det_lane_n‧‧‧調準旗標訊號

com_post_0,com_post_1,..., com_post_n,com_post_lat_0,com_post_lat_1,...,com_post_lat_n‧‧‧符元偵測器的輸出訊號

Data_in_0,Data_in_1,Data_in_2,Data_in_3,Data_in_4,Data_in_5,Data_in_6,Data_in_7‧‧‧桶移位器之資料輸入端子

Data_out_0,Data_out_1,Data_out_2,Data_out_3,Data_out_4,Data_out_5,Data_out_6,Data_out_7‧‧‧桶移位器之資料輸出端子

error_flag‧‧‧錯誤旗標訊號

large_skew_det_lane_0,large_skew_det_lane_1,...,large_skew_det_lane_n‧‧‧大偏斜旗標訊號

PCLK‧‧‧時脈訊號

pwr_rst_n‧‧‧重設訊號

RxData_0,RxData_1,...,RxData_n‧‧‧符元偵測器的輸入訊號

RxData_0_r,RxData_1_r,...,RxData_n_r‧‧‧D型正反器之輸出訊號

RxData_align_0,RxData_align_1,...,RxData_align_n‧‧‧控制電路的輸出訊號

RxData_align_tmp_n‧‧‧多工器之輸出訊號

RxData_sft_0,RxData_sft_1,...,RxData_sft_n‧‧‧去偏斜電路的輸出訊號

RxData_sft_0_r,RxData_sft_1_r,...,RxData_sft_n_r,RxData_align_tmp_n_r‧‧‧D型正反器之輸出訊號

Sel[2：0]‧‧‧選擇訊號

Sel[0],Sel[1],Sel[2]‧‧‧選擇訊號之位元

第1圖為依據本發明一第一實施例之一種用來進行去偏斜控制(De-skew Control)之裝置的示意圖。

第2圖為依據本發明一實施例之一種用來進行去偏斜控制之方法的流程圖。

第3圖繪示第2圖所示方法於一實施例中所涉及之控制方案，其中該控制方案係以第1圖所示裝置當中關於某一線道(Lane)之實施細節為例。

第4圖繪示第3圖所示之桶移位器(Barrel Shifter)之實施細節。

第5圖繪示第3圖所示控制方案於一實施例中所涉及之一部分訊號。

第6圖繪示第5圖所示實施例中之另一部分訊號，其中第5圖所示之時脈訊號亦繪示於第6圖以供作為時序參考。

第7圖繪示第5圖所示實施例中之另一部分訊號，其中第5圖所示之時脈訊號亦繪示於第7圖以供作為時序參考。

第8圖繪示第3圖所示控制方案於另一實施例中所涉及之一部分訊號。

第9圖繪示第8圖所示實施例中之另一部分訊號，其中第8圖所示之時脈訊號亦繪示於第9圖以供作為時序參考。

第10圖繪示第8圖所示實施例中之另一部分訊號，其中第8圖所示之時脈訊號亦繪示於第10圖以供作為時序參考。

第11圖繪示第8圖所示實施例中之另一部分訊號，其中第8圖所示之時脈訊號亦繪示於第11圖以供作為時序參考。

第1圖為依據本發明一第一實施例之一種用來進行去偏斜控制(De-skew Control)之裝置100的示意圖。裝置100包含一電子裝置之至少一部分(例如：一部分或全部)。例如：裝置100可包含該電子裝置之一控制電路，諸如以一積體電路(Integrated Circuit,IC)來實現之控制電路。又例如：裝置100可包含該電子裝置之全部，諸如該電子裝置本身。又例如：裝置100可為包含該電子裝置之一系統，諸如一計算機系統。該電子裝置的例子可包含(但不限於)：個人電腦(Personal Computer)、外接式儲存設備(例如：外接式硬式磁碟機)、或個人電腦之內部模組。依據本實施例，該電子裝置具備複數個線道(Lane)諸如線道0、線道1、...、與線道n，以供進行資料傳輸(例如：內部資料傳輸；又例如：對外資料傳輸)，其中裝置100可去除該複數個線道上之接收資料的資料偏斜(Data Skew)，以確保上述之接收資料之正確性。為了便於理解，本實施例中之該電子裝置可符合快速週邊組件互連(Peripheral Component Interconnect Express,PCI Express；可簡稱為「PCIe」)標準。這只是為了說明的目的而已，並非對本發明之限制。

關於快速週邊組件互連技術，可參考週邊組件互連組織(PCI Special Interest Group)於2010年11月第3.0版之「快速週邊組件互連基礎標準」(PCI Express base specification Revision 3.0,November 2010)，亦可參考英特爾(Intel)公司於2011年9月第4.0版之技術文件「針對快速週邊組件互連、序列先進技術附接(Serial Advanced Technology Attachment,Serial ATA；可簡稱為「SATA」)、與通用序列匯流排(Universal Serial Bus,USB)3.0架構之實體介面」(PHY Interface for the PCI Express,SATA and USB 3.0 Architectures Revision 4.0,September 2011)。為了簡明起見，這些技術之細節不在此贅述。

如第1圖所示，裝置100包含：複數個符元(Symbol)偵測器122-0、 122-1、...、與122-n，分別對應於線道0、線道1、...、與線道n，其中該複數個符元偵測器122-0、122-1、...、與122-n係分別耦接至該電子裝置之一實體層(Physical Layer)110；一解碼器124，其中解碼器124係耦接至該複數個符元偵測器122-0、122-1、...、與122-n；複數個去偏斜電路126-0、126-1、...、與126-n，分別對應於線道0、線道1、...、與線道n，其中該複數個去偏斜電路126-0、126-1、...、與126-n係分別耦接至該複數個符元偵測器122-0、122-1、...、與122-n，且均耦接至解碼器124；以及一控制電路128，其中控制電路128係耦接至該複數個去偏斜電路126-0、126-1、...、與126-n，而控制電路128的複數個輸出訊號諸如第1圖最上方的各個輸出訊號均送往該電子裝置之一資料連結層(Data Link Layer,DLL；未顯示於第1圖)。依據本實施例，裝置100中之一調準電路(Align Circuit)可包含該複數個符元偵測器122-0、122-1、...、與122-n，上述之解碼器124，該複數個去偏斜電路126-0、126-1、...、與126-n，以及上述之控制電路128，其中該調準電路中之這些元件均設置於該電子裝置之一媒體存取控制層(Medium Access Control Layer,MAC Layer)120當中。亦即，媒體存取控制層120可包含：該複數個符元偵測器122-0、122-1、...、與122-n；解碼器124；該複數個去偏斜電路126-0、126-1、...、與126-n；以及控制電路128。另外，該電子裝置通常包含複數個時脈域(Clock Domain)，而上述之調準電路所屬之時脈域僅僅為該複數個時脈域中之一特定時脈域。尤其是，該複數個符元偵測器122-0、122-1、...、與122-n自實體層110接收一時脈訊號PCLK以及分別對應於該複數個線道之複數個資料訊號，諸如該複數個符元偵測器122-0、122-1、...、與122-n各自的輸入訊號RxData_0、RxData_1、...、與RxData_n，以供進行該符元偵測，其中時脈訊號PCLK屬於該複數個時脈域中之該特定時脈域。此外，本實施例之裝置100可包含實體層110。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之一變化例，實體層110亦可位於裝置100之外。依據本實施例之另一變化例，除了上述之該調準電路之外，媒體存取控 制層120亦可包含其它元件。

請注意，本實施例中係以(n+1)個線道諸如線道0、線道1、...、與線道n作為該複數個線道之例子，其中符號「n」可代表一正整數。這只是為了說明的目的而已，並非對本發明之限制。例如：在n=1的狀況下，上述之(n+1)個線道包含兩個線道，即線道0與線道1，其中線道n係等同於線道1。於是，在此狀況下，第1圖中以索引n來標示之任一元件係等同於索引1來標示之相對應元件；亦即，符元偵測器122-n係等同於符元偵測器122-1，並且去偏斜電路126-n係等同於去偏斜電路126-1。相仿地，在此狀況下，第1圖中以索引n來標示之任一訊號係等同於索引1來標示之相對應訊號。

基於第1圖所示之架構，裝置100(尤其是其內之該調準電路)可進行去偏斜控制，以確保輸出至該資料連結層之資料的正確性，使得該電子裝置具備極佳的資料傳輸效能。關於其運作之實施細節，請參考第2圖進一步說明。

第2圖為依據本發明一實施例之一種用來進行去偏斜控制之方法200的流程圖。上述之方法200可應用於第1圖所示之裝置100；該方法說明如下： 於步驟210中，該複數個符元偵測器122-0、122-1、...、與122-n分別於該複數個線道(諸如線道0、線道1、...、與線道n)進行符元偵測，以決定一特定符元分別在該複數個線道中之位置。例如：該特定符元可為符元COM，其中符元COM係為快速週邊組件互連技術領域之人士所熟知，故其定義不在此贅述。這只是為了說明的目的而已，並非對本發明之限制。例如：該特定符元可為一預定符元，其中該預定符元並不一定是上述之符元COM。

尤其是，裝置100可利用該複數個符元偵測器122-0、122-1、...、與122-n各自的輸入訊號RxData_0、RxData_1、...、與RxData_n，來分別從實體層110輸入待解碼資料，並且可利用該複數個符元偵測器122-0、122-1、...、 與122-n各自的輸出訊號com_post_0、com_post_1、...、與com_post_n來輸出該特定符元分別在該複數個線道(諸如線道0、線道1、...、與線道n)中之位置。這只是為了說明的目的而已，並非對本發明之限制。例如：裝置100亦可利用該複數個符元偵測器122-0、122-1、...、與122-n各自的輸出訊號com_post_lat_0、com_post_lat_1、...、與com_post_lat_n來輸出該特定符元分別在該複數個線道(諸如線道0、線道1、...、與線道n)中之位置。

於步驟220中，該複數個去偏斜電路126-0、126-1、...、與126-n依據該特定符元分別在該複數個線道(諸如線道0、線道1、...、與線道n)中之位置，選擇性地重新排列該複數個線道中之解碼資料，以產生分別對應於該複數個線道之複數組去偏斜資料，其中裝置100藉由利用解碼器124對來自實體層110之待解碼資料進行解碼，以產生該些解碼資料，以供該複數個去偏斜電路126-0、126-1、...、與126-n選擇性地進行重新排列。例如：裝置100可利用該複數個去偏斜電路126-0、126-1、...、與126-n各自的輸出訊號RxData_sft_0、RxData_sft_1、...、與RxData_sft_n，來分別輸出該複數組去偏斜資料。

於步驟230中，控制電路128藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間，以控制該複數組去偏斜資料各自的開頭同時輸出。例如：裝置100可利用控制電路128的輸出訊號RxData_align_0、RxData_align_1、...、與RxData_align_n，來同步地輸出該複數組去偏斜資料。依據本實施例，控制電路128可產生分別對應於線道0、線道1、...、與線道n之複數個特定符元偵測訊號com_det_0、com_det_1、...、與com_det_n(其分別代表線道0、線道1、...、與線道n上之該特定符元的出現)，並產生該複數個特定符元偵測訊號com_det_0、com_det_1、...、與com_det_n之衍生訊號，諸如分別對應於線道0、線道1、...、與線道n之複數個調準旗標(Align Flag)訊號com_det_lane_0、com_det_lane_1、...、與com_det_lane_n，其中該複數個調準旗標訊號com_det_lane_0、 com_det_lane_1、...、與com_det_lane_n中之任一者，諸如調準旗標訊號com_det_lane_n0(其中符號「n0」可代表落入區間[0,n]的範圍之任一整數)，可隨著該複數個特定符元偵測訊號com_det_0、com_det_1、...、與com_det_n中之對應的特定符元偵測訊號com_det_n0之某一次起伏，而接著由某一位準(例如：一低位準)被切換至另一位準(例如：一高位準)，以供進行同步控制。例如：裝置100(尤其是其內的控制電路128)可輸出該複數個調準旗標訊號com_det_lane_0、com_det_lane_1、...、與com_det_lane_n，以同步其它的訊號，諸如複數個快速週邊組件互連實體介面(PHY Interface for PCI Express,PIPE)訊號。

實作上，步驟210至步驟230之運作均可在該電子裝置之一連線訓練(Link Training)階段中進行，並且在該連線訓練階段之後，該電子裝置之連線訓練就完成，使得該電子裝置在後續進行資料傳輸時，可以避免資料偏斜(Data Skew)的問題，諸如各線道的線長不吻合、或是該電子裝置之一去序列化電路(De-serialization Circuit)的時脈資料復原(Clock Data Recovery)運作中之延遲...等因素所致之資料偏斜。於是，在該複數個線道上之接收資料被投送(Deliver)至上述之資料連結層之前，本發明之裝置100以及方法200可確保上述之接收資料依照正確的順序在該複數個線道上同時地輸出。相較於相關技術，依據本發明之裝置100以及方法200能實施低成本之精簡架構，即可對抗資料偏斜。另外，本發明之裝置100以及方法200在未來(例如：在未來隨著快速週邊組件互連技術之進展而面對更大的資料偏斜之狀況下)可輕易地擴展其應用範圍。

請注意，由於上述之該連線訓練以及該去序列化電路均為快速週邊組件互連技術領域之人士所熟知，故為了簡明起見，其實施細節不在此贅述。

第3圖繪示第2圖所示方法200於一實施例中所涉及之控制方案，其中該控制方案係以第1圖所示裝置100當中關於某一線道諸如線道n之實 施細節為例。依據本實施例，該複數個去偏斜電路126-0、126-1、...、與126-n中之每一去偏斜電路，諸如去偏斜電路126-n0(其中符號「n0」可代表落入區間[0,n]的範圍之任一整數)，可包含一桶移位器(Barrel Shifter)。依據該特定符元分別在該複數個線道(諸如線道0、線道1、...、與線道n)中之位置，該複數個去偏斜電路126-0、126-1、...、與126-n利用各自的桶移位器選擇性地重新排列該複數個線道中之解碼資料以產生分別對應於該複數個線道之該複數組去偏斜資料。

以去偏斜電路126-n作為去偏斜電路126-n0之一例：去偏斜電路126-n可包含複數組D型正反器(D Flip-Flop){DFF}，諸如第一部分電路310當中之四組D型正反器(其每一組均標示為「DFF x 8」，這表示這四組D型正反器中之每一組有八個D型正反器)、以及第二部分電路320當中之四組D型正反器(其每一組均標示為「DFF x 8」，這表示這四組D型正反器中之每一組有八個D型正反器)；其中符號「rst」代表重設(Reset)端子，可用來接收對應於線道n之重設訊號pwr_rst_n，以因應重設訊號pwr_rst_n之控制來重設。請注意，基於第一部分電路310當中之四組D型正反器所組成的架構，去偏斜電路126-n可利用快速週邊組件互連的資料特性，尤其是該連線訓練時之副本資料(Duplicated Data)的特性，來建立想要的資料格式。另外，去偏斜電路126-n中之第二部分電路320可包含桶移位器322與合併單元(Merging Unit)324，其中桶移位器322依據解碼器124所輸出之選擇訊號Sel[2：0](其中一訊號之訊號名稱後緊隨之符號「[：]」代表該訊號之一系列位元；以下同義)來選擇性地重新排列對應的線道n中之解碼資料，並且合併單元324進行合併運作，以產生對應於線道n之一組去偏斜資料。尤其是，選擇訊號Sel[2：0]可包含(或載有)三個位元Sel[0]、Sel[1]、與Sel[2]，並且解碼器124可依據該特定符元在線道n中之位置，來產生選擇訊號Sel[2：0]，其中解碼器124可基於表1所示之對照表來產生上述之選擇訊號Sel[2：0]。

透過相似的說明，第一部分電路310與第二部分電路320之架構以及對應的操作方法可以擴展至該複數個線道之每一者，諸如線道0、線道1、...、與線道n中之任一線道n0，其中為了便於理解，相關元件(諸如第一部分電路310與第二部分電路320)以及相關訊號當中某些訊號名稱不含有線道符號「n」者(諸如選擇訊號Sel[2：0])可以加上線道符號「n0」，以表示針對線道n0之元件(諸如第一部分電路310-n0與第二部分電路320-n0)及對應的訊號(諸如選擇訊號Sel(n0)[2：0])，並且其它相關訊號的訊號名稱中之線道符號「n」可以重新標示為線道符號「n0」，以表示針對線道n0之對應的訊號。例如：選擇訊號Sel(n0)[2：0]可包含三個位元Sel(n0)[0]、Sel(n0)[1]、與Sel(n0)[2]，並且解碼器124可依據該特定符元在線道n0中之位置，來產生選擇訊號Sel(n0)[2：0]，其中解碼器124可基於表2所示之對照表來產生上述之選擇訊號Sel(n0)[2：0]。

依據本實施例，該複數個符元偵測器122-0、122-1、...、與122-n可分別產生該些輸出訊號com_post_0、com_post_1、...、與com_post_n，以供輸出該特定符元分別在該複數個線道(諸如線道0、線道1、...、與線道n)中之位置。另外，該複數個符元偵測器122-0、122-1、...、與122-n可分別產生該些輸出訊號com_post_0、com_post_1、...、與com_post_n之衍生訊號，諸如該些輸出訊號com_post_lat_0、com_post_lat_1、...、與com_post_lat_n，以供輸出該特定符元分別在該複數個線道(諸如線道0、線道1、...、與線道n)中之位置，其中該些輸出訊號com_post_lat_0、com_post_lat_1、...、與com_post_lat_n中之任一者，諸如輸出訊號com_post_lat_n0(其中符號「n0」可代表落入區間[0,n]的範圍之任一整數)，可依據該些輸出訊號com_post_0、com_post_1、...、與com_post_n中之對應的輸出訊號com_post_n0在某一時脈週期內的值，而接著在後續之複數個時脈週期內輸出相同的值，以供進行相關控制。例如：若輸出訊號com_post_n0在上述該某一時脈週期內所載的值等於0，則輸出訊號com_post_lat_n0在後續之該複數個時脈週期內所載的值也等於0。又例如：若輸出訊號com_post_n0在上述該某一時脈週期內所載的值等於4，則輸出訊號com_post_lat_n0在後續之該複數個時脈週期內所載的值也等於4。於是，解碼器124可依據該特定符元在線道n0中之位置，來產生選擇訊號Sel(n0)[2：0]。

尤其是，該複數個線道可包含一特定線道(例如：線道n0)，並且該複數個去偏斜電路126-0、126-1、...、與126-n可包含對應於該特定線道之一特定去偏斜電路(例如：對應於線道n0之去偏斜電路126-n0)。當該 特定符元在該特定線道(例如：線道n0)中之位置並非位於一預定位置時，該特定去偏斜電路(例如：去偏斜電路126-n0)依據該特定符元在該特定線道中之位置重新排列該特定線道(例如：線道n0)中之解碼資料，以產生對應於該特定線道之一特定組去偏斜資料。

第4圖繪示第3圖所示之桶移位器322之實施細節。如第4圖所示，桶移位器322可包含複數個多工器{MUX}。尤其是，第4圖所示架構包含資料輸入端子Data_in_0、Data_in_1、Data_in_2、Data_in_3、Data_in_4、Data_in_5、Data_in_6、與Data_in_7，且另包含資料輸出端子Data_out_0、Data_out_1、Data_out_2、Data_out_3、Data_out_4、Data_out_5、Data_out_6、與Data_out_7，其中資料輸出端子Data_out_0、Data_out_1、Data_out_2、與Data_out_3分別對應於第3圖所示之桶移位器322之右側的資料輸出端子(由上至下)，而資料輸入端子Data_in_0、Data_in_1、Data_in_2、Data_in_3、Data_in_4、Data_in_5、Data_in_6、與Data_in_7分別對應於第3圖所示之桶移位器322之左側的資料輸入端子(由上至下)。如此，資料輸入端子Data_in_0、Data_in_2、Data_in_4、與Data_in_6可分別用來接收輸入訊號RXData_n[7：0]、RxData_n[15：8]、RxData_n[23：16]、與RxData_n[31：24]，且資料輸入端子Data_in_1、Data_in_3、Data_in_5、與Data_in_7可分別用來接收第3圖所示之第一部分電路310中之該四組D型正反器的輸出訊號RxData_n_r[7：0]、RxData_n_r[15：8]、RxData_n_r[23：16]、與RxData_n_r[31：24]。另外，上述之選擇訊號Sel[2：0]之該三個位元Sel[0]、Sel[1]、與Sel[2]分別控制第4圖所示架構當中之第一行多工器、第二行多工器、與第三行多工器，而資料輸出端子Data_out_0、Data_out_1、Data_out_2、Data_out_3、與Data_out_4之輸出可視為有效(Valid)輸出資料。例如：在上述之選擇訊號Sel[2：0]係基於表1來產生之狀況下，第4圖所示之架構可將帶有某一符元(例如：一指定符元；又例如：該特定符元)之位元組移到資料輸出端子Data_out_0。尤其是，在上述之選擇訊號Sel[2：0]係基於表1來產生之狀況下，桶移位器322可將對應 於線道n的解碼資料排列成選擇訊號Sel[2：0]所指定的格式。

透過相似的說明，第3圖與第4圖所示之架構以及對應的操作方法可以擴展至該複數個線道之每一者，諸如線道0、線道1、...、與線道n中之任一線道n0。相仿地，為了便於理解，相關元件(諸如桶移位器322)以及相關訊號當中某些訊號名稱不含有線道符號「n」者(諸如選擇訊號Sel[2：0])可以加上線道符號「n0」，以表示針對線道n0之元件(諸如桶移位器322-n0)及對應的訊號(諸如選擇訊號Sel(n0)[2：0])，並且其它相關訊號的訊號名稱中之線道符號「n」可以重新標示為線道符號「n0」，以表示針對線道n0之對應的訊號。例如：在上述之選擇訊號Sel(n0)[2：0]係基於表2來產生之狀況下，桶移位器322-n0可將帶有某一符元(例如：一指定符元；又例如：該特定符元)之位元組移到資料輸出端子Data_out_0-n0。尤其是，在上述之選擇訊號Sel(n0)[2：0]係基於表2來產生之狀況下，桶移位器322-n0可將對應於線道n0的解碼資料排列成選擇訊號Sel(n0)[2：0]所指定的格式。

請參考第3圖之最右部分，即第三部分電路330。第三部分電路330可包含其它組D型正反器{DFF}，諸如兩組D型正反器331與333(其每一組均標示為「DFF x 32」，這表示這兩組D型正反器中之每一組有三十二個D型正反器)。如第3圖所示，第三部分電路330可另包含複數個多工器諸如多工器332與334，以供分別依據相關訊號(諸如調準旗標訊號com_det_lane_n與大偏斜旗標訊號large_skew_det_lane_n)來進行多工選擇(Multiplexing)運作。例如：若調準旗標訊號com_det_lane_n載有邏輯值0，則多工器332多工選擇輸出訊號RxData_sft_n；否則(亦即，在調準旗標訊號com_det_lane_n載有邏輯值1的狀況下)，多工器332多工選擇輸出訊號RxData_sft_n_r(亦即，第三部分電路330當中位於左側之該組D型正反器331之輸出訊號)。又例如：若大偏斜旗標訊號large_skew_det_lane_n載有邏輯值0，則多工器334多工選擇多工器332之輸出訊號RxData_align_tmp_n；否則(亦即，在大偏斜旗標訊號large_skew_det_lane_n載有邏輯值1的狀況 下)，多工器334多工選擇輸出訊號RxData_align_tmp_n_r(亦即，第三部分電路330當中位於右側之該組D型正反器333之輸出訊號)。基於第3圖所示之架構，第三部分電路330可將對應於線道n之該組去偏斜資料選擇性的延遲。由於該組D型正反器331可以將對應於線道n之這組去偏斜資料延遲一個時脈週期，並且該組D型正反器333可以將對應於線道n之這組去偏斜資料再多延遲一個時脈週期，故透過上述之多工選擇運作，第三部分電路330有能力將對應於線道n之這組去偏斜資料延遲一個時脈週期或兩個時脈週期。由於第三部分電路330藉由緩衝處理對應於線道n之該組去偏斜資料來選擇性地延遲這組去偏斜資料之輸出時間，故第三部分電路330可視為控制電路128當中對應於線道n之選擇性延遲電路。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之某些變化例，第三部分電路330之架構可予以變化。例如：第三部分電路330中之多組D型正反器{DFF}的組數可以增加，以增加第三部分電路330之最大延遲能力，其中每多增加一組D型正反器可以再多延遲一個時脈週期。請注意，第三部分電路330係設置於第1圖所示之控制電路128當中，亦即，第三部分電路330中之該些元件屬於控制電路128。另外，控制電路128可依據輸出訊號RxData_sft_n[31：0]產生調準旗標訊號com_det_lane_n以及錯誤旗標訊號error_flag。

透過相似的說明，第三部分電路330之架構以及對應的操作方法可以擴展至該複數個線道之每一者，諸如線道0、線道1、...、與線道n中之任一線道n0，其中為了便於理解，相關元件(諸如第三部分電路330、該兩組D型正反器331與333、以及多工器332與334)可以加上線道符號「n0」，以表示針對線道n0之元件(諸如第三部分電路330-n0、兩組D型正反器331-n0與333-n0、以及多工器332-n0與334-n0)，並且相關訊號的訊號名稱中之線道符號「n」可以重新標示為線道符號「n0」，以表示針對線道n0之對應的訊號。例如：若調準旗標訊號com_det_lane_n0載有邏輯值0，則多工器332-n0多工選擇輸出訊號RxData_sft_n0；否則(亦即，在調準旗標訊號 com_det_lane_n0載有邏輯值1的狀況下)，多工器332-n0多工選擇輸出訊號RxData_sft_n0_r(亦即，對應於第一級延遲之一組D型正反器331-n0之輸出訊號)。又例如：若大偏斜旗標訊號large_skew_det_lane_n0載有邏輯值0，則多工器334-n0多工選擇多工器332-n0之輸出訊號RxData_align_tmp_n0；否則(亦即，在大偏斜旗標訊號large_skew_det_lane_n0載有邏輯值1的狀況下)，多工器334-n0多工選擇輸出訊號RxData_align_tmp_n0_r(亦即，對應於第二級延遲之一組D型正反器333-n0之輸出訊號)。於是，基於第3圖所示之架構複製品(其中線道n擴展為上述之線道n0)，控制電路128中之第三部分電路330-n0可將對應於線道n0之該組去偏斜資料選擇性的延遲。由於該組D型正反器331-n0可以將對應於線道n0之這組去偏斜資料延遲一個時脈週期，並且該組D型正反器333-n0可以將對應於線道n0之這組去偏斜資料再多延遲一個時脈週期，故透過針對線道n0之該些多工選擇運作，控制電路128中之第三部分電路330-n0有能力將對應於線道n0之這組去偏斜資料延遲一個時脈週期或兩個時脈週期。由於第三部分電路330-n0藉由緩衝處理對應於線道n0之該組去偏斜資料來選擇性地延遲這組去偏斜資料之輸出時間，故第三部分電路330-n0可視為控制電路128當中對應於線道n0之選擇性延遲電路。

如此，控制電路128可利用分別對應於該複數個線道之複數個D型正反器(例如：分別對應於線道0、線道1、...、與線道n之(n+1)組D型正反器331-0、331-1、...、與331-n，其均可視為第一級延遲；又例如：分別對應於線道0、線道1、...、與線道n之(n+1)組D型正反器333-0、333-1、...、與333-n，其均可視為第二級延遲)來緩衝處理該複數組去偏斜資料，以選擇性地延遲該複數組去偏斜資料之輸出時間。尤其是，控制電路128可利用該複數個D型正反器中之一組D型正反器(例如：對應於線道n0之該組D型正反器331-n0)，將該複數組去偏斜資料當中對應於線道n0之該組偏斜資料延遲一個時脈週期，並且，控制電路128可選擇性地取得該組D型正反器之輸入與輸出，以供進一步使用。另外，控制電路128可利用該複數個D型正 反器中之另一組D型正反器(例如：對應於線道n0之該組D型正反器333-n0)，將該複數組去偏斜資料當中對應於線道n0之該組偏斜資料再多延遲一個時脈週期，並且，控制電路128可選擇性地取得該另一組D型正反器之輸入與輸出，以供進一步使用。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之某些變化例，控制電路128之架構可予以變化。例如：控制電路128中針對線道n0之多組D型正反器{DFF}的組數可以增加，以增加控制電路128針對線道n0之最大延遲能力，其中每多增加一組D型正反器可以再多延遲一個時脈週期。另外，控制電路128可依據輸出訊號RxData_sft_n0[31：0]產生調準旗標訊號com_det_lane_n0以及上述之錯誤旗標訊號error_flag。如此，控制電路128可依據輸出訊號RxData_sft_0、RxData_sft_1、...、與RxData_sft_n產生錯誤旗標訊號error_flag。

於本實施例中，當偵測到該特定符元分別在該複數個線道(諸如線道0、線道1、...、與線道n)中之位置並不對應於同一時脈週期、且該複數個線道之中之任一線道(例如：線道n0)之資料偏斜超過一預定值，裝置100終止對該線道進行去偏斜。尤其是，在該預定值等同於四個符元時間的狀況下，當偵測到該特定符元分別在該複數個線道中之位置並不對應於同一時脈週期、且線道n0之資料偏斜超過四個符元時間，裝置100可利用大偏斜旗標訊號large_skew_det_lane_n0來指出這個狀況，以終止對線道n0進行去偏斜。這只是為了說明的目的而已，並非對本發明之限制。例如：在該預定值等同於四個符元時間的狀況下，當偵測到該特定符元分別在該複數個線道中之位置並不對應於同一時脈週期、且線道n0之資料偏斜超過四個符元時間，裝置100可透過大偏斜旗標訊號large_skew_det_lane_n0來指出這個狀況，以終止對該複數個線道(諸如線道0、線道1、...、與線道n)進行去偏斜。

請注意，該預定值可等同於四個符元時間。這只是為了說明的目的而已，並非對本發明之限制。例如：控制電路128中針對線道n0之多組D型正反器{DFF}的組數(或延遲級數)可以增加，以增加控制電路128針對 線道n0之最大延遲能力，其中每多增加一組D型正反器(亦即，延遲級數每多增加一級)可以再多延遲一個時脈週期。此狀況下，該預定值可以對應地增加，其中該預定值之增加量可以對應於控制電路128中針對線道n0之多組D型正反器{DFF}的組數之增加量(或延遲級數之增加量)。尤其是，該預定值之增加量可以是控制電路128中針對線道n0之多組D型正反器{DFF}的組數之增加量(或延遲級數之增加量)的四倍。

第5圖繪示第3圖所示控制方案於一實施例中所涉及之一部分訊號，而第6圖繪示第5圖所示實施例中之另一部分訊號，並且第7圖繪示第5圖所示實施例中之另一部分訊號，其中第5圖所示之時脈訊號PCLK亦繪示於第6圖與第7圖以供作為時序參考。基於第1圖、第3圖、與第4圖所示架構以及上列各個實施例的說明，本實施例當中屬於上述之調準電路之各個訊號可依據第2圖方法200而產生。為了簡明起見，本實施例與前述實施例/變化例相仿之處不再重複贅述。

第8圖繪示第3圖所示控制方案於另一實施例中所涉及之一部分訊號，而第9圖繪示第8圖所示實施例中之另一部分訊號，且第10圖繪示第8圖所示實施例中之另一部分訊號，並且第11圖繪示第8圖所示實施例中之另一部分訊號，其中第8圖所示之時脈訊號PCLK亦繪示於第9圖、第10圖、與第11圖以供作為時序參考。基於第1圖、第3圖、與第4圖所示架構以及上列各個實施例的說明，本實施例當中屬於上述之調準電路之各個訊號可依據第2圖方法200而產生。

於本實施例中，裝置100切換大偏斜旗標訊號large_skew_det_lane_0之邏輯值，以指出線道0之資料偏斜過大。另外，裝置100沒有切換大偏斜旗標訊號large_skew_det_lane_1之邏輯值，這表示線道1之資料偏斜沒有過大。為了簡明起見，本實施例與前述實施例/變化例相仿之處不再重複贅述。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所 做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧用來進行去偏斜控制之裝置

110‧‧‧電子裝置之實體層

120‧‧‧電子裝置之媒體存取控制層

122-0,122-1,...,122-n‧‧‧符元偵測器

124‧‧‧解碼器

126-0,126-1,...,126-n‧‧‧去偏斜電路

128‧‧‧控制電路

com_det_lane_0,com_det_lane_1,...,com_det_lane_n‧‧‧調準旗標訊號

com_post_0,com_post_1,...,com_post_n,com_post_lat_0,com_post_lat_1,...,com_post_lat_n‧‧‧符元偵測器的輸出訊號

error_flag‧‧‧錯誤旗標訊號

PCLK‧‧‧時脈訊號

RxData_0,RxData_1,...,RXData_n‧‧‧符元偵測器的輸入訊號

RxData_align_0,RxData_align_1,...,RxData_align_n‧‧‧控制電路的輸出訊號

RxData_sft_0,RxData_sft_1,...,RxData_sft_n‧‧‧去偏斜電路的輸出訊號

Claims (20)

1. 一種用來進行去偏斜控制(De-skew Control)之方法，該方法係應用於一電子裝置，該方法包含有下列步驟：分別於該電子裝置之複數個線道(Lane)進行符元(Symbol)偵測，以決定一特定符元分別在該複數個線道中之位置；依據該特定符元分別在該複數個線道中之位置，選擇性地重新排列該複數個線道中之解碼資料，以產生分別對應於該複數個線道之複數組去偏斜資料；以及藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間，以控制該複數組去偏斜資料各自的開頭同時輸出。
2. 如申請專利範圍第1項所述之方法，其中依據該特定符元分別在該複數個線道中之位置選擇性地重新排列該複數個線道中之解碼資料以產生分別對應於該複數個線道之該複數組去偏斜資料之步驟另包含：依據該特定符元分別在該複數個線道中之位置，利用分別對應於該複數個線道之複數個桶移位器(Barrel Shifter)選擇性地重新排列該複數個線道中之解碼資料以產生分別對應於該複數個線道之該複數組去偏斜資料。
3. 如申請專利範圍第2項所述之方法，其中該複數個線道包含一特定線道；以及依據該特定符元分別在該複數個線道中之位置選擇性地重新排列該複數個線道中之解碼資料以產生分別對應於該複數個線道之該複數組去偏斜資料之步驟另包含：當該特定符元在該特定線道中之位置並非位於一預定位置時，依據該特定符元在該特定線道中之位置重新排列該特定線道中之解碼資料， 以產生對應於該特定線道之一特定組去偏斜資料。
4. 如申請專利範圍第1項所述之方法，其中藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間以控制該複數組去偏斜資料各自的開頭同時輸出之步驟另包含：利用分別對應於該複數個線道之複數個D型正反器(D Flip-Flop)來緩衝處理該複數組去偏斜資料，以選擇性地延遲該複數組去偏斜資料之輸出時間。
5. 如申請專利範圍第4項所述之方法，其中藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間以控制該複數組去偏斜資料各自的開頭同時輸出之步驟另包含：利用該複數個D型正反器中之一組D型正反器，將該複數組去偏斜資料中之一組偏斜資料延遲一個時脈週期；以及選擇性地取得該組D型正反器之輸入與輸出，以供進一步使用。
6. 如申請專利範圍第5項所述之方法，其中藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間以控制該複數組去偏斜資料各自的開頭同時輸出之步驟另包含：利用該複數個D型正反器中之另一組D型正反器，將該複數組去偏斜資料中之該組偏斜資料再多延遲一個時脈週期；以及選擇性地取得該另一組D型正反器之輸入與輸出，以供進一步使用。
7. 如申請專利範圍第1項所述之方法，其中依據該特定符元分別在該複數個線道中之位置選擇性地重新排列該複數個線道中之解碼資料以產生分別對應於該複數個線道之該複數組去偏斜資料之步驟、以及藉由緩衝處 理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間以控制該複數組去偏斜資料各自的開頭同時輸出之步驟係於該電子裝置之一媒體存取控制層(Medium Access Control Layer,MAC Layer)中進行。
8. 如申請專利範圍第7項所述之方法，其中該電子裝置包含複數個時脈域(Clock Domain)；以及分別於該電子裝置之該複數個線道進行該符元偵測以決定該特定符元分別在該複數個線道中之位置之步驟另包含：自該電子裝置之一實體層(Physical Layer)接收一時脈訊號以及分別對應於該複數個線道之複數個資料訊號，以供進行該符元偵測，其中該時脈訊號屬於該複數個時脈域中之一特定時脈域。
9. 如申請專利範圍第1項所述之方法，其另包含：當偵測到該特定符元分別在該複數個線道中之位置並不對應於同一時脈週期、且該複數個線道之中之任一線道之資料偏斜(Data Skew)超過一預定值，終止對該線道進行去偏斜。
10. 如申請專利範圍第1項所述之方法，其中該電子裝置符合快速週邊組件互連(Peripheral Component Interconnect Express,PCI Express)標準。
11. 一種用來進行去偏斜控制(De-skew Control)之裝置，該裝置包含一電子裝置之至少一部分，該裝置包含有：複數個符元(Symbol)偵測器，用來分別於該電子裝置之複數個線道(Lane)進行符元偵測，以決定一特定符元分別在該複數個線道中之位置；複數個去偏斜電路，耦接至該複數個符元偵測器，用來依據該特定符元分別在該複數個線道中之位置，選擇性地重新排列該複數個線道中 之解碼資料，以產生分別對應於該複數個線道之複數組去偏斜資料；以及一控制電路，耦接至該複數個去偏斜電路，用來藉由緩衝處理該複數組去偏斜資料來選擇性地延遲該複數組去偏斜資料之輸出時間，以控制該複數組去偏斜資料各自的開頭同時輸出。
12. 如申請專利範圍第11項所述之裝置，其中該複數個去偏斜電路中之每一去偏斜電路包含一桶移位器(Barrel Shifter)；以及依據該特定符元分別在該複數個線道中之位置，該複數個去偏斜電路利用各自的桶移位器選擇性地重新排列該複數個線道中之解碼資料以產生分別對應於該複數個線道之該複數組去偏斜資料。
13. 如申請專利範圍第12項所述之裝置，其中該複數個線道包含一特定線道，並且該複數個去偏斜電路包含對應於該特定線道之一特定去偏斜電路；以及當該特定符元在該特定線道中之位置並非位於一預定位置時，該特定去偏斜電路依據該特定符元在該特定線道中之位置重新排列該特定線道中之解碼資料，以產生對應於該特定線道之一特定組去偏斜資料。
14. 如申請專利範圍第11項所述之裝置，其中該控制電路利用分別對應於該複數個線道之複數個D型正反器(D Flip-Flop)來緩衝處理該複數組去偏斜資料，以選擇性地延遲該複數組去偏斜資料之輸出時間。
15. 如申請專利範圍第14項所述之裝置，其中該控制電路利用該複數個D型正反器中之一組D型正反器，將該複數組去偏斜資料中之一組偏斜資料延遲一個時脈週期；以及該控制電路選擇性地取得該組D型正反器之輸入與輸出，以供進一步使用。
16. 如申請專利範圍第15項所述之裝置，其中該控制電路利用該複數個D型正反器中之另一組D型正反器，將該複數組去偏斜資料中之該組偏斜資料再多延遲一個時脈週期；以及該控制電路選擇性地取得該另一組D型正反器之輸入與輸出，以供進一步使用。
17. 如申請專利範圍第11項所述之裝置，其中該電子裝置之一媒體存取控制層(Medium Access Control Layer,MAC Layer)包含該複數個去偏斜電路以及該控制電路。
18. 如申請專利範圍第17項所述之裝置，其中該電子裝置之該媒體存取控制層包含複數個時脈域(Clock Domain)；以及該複數個符元偵測器自該電子裝置之一實體層(Physical Layer)接收一時脈訊號以及分別對應於該複數個線道之複數個資料訊號，以供進行該符元偵測，其中該時脈訊號屬於該複數個時脈域中之一特定時脈域。
19. 如申請專利範圍第11項所述之裝置，其中當偵測到該特定符元分別在該複數個線道中之位置並不對應於同一時脈週期、且該複數個線道之中之任一線道之資料偏斜(Data Skew)超過一預定值，該裝置終止對該線道進行去偏斜。
20. 如申請專利範圍第11項所述之裝置，其中該電子裝置符合快速週邊組件互連(Peripheral Component Interconnect Express,PCI Express)標準。