CN100452686C

CN100452686C - 应用于光同步数字传送系统的并行帧对齐电路

Info

Publication number: CN100452686C
Application number: CNB2004100147197A
Authority: CN
Inventors: 李彧; 王志功; 苗澎
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2004-04-22
Filing date: 2004-04-22
Publication date: 2009-01-14
Anticipated expiration: 2024-04-22
Also published as: CN1564491A

Abstract

应用于光同步数字传送系统的并行帧对齐电路是一种用于高速率光同步数字传送系统中并行帧同步系统的帧对齐装置，其中第一D触发器的输出端接异或门的另一个输入端，异或门的输出端接第二D触发器的输入端，第二D触发器的输出端分别接第四D触发器和比较电路单元的输入端，比较电路单元的输出端接计数器单元，计数器单元的输出端接与门，与门的输出端和电路的启动信号分别接或门的输入端，或门的输出端接第三D触发器的“EN”端，第三D触发器的输出端接第四D触发器的“EN”端，第四D触发器的输出端分别接二分查找单元、通道选择单元的“D63-DO0”端，二分查找单元与通道选择单元的对应端相接。

Description

应用于光同步数字传送系统的并行帧对齐电路

技术领域

本发明是一种用于高速率光同步数字传送系统中并行帧同步系统的帧对齐装置，属于光通信技术领域。

背景技术

在现代数字复接分接系统中，为保证接收端的分路和发送端一致，必须有一个帧同步系统，以实现发送端和接收端的帧同步。目前，随着光同步数字传送网的数据速率等级越来越高，在接收端对SDH(Synchronous DigitalHierarchy，同步数字传送体系)数据的处理一般是将通过光纤接收到的高速串行数据流通过串并转换电路之后在较低速率上进行并行处理。在串并转换过程中，由于数字复接是按照比特进行的，因此会出现帧数据和并行通道不对齐的现象，即帧的首比特并不出现在并行数据的最高位，而是由于串并转换开始时间的不同而随机的出现在并行数据的任意位。

根据ITU-T的规范，在STM-M(Synchronous Transfer Mode，同步传输模式)中，数据按帧来传送(M为速率等级)，在每一帧的开始是6Nbyte的帧定位码组A1A2(A1，A2为帧同步码字)的，如对于STM-64的数据，就有192个A1和192个A2，其中A1的二进制表示为11110110，A2的二进制表示为00101000。在迄今为止的系统中，基本上都是通过逐位比较或按字节比较帧同步码组的方法来对齐数据，不仅电路复杂，难以实现，而且工作速度较低；当应用于更高等级的SDH数据通信时，由于并行数据位宽增大，电路规模增大十分显著，不利于系统实现。

发明内容

技术问题：本发明的目的是提供一种应用于光同步数字传送系统的并行帧对齐电路，该电路解决了高速率光同步数字传送系统中并行帧对齐电路中的速度和电路规模的问题，它充分利用SDH帧同步码组的长度，通过电路结构的改变，简化了比较结构，不仅使电路工作速度得到提高，同时电路规模也相应减小。通过简单的修改参数，即可适用于不同等级和不同并行位宽的应用。

技术方案：本发明电路包括三个组成部分。

第一部分由一个和数据位宽N相等的并行异或门，一级数据锁存和一个判断是否为0的比较器以及一个计数器等组成，该部分用来生成帧对齐定位数据。第一部分的工作原理如下：

由于STM-64帧结构中有192个帧同步码字A1、192个帧同步码字A2，则在没有误码的情况下当A1到来时64位的并行数据位宽下应该至少有持续23个周期是同样的波形，因为我们的数据位宽是8的整数倍，所以尽管第一个A1的首比特位置有64种可能的情况，但是在前后两个周期相异或的时候，一定是按字节对齐的。也就是说，如果两个周期数据都是A1，则异或的结果必定是全0(不考虑误码的影响)，而如果第二个周期是A1和A2的混合，则异或以后数据就是00……00_11011110_11011110……，其中第一个1的位置就代表了A1和A2的交界。

由于STM-64帧数据在传输过程中，只有在帧首的576字节不加扰码，故其他的数据都可看成是随机出现的序列，相应出现连续23个周期都是一样的数据的情况概率是2^-352，几乎是不可能出现的。故完全可以不直接比较帧关键字。

第一周期：10110111 10110111 10110111 1……0110111

第一周期：10110111 10110001 01000001 0……1000001

异或结果：00000000 00000110 11110110 1……1110110

异或门将每个周期和上一个周期的数据进行异或后寄存，比较器判断异或结果是否全为0，当全为0时计数器开始计数，如果连续a(a根据SDH速率等级和数据位宽来设定)个周期都是0，当下一个不是0的数据到来时寄存器将该异或结果锁存，并将该结果送至二分查找单元。

第二部分实现二分查找的功能。由于异或结果不为0的部分没有超过连续的两位是0的数，故每次查找所用比较器只需两位。第一步判断异或锁存结果的中间N/2-1和N/2位是否全0，如果不是，表示所找数据在N-1～N/2位间，否则就在N/2-1～0位间，因此第一级MUX根据比较结果选择N/2-1位作为下一级的数据，同时产生通道选择的第一位信号。依此类推，最后b位控制信号全部产生。

第三部分是b个级联的通道选择。每一级通道选择器寄存上一周期的低位数据，根据二分查找模块所给控制信号选择输出。

上面的参数a，b分别定义为：

a＝M×24/N

b＝log₂N

其中M为SDH速率等级，N为并行数据位宽。

在具体的结构上本发明由D触发器及各种门电路所组成，该电路包括第一D触发器、异或门、第二D触发器、第三D触发器、或门、与门、第四D触发器、比较电路单元、计数器单元、二分查找单元、通道选择单元，其中输入的64位未对齐的数据分别接第一D触发器及异或门的输入端，第一D触发器的输出端接异或门的另一个输入端，异或门的输出端接第二D触发器的输入端，第二D触发器的输出端分别接第四D触发器和比较电路单元的输入端，比较电路单元的输出端接计数器单元，计数器单元的输出端接与门，与门的输出端和电路的启动信号分别接或门的输入端，或门的输出端接第三D触发器的“EN”端，第三D触发器的输出端接第四D触发器的“EN”端，第四D触发器的输出端分别接二分查找单元、通道选择单元的“D63-DO0”端，二分查找单元与通道选择单元的“D31、E15、F7、G3、H1、I0”端对应相接，通道选择单元的输出端为电路的输出数据。

计数器单元由加法器、二选一的选择器、5位的D触发器、比较器所组成，其中：加法器的输出端接二选一的选择器的输入端，二选一的选择器的输出端接5位的D触发器的输入端，5位的D触发器的输出端分别接比较器和加法器的输入端。

二分查找单元由五级类似的比较--选择电路构成，其中第一级电路由或门、二选一选择器、D触发器所组成，其中或门的输出端接二选一选择器的输入端，二选一选择器的输出端接D触发器的输入端，其它四级类似的比较--选择电路与该第一级电路相同。

通道选择单元由六级类似的寄存--选择电路构成，其中第一级电路由二选一选择器、32位D触发器、64位D触发器所组成，32位D触发器的输入端接输入数据中的低32位“A31-A0”，32位D触发器的输出端接二选一选择器的输入端，二选一选择器的输出端接64位D触发器的输入端，其它五级类似的寄存--选择电路与该第一级电路相同。

有益效果：该电路解决了高速率光同步数字传送系统中并行帧对齐电路中的速度和电路规模的问题，它充分利用SDH帧同步码组的长度，通过电路结构的改变，简化了比较结构，不仅使电路工作速度得到提高，同时电路规模也相应减小。通过简单的修改参数，即可适用于不同等级和不同并行位宽的应用。具体如下：

①本发明充分利用了SDH帧结构中较长的帧定位符，通过累加判定，从而减少了由于伪同步码的影响误动作的概率。

②基于二分查找的电路结构能极大的减小电路规模，避免了在全部数据宽度上的完全比较，全流水线结构减小了寄存器见延时，使电路的最高工作速度得到显著提高。

③级联的通道选择每一级只进行二选一的操作，虽然总的级数增加，但是电路的规模却由N²数量级减小到Nlog₂N数量级。当串并比N较大的时候，电路性能提升十分显著。

④由于电路结构简单，且保持了多级流水线的数据通道，故工作速度较高，且几乎不受数据位宽增大的影响；而通常的结构则由于电路复杂而随着数据位宽N的增大工作速度迅速降低。

⑤可以用较低速的现场可编程逻辑器件来实现对SDH数据的处理，而不必使用专用芯片。

附图说明

图1是本发明的电路框图。其中有：第一D触发器10、异或门11、第二D触发器12、，第三D触发器13、或门14、与门15、第四D触发器16、比较电路单元2、计数器单元3、二分查找单元4、通道选择单元5；输入的64位未对齐的数据A63-A0，电路的输出数据Q63-Q0，电路的启动信号K0。

图2是本发明比较单元的电原理图。

图3是本发明计数器单元3的电原理图。其中有：加法器301、二选一的选择器302、5位的D触发器303、比较器304。

图4是本发明二分查找单元4的电原理图。其中有：或门401、404、407、410、413；二选一选择器402、405、408、411、414；D触发器403、406、409、412、415。

图5是本发明通道选择单元的电原理图。其中有：二选一选择器501、504、507、510、513、516；D触发器502、503、505、506、508、509、511、512、514、515、517、518。

具体实施方式

实施例1：本发明是一种用于高速率光同步数字传送系统中并行帧同步系统的帧对齐装置。在STM-64速率等级应用中，采用64位并行数据位宽，则电路工作速度为155.520M。

图1显示了该发明的电路原理。其中该电路包括第一D触发器10、异或门11、第二D触发器12、第三D触发器13、或门14、与门15、第四D触发器16、比较电路单元2、计数器单元3、二分查找单元4、通道选择单元5，其中输入的64位未对齐的数据A63-A0分别接第一D触发器10及异或门11的输入端，第一D触发器10的输出端接异或门11的另一个输入端，异或门11的输出端接第二D触发器12的输入端，第二D触发器12的输出端分别接第四D触发器16和比较电路单元2的输入端，比较电路单元2的输出端接计数器单元3，计数器单元3的输出端接与门15，与门15的输出端和电路的启动信号K0分别接或门14的输入端，或门14的输出端接第三D触发器13的“EN”端，第三D触发器13的输出端接第四D触发器16的“EN”端，第四D触发器16的输出端分别接二分查找单元4、通道选择单元5的“D63-DO0”端，二分查找单元4与通道选择单元5的“D31、E15、F7、G3、H1、I0”端对应相接，通道选择单元5的输出端为电路的输出数据Q63-Q0。

其中，“A63-A0”是输入的64位未对齐的数据，“K0”是电路的启动信号，“Q63-Q0”是电路的输出数据。64位第一D触发器10将输入数据延时一个时钟周期后，64位并行异或门11将第一D触发器10的输出同输入数据相异或，并将结果送至64位第二D触发器12。64位第二D触发器12的输出分成两路：最低的16位数据送入比较电路单元2，同时将64位输出数据送至64位第四D触发器16的输入端。比较电路单元2比较输入数据是否全部为0，输出结果“B0”接至计数器单元3。计数器单元3当输入“B0”为1的时候开始计数，当“B0”为低的时候同步清0，当计数值大于20之后，计数器单元3的输出“C1”置1，在计数器清0的时候，“C1”也相应置0。“C1”同“B0”的反分别输入与门15的两个输入端，与门15的输出和电路的启动信号“K0”分别输入或门14的两个输入端，或门14的输出至第三D触发器13的使能端，第三D触发器13的输入信号为电路启动信号“K0”，第三D触发器13的输出至64位第四D触发器16的使能端。64位第四D触发器16的输出“D63-D0”接至二分查找单元4的输入。二分查找单元经过判断后送出6位通道选择信号“D31、E15、F7、G3、H1、I0”至通道选择单元5，通道选择单元5在控制信号“D31、E15、F7、G3、H1、I0”的驱动下，将输入的数据“A63-A0”经过6级的选择之后，输出正确的数据“Q63-Q0”。

图2显示了比较单元2的电路结构。输入数据为64位D触发器的输出最低16位数据“R15-R0”，输出数据为比较结果“B0”。16位数据“R15-R0”输入16位输入的或非门201，16位输入的或非门201的输出为比较结果“B0”。

图3显示了计数器单元3的电路结构。计数器单元3由加法器301、二选一的选择器302、5位的D触发器303、比较器304所组成，其中：加法器301的输出端接二选一的选择器302的输入端，二选一的选择器302的输出端接5位的D触发器303的输入端，5位的D触发器303的输出端分别接比较器304和加法器301的输入端。

输入数据为比较单元2的输出结果“B0”以及启动信号“K0”，输出数据为计数器的计数值是否已经超过20的指示位“C0”。输入数据“B0”接入二选一的选择器302控制端，当“B0”为0，二选一的选择器302的输出为5位的数据00000，当“B0”为1，二选一的选择器302的输出为5位的加法器301的输出结果。5位的D触发器303输入为二选一的选择器302的输出，5位的D触发器303的输出分成两路：一路送至加法器301的输入端，同另一端的加数1形成计数结构，另一路送至5位小于比较器304的输入，5位小于比较器的另一端接入固定数值10100，即10进制数字20。当5位的D触发器303的输出小于20时，5位小于比较器的输出“C0”为0，当5位的D触发器303的输出大于20时，5位小于比较器的输出“C0”为1。启动信号“K0”接入触发器303的复位端作为计数器清0的信号。

图4显示了二分查找单元4的电路结构。二分查找单元4由五级类似的比较--选择电路构成，其中第一级电路由或门401、二选一选择器402、D触发器403所组成，其中或门401的输出端接二选一选择器402的输入端，二选一选择器402的输出端接D触发器403的输入端，其它四级类似的比较--选择电路与该第一级电路相同。

输入数据为64位第四D触发器16的输出，输出数据为通道选择单元的6位控制信号“D31、E15、F7、G3、H1、I0”。该部分电路共由五级类似的比较一选择电路构成，输出的6位控制信号“D31、E15、F7、G3、H1、I0”指示了A1A2的交界在输入的64位数据中的位置。在第一级电路中，输入数据“D63-D0”中的输入数据“D32、D31”分别输入或门401的两个输入端，或门401的输出至31位的二选一选择器402的选择控制端，当或门401的输出为0时，31位的二选一选择器402的输出为输入数据“D30-D0”，当或门401的输出为1时，31位的二选一选择器402的输出为输入数据“D62-D32”，31位的二选一选择器402的输出接至31位的D触发器403的输入端，31位的D触发器403的输出为第二级电路的输入数据“E30-E0”，并产生通道选择单元5的控制信号“E15”。在第二级电路中，输入数据“E30-E0”中的“E15、E16”分别输入或门404的两个输入端，或门404的输出至15位的二选一选择器405的选择控制端，当或门404的输出为0时，15位的二选一选择器405的输出为输入数据“E14-E0”，当或门404的输出为1时，15位的二选一选择器405的输出为输入数据“E30-E16”，15位的二选一选择器405的输出接至15位的D触发器406的输入端，15位的D触发器406的输出为第三级电路的输入数据“F14-F0”，并产生通道选择单元5的控制信号“F7”。在第三级电路中，输入数据“F14-F0”中的“F7、F8”分别输入或门407的两个输入端，或门407的输出至7位的二选一选择器408的选择控制端，当或门407的输出为0时，7位的二选一选择器408的输出为输入数据“F6-F0”，当或门407的输出为1时，7位的二选一选择器408的输出为输入数据“F14-F8”，7位的二选一选择器407的输出接至7位的D触发器409的输入端，7位的D触发器409的输出为第四级电路的输入数据“G6-G0”，并产生通道选择单元5的控制信号“G3”。在第四级电路中，输入数据“G6-G0”中的“G3、G4”分别输入或门410的两个输入端，或门410的输出至3位的二选一选择器411的选择控制端，当或门410的输出为0时，3位的二选一选择器411的输出为输入数据“G2-G0”，当或门410的输出为1时，3位的二选一选择器411的输出为输入数据“G6-G4”，3位的二选一选择器411的输出接至3位的D触发器412的输入端，3位的D触发器412的输出为第五级电路的输入数据“H2-H0”，并产生通道选择单元5的控制信号“H1”。在第五级电路中，输入数据“H2-G0”中的“H1、H2”分别输入或门413的两个输入端，或门413的输出至1位的二选一选择器414的选择控制端，当或门413的输出为0时，1位的二选一选择器414的输出为输入数据“H2”，当或门413的输出为1时，1位的二选一选择器414的输出为输入数据“H0”，1位的二选一选择器414的输出接至1位的D触发器415的输入端，1位的D触发器415的输出为控制信号之一的“I0”。将几级分别产生的控制信号“D31、E15、F7、G3、H1、I0”分别接入下一级通道选择单元5。

图5显示了通道选择单元5的电路结构。通道选择单元5由六级类似的寄存--选择电路构成，其中第一级电路由二选一选择器501、32位D触发器502、64位D触发器503所组成，32位D触发器502的输入端接输入数据中的低32位“A31-A0”，32位D触发器502的输出端接二选一选择器501的输入端，二选一选择器501的输出端接64位D触发器503的输入端，其它五级类似的寄存--选择电路与该第一级电路相同。输入数据为整个电路的输入数据“A63-A0”，以及控制信号“D31、E15、F7、G3、H1、I0”，输出数据为对齐后的数据“Q63-Q0”。该部分电路共由六级类似的寄存一选择电路构成。第一级电路的输入为“A63-A0”，以及控制信号“D31”。

输入数据中的低32位“A31-A0”送入32位D触发器502的输入端，32位D触发器502的输出32位数据作为高位，和第一级输入数据的高32位“A63-A32”合并成64位数据，送至64位的二选一选择器501的一输入端，64位的二选一选择器501的另一输入端接入第一级的输入数据“A63-A0”，控制信号“D31”接入64位的二选一选择器501的选择控制端，当控制信号“D31”为0的时候，64位的二选一选择器501的输出为“A63-A0”，当“D31”为1的时候，64位的二选一选择器501的输出为32位D触发器502的输出和“A63-A32”合并的64位数据，64位的二选一选择器501的输出至64位D触发器503的输入端。64位D触发器503的输出为第二级电路的输入数据“L63-L0”。第二级电路的输入为“L63-L0”，以及控制信号“E15”。输入数据中的低16位“L15-L0”送入16位D触发器505的输入端，16位D触发器505的输出16位数据作为高位，和第二级输入数据的高48位“L63-L16”合并成64位数据，送至64位的二选一选择器504的一输入端，64位的二选一选择器504的另一输入端接入第二级的输入数据“L63-L0”，控制信号“E15”接入64位的二选一选择器504的选择控制端，当控制信号“E15”为0的时候，64位的二选一选择器504的输出为“L63-L0”，当控制信号“E15”为1的时候，64位的二选一选择器504的输出为16位D触发器505的输出和“L63-L16”合并的64位数据，64位的二选一选择器504的输出至64位D触发器506的输入端。64位D触发器506的输出为第三级电路的输入数据“M63-M0”。第三级电路的输入为“M63-M0”，以及控制信号“F7”。输入数据中的低8位“M7-M0”送入8位D触发器508的输入端，8位D触发器508的输出8位数据作为高位，和第二级输入数据的高56位“M63-M8”合并成64位数据，送至64位的二选一选择器507的一输入端，64位的二选一选择器507的另一输入端接入第三级的输入数据“M63-M0”，控制信号“F7”接入64位的二选一选择器507的选择控制端，当“F7”为0的时候，64位的二选一选择器507的输出为“M63-M0”，当“F7”为1的时候，64位的二选一选择器507的输出为8位D触发器508的输出和“M63-M8”合并的64位数据，64位的二选一选择器507的输出至64位D触发器509的输入端。64位D触发器509的输出为第四级电路的输入数据“N63-N0”。第四级电路的输入为“N63-N0”，以及控制信号“G3”。输入数据中的低4位“N3-N0”送入4位D触发器511的输入端，4位D触发器511的输出4位数据作为高位，和第三级输入数据的高60位“N63-N4”合并成64位数据，送至64位的二选一选择器510的一输入端，64位的二选一选择器510的另一输入端接入第四级的输入数据“N63-N0”，控制信号“G3”接入64位的二选一选择器510的选择控制端，当“G3”为0的时候，64位的二选一选择器510的输出为“N63-N0”，当“G3”为1的时候，64位的二选一选择器510的输出为4位D触发器511的输出和“N63-N4”合并的64位数据，64位的二选一选择器510的输出至64位D触发器512的输入端。64位D触发器512的输出为第五级电路的输入数据“O63-O0”。第五级电路的输入为“O63-O0”，以及控制信号“H1”。输入数据中的低2位“N1-N0”送入2位D触发器514的输入端，2位D触发器514的输出2位数据作为高位，和第五级输入数据的高62位“O63-O4”合并成64位数据，送至64位的二选一选择器513的一输入端，64位的二选一选择器513的另一输入端接入第五级的输入数据“O63-O0”，控制信号“H1”接入64位的二选一选择器513的选择控制端，当“H1”为0的时候，64位的二选一选择器513的输出为“O63-O0”，当“H1”为1的时候，64位的二选一选择器513的输出为2位D触发器514的输出和“O63-O2”合并的64位数据，64位的二选一选择器513的输出至64位D触发器514的输入端。64位D触发器514的输出为第六级电路的输入数据“P63-P0”。第六级电路的输入为“P63-P0”，以及控制信号“I0”。输入数据中的最低位“P0”送入1位D触发器517的输入端，1位D触发器517的输出位数据作为高位，和第六级输入数据的高63位“P63-P1”合并成64位数据，送至64位的二选一选择器516的一输入端，64位的二选一选择器516的另一输入端接入第六级的输入数据“P63-P0”，控制信号“IO”接入64位的二选一选择器516的选择控制端，当“I0”为0的时候，64位的二选一选择器516的输出为“P63-P0”，当“I0”为1的时候，64位的二选一选择器516的输出为D触发器517的输出和“P63-P1”合并的64位数据，64位的二选一选择器516的输出至64位D触发器518的输入端。64位D触发器518的输出为整个电路的输入数据“Q63-Q0”。

由于该电路工作在同步时钟下，所有的触发器都在输入数据时钟下工作。

Claims

1、一种应用于光同步数字传送系统的并行帧对齐电路，由D触发器及各种门电路所组成，其特征在于该电路由三个组成部分，

第一部分由一个和数据位宽N相等的并行异或门，一级数据锁存和一个判断是否为0的比较器以及一个计数器等组成，该部分用来生成帧对齐定位数据，该电路包括第一D触发器(10)、异或门(11)、第二D触发器(12)、第三D触发器(13)、或门(14)、与门(15)、第四D触发器(16)、比较电路单元(2)、计数器单元(3)，

第二部分实现二分查找的功能，该电路包括二分查找单元(4)，

第三部分是b个级联的通道选择，每一级通道选择器寄存上一周期的低位数据，根据二分查找模块所给控制信号选择输出；该电路包括通道选择单元(5)，

其中输入的64位未对齐的数据(A63-A0)分别接第一D触发器(10)及异或门(11)的输入端，第一D触发器(10)的输出端接异或门(11)的另一个输入端，异或门(11)的输出端接第二D触发器(12)的输入端，第二D触发器(12)的输出端分别接第四D触发器(16)和比较电路单元(2)的输入端，比较电路单元(2)的输出端接计数器单元(3)，计数器单元(3)的输出端接与门(15)，与门(15)的输出端和电路的启动信号(K0)分别接或门(14)的输入端，或门(14)的输出端接第三D触发器(13)的“EN”端，第三D触发器(13)的输出端接第四D触发器(16)的“EN”端，第四D触发器(16)的输出端分别接二分查找单元(4)、通道选择单元(5)的“D63-DO0”端，二分查找单元(4)与通道选择单元(5)的“D31、E15、F7、G3、H1、I0”端对应相接，通道选择单元(5)的输出端为电路的输出数据(Q63-Q0)。

2、根据权利要求1所述的应用于光同步数字传送系统的并行帧对齐电路，其特征在于计数器单元(3)由加法器(301)、二选一的选择器(302)、5位的D触发器(303)、比较器(304)所组成，其中：加法器(301)的输出端接二选一的选择器(302)的输入端，二选一的选择器(302)的输出端接5位的D触发器(303)的输入端，5位的D触发器(303)的输出端分别接比较器(304)和加法器(301)的输入端。

3、根据权利要求1所述的应用于光同步数字传送系统的并行帧对齐电路，其特征在于二分查找单元(4)由五级类似的比较--选择电路构成，其中第一级电路由或门(401)、二选一选择器(402)、D触发器(403)所组成，其中或门(401)的输出端接二选一选择器(402)的输入端，二选一选择器(402)的输出端接D触发器(403)的输入端，其它四级类似的比较--选择电路与该第一级电路相同。

4、根据权利要求1所述的应用于光同步数字传送系统的并行帧对齐电路，其特征在于通道选择单元(5)由六级类似的寄存--选择电路构成，其中第一级电路由二选一选择器(501)、32位D触发器(502)、64位D触发器(503)所组成，32位D触发器(502)的输入端接输入数据中的低32位“A31-A0”，32位D触发器(502)的输出端接二选一选择器(501)的输入端，二选一选择器(501)的输出端接64位D触发器(503)的输入端，其它五级类似的寄存--选择电路与该第一级电路相同。