CN104978292B - 用来进行去偏斜控制的方法与装置 - Google Patents
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Abstract
本发明提供一种用来进行去偏斜控制的方法与装置，该方法应用于一电子装置，该方法包含有下列步骤：分别在该电子装置的多个线道进行符元检测，以决定一特定符元分别在该多个线道中的位置；依据该特定符元分别在该多个线道中的位置，选择性地重新排列该多个线道中的解码数据，以产生分别对应于该多个线道的多组去偏斜数据；以及藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间，以控制该多组去偏斜数据各自的开头同时输出。
Description
技术领域
本发明涉及解决具备多个线道(Lane)的电子装置的数据偏斜(Data Skew)，尤其涉及一种用来进行去偏斜控制(De-skew Control)的方法及装置。
背景技术
数据偏斜(Data Skew)是具备多个线道(Lane)的传统电子装置于进行数据传输时可能出现的问题之一。例如：该传统电子装置可具备快速外围组件互连(PeripheralComponent Interconnect Express，PCI Express；可简称为“PCIe”)端口，以供和外部装置沟通。又例如：该传统电子装置可具备快速外围组件互连总线，以供该传统电子装置中的多个内部模块之间的沟通。依据相关技术，该传统电子装置的架构往往需要各种额外的控制机制，以期解决数据偏斜的问题。然而，新的问题诸如一些副作用就衍生出来了。例如：一种传统的方法建议采用不同时钟相位来尝试采样，以取得分别对应于上述不同时钟相位的多个采样结果，并在该多个采样结果当中尝试找到正确的采样结果，这会造成整个硬件架构(尤其是缓冲器的大小、时钟源的大小)过大，且相关成本亦对应地增加。另一种传统的方法建议在该传统电子装置的物理层当中采用不同的时钟域(Clock Domain)来写入、且采用相同的时钟域来读取，这会造成整个硬件架构过于复杂，尤其是需要利用许多额外的控制信号来控管数据流。另一种传统的方法建议将某一个预定符元(symbol)直接移到第一个位，这会造成该传统电子装置无法相容于新架构，且会造成相当长的等待时间(Latency)。因此，需要一种新颖的方法来提升数据传输的效能。
发明内容
本发明之一目的在于提供一种用来进行去偏斜控制(De-skew Control)的方法及装置，以解决上述问题。
本发明之一目的在于提供一种用来进行去偏斜控制的方法及装置，以提升数据传输的效能。
本发明之一目的在于提供一种用来进行去偏斜控制的方法及装置，以在不造成额外的副作用的状况下提升电子装置的效能。
本发明的优选实施例中提供一种用来进行去偏斜控制的方法，该方法系应用于一电子装置，该方法包含有下列步骤：分别于该电子装置的多个线道(Lane)进行符元(Symbol)检测，以决定一特定符元分别在该多个线道中的位置；依据该特定符元分别在该多个线道中的位置，选择性地重新排列该多个线道中的解码数据，以产生分别对应于该多个线道的多组去偏斜数据；以及藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间，以控制该多组去偏斜数据各自的开头同时输出。
本发明的优选实施例中提供一种用来进行去偏斜控制的装置，该装置包含一电子装置的至少一部分，该装置包含有：多个符元检测器；多个去偏斜电路，耦接至该多个符元检测器；以及一控制电路，耦接至该多个去偏斜电路。该多个符元检测器系用来分别于该电子装置的多个线道进行符元检测，以决定一特定符元分别在该多个线道中的位置。另外，该多个去偏斜电路系用来依据该特定符元分别在该多个线道中的位置，选择性地重新排列该多个线道中的解码数据，以产生分别对应于该多个线道的多组去偏斜数据。此外，该控制电路系用来藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间，以控制该多组去偏斜数据各自的开头同时输出。
本发明的好处之一是，本发明的方法与装置能提升数据传输的效能。另外，相较于相关技术，本发明的方法与装置能在不造成额外的副作用的状况下提升电子装置的效能。尤其是，依据本发明的方法与装置所实现的电子装置不会有整个硬件架构过大的问题、也不会有整个硬件架构过于复杂(例如需要利用许多额外的控制信号来控管数据流)的问题、更不会有等待时间过长的问题。
附图说明
图1为依据本发明一第一实施例的一种用来进行去偏斜控制(De-skew Control)的装置的示意图。
图2为依据本发明一实施例的一种用来进行去偏斜控制的方法的流程图。
图3绘示图2所示方法在一实施例中所涉及的控制方案，其中该控制方案系以图1所示装置当中关于某一线道(Lane)的实施细节为例。
图4绘示图3所示的桶移位器(Barrel Shifter)的实施细节。
图5绘示图3所示控制方案在一实施例中所涉及的一部分信号。
图6绘示图5所示实施例中的另一部分信号，其中图5所示的时钟信号亦绘示于图6以供作为时序参考。
图7绘示图5所示实施例中的另一部分信号，其中图5所示的时钟信号亦绘示于图7以供作为时序参考。
图8绘示图3所示控制方案在另一实施例中所涉及的一部分信号。
图9绘示图8所示实施例中的另一部分信号，其中图8所示的时钟信号亦绘示于图9以供作为时序参考。
图10绘示图8所示实施例中的另一部分信号，其中图8所示的时钟信号亦绘示于图10以供作为时序参考。
图11绘示图8所示实施例中的另一部分信号，其中图8所示的时钟信号亦绘示于图11以供作为时序参考。
【符号说明】
100 用来进行去偏斜控制的装置
110 电子装置的物理层
120 电子装置的介质访问控制层
122-0，122-1，…，122-n 符元检测器
124 解码器
126-0，126-1，…，126-n 去偏斜电路
128 控制电路
200 用来进行去偏斜控制的方法
210 符元检测步骤
220 选择性地重新排列解码数据的步骤
230 选择性地延迟输出时间的步骤
310 第一部分电路
320 第二部分电路
322 桶移位器
324 合并单元
330 第三部分电路
331，333，DFF D型触发器
332，334，MUX 多工器
com_det_0，com_det_1，…，
com_det_n 特定符元检测信号
com_det_lane_0，com_det_lane_1，…，
com_det_lane_n 调准标志信号
com_post_0，com_post_1，…，
com_post_n，
com_post_lat_0，com_post_lat_1，…，
com_post_lat_n 符元检测器的输出信号
Data_in_0，Data_in_1，Data_in_2，
Data_in_3，Data_in_4，Data_in_5，
Data_in_6，Data_in_7 桶移位器的数据输入端子
Data_out_0，Data_out_1，Data_out_2，
Data_out_3，Data_out_4，Data_out_5，
Data_out_6，Data_out_7 桶移位器的数据输出端子
error_flag错误标志信号
large_skew_det_lane_0，
large_skew_det_lane_1，…，
large_skew_det_lane_n大偏斜标志信号
PCLK 时钟信号
pwr_rst_n重设信号
RxData_0，RxData_1，…，RxData_n符元检测器的输入信号
RxData_0_r，RxData_1_r，…，
RxData_n_r D型触发器的输出信号
RxData_align_0，RxData_align_1，…，
RxData_align_n 控制电路的输出信号
RxData_align_tmp_n多工器的输出信号
RxData_sft_0，RxData_sft_1，…，
RxData_sft_n去偏斜电路的输出信号
RxData_sft_0_r，RxData_sft_1_r，…，
RxData_sft_n_r，
RxData_align_tmp_n_r D型触发器的输出信号
Sel[2:0] 选择信号
Sel[0]，Sel[1]，Sel[2] 选择信号的位
具体实施方式
图1为依据本发明一第一实施例的一种用来进行去偏斜控制(De-skew Control)的装置100的示意图。装置100包含一电子装置的至少一部分(例如：一部分或全部)。例如：装置100可包含该电子装置的一控制电路，诸如以一集成电路(Integrated Circuit，IC)来实现的控制电路。又例如：装置100可包含该电子装置的全部，诸如该电子装置本身。又例如：装置100可为包含该电子装置的一系统，诸如一计算机系统。该电子装置的例子可包含(但不限于)：个人计算机(Personal Computer)、外接式存储设备(例如：外接式硬式磁碟机)、或个人计算机的内部模块。依据本实施例，该电子装置具备多个线道(Lane)诸如线道0、线道1、…、与线道n，以供进行数据传输(例如：内部数据传输；又例如：对外数据传输)，其中装置100可去除该多个线道上的接收数据的数据偏斜(Data Skew)，以确保上述的接收数据的正确性。为了便于理解，本实施例中的该电子装置可符合快速外围组件互连(Peripheral Component Interconnect Express，PCI Express；可简称为“PCIe”)标准。这只是为了说明的目的而已，并非对本发明的限制。
关于快速外围组件互连技术，可参考外围组件互连组织(PCI Special InterestGroup)于2010年11月第3.0版的“快速外围组件互连基础标准”(PCI Express basespecification Revision3.0，November2010)，也可参考英特尔(Intel)公司于2011年9月第4.0版的技术文件“针对快速外围组件互连、串行先进技术附接(Serial AdvancedTechnology Attachment，Serial ATA；可简称为“SATA”)、与通用串行总线(UniversalSerial Bus，USB)3.0架构的物理接口”(PHY Interface for the PCI Express，SATA andUSB3.0Architectures Revision4.0，September2011)。为了简明起见，这些技术的细节不在此赘述。
如图1所示，装置100包含：多个符元(Symbol)检测器122-0、122-1、…、与122-n，分别对应于线道0、线道1、…、与线道n，其中该多个符元检测器122-0、122-1、…、与122-n分别耦接至该电子装置的一物理层(Physical Layer)110；一解码器124，其中解码器124耦接至该多个符元检测器122-0、122-1、…、与122-n；多个去偏斜电路126-0、126-1、…、与126-n，分别对应于线道0、线道1、…、与线道n，其中该多个去偏斜电路126-0、126-1、…、与126-n分别耦接至该多个符元检测器122-0、122-1、…、与122-n，且均耦接至解码器124；以及一控制电路128，其中控制电路128耦接至该多个去偏斜电路126-0、126-1、…、与126-n，而控制电路128的多个输出信号诸如图1最上方的各个输出信号均送往该电子装置的一数据链路层(Data Link Layer，DLL；未显示于图1)。依据本实施例，装置100中的一调准电路(AlignCircuit)可包含该多个符元检测器122-0、122-1、…、与122-n，上述的解码器124，该多个去偏斜电路126-0、126-1、…、与126-n，以及上述的控制电路128，其中该调准电路中的这些元件均设置于该电子装置的一介质访问控制层(Medium Access Control Layer，MAC Layer)120当中。亦即，介质访问控制层120可包含：该多个符元检测器122-0、122-1、…、与122-n；解码器124；该多个去偏斜电路126-0、126-1、…、与126-n；以及控制电路128。另外，该电子装置通常包含多个时钟域(Clock Domain)，而上述的调准电路所属的时钟域仅仅为该多个时钟域中的一特定时钟域。尤其是，该多个符元检测器122-0、122-1、…、与122-n自物理层110接收一时钟信号PCLK以及分别对应于该多个线道的多个数据信号，诸如该多个符元检测器122-0、122-1、…、与122-n各自的输入信号RxData_0、RxData_1、…、与RxData_n，以供进行该符元检测，其中时钟信号PCLK属于该多个时钟域中的该特定时钟域。此外，本实施例的装置100可包含物理层110。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的一变化例，物理层110也可位于装置100之外。依据本实施例的另一变化例，除了上述的该调准电路之外，介质访问控制层120也可包含其它元件。
请注意，本实施例中以(n+1)个线道诸如线道0、线道1、…、与线道n作为该多个线道的例子，其中符号“n”可代表一正整数。这只是为了说明的目的而已，并非对本发明的限制。例如：在n＝1的状况下，上述的(n+1)个线道包含两个线道，即线道0与线道1，其中线道n等同于线道1。于是，在此状况下，图1中以索引n来标示的任一元件等同于索引1来标示的相对应元件；亦即，符元检测器122-n等同于符元检测器122-1，并且去偏斜电路126-n等同于去偏斜电路126-1。相仿地，在此状况下，图1中以索引n来标示的任一信号等同于索引1来标示的相对应信号。
基于图1所示的架构，装置100(尤其是其内的该调准电路)可进行去偏斜控制，以确保输出至该数据链路层的数据的正确性，使得该电子装置具备极佳的数据传输效能。关于其运作的实施细节，请参考图2进一步说明。
图2为依据本发明一实施例的一种用来进行去偏斜控制的方法200的流程图。上述的方法200可应用于图1所示的装置100；该方法说明如下：
在步骤210中，该多个符元检测器122-0、122-1、…、与122-n分别在该多个线道(诸如线道0、线道1、…、与线道n)进行符元检测，以决定一特定符元分别在该多个线道中的位置。例如：该特定符元可为符元COM，其中符元COM为快速外围组件互连技术领域的普通技术人员所熟知，故其定义不在此赘述。这只是为了说明的目的而已，并非对本发明的限制。例如：该特定符元可为一预定符元，其中该预定符元并不一定是上述的符元COM。
尤其是，装置100可利用该多个符元检测器122-0、122-1、…、与122-n各自的输入信号RxData_0、RxData_1、…、与RxData_n，来分别从物理层110输入待解码数据，并且可利用该多个符元检测器122-0、122-1、…、与122-n各自的输出信号com_post_0、com_post_1、…、与com_post_n来输出该特定符元分别在该多个线道(诸如线道0、线道1、…、与线道n)中的位置。这只是为了说明的目的而已，并非对本发明的限制。例如：装置100也可利用该多个符元检测器122-0、122-1、…、与122-n各自的输出信号com_post_lat_0、com_post_lat_1、…、与com_post_lat_n来输出该特定符元分别在该多个线道(诸如线道0、线道1、…、与线道n)中的位置。
在步骤220中，该多个去偏斜电路126-0、126-1、…、与126-n依据该特定符元分别在该多个线道(诸如线道0、线道1、…、与线道n)中的位置，选择性地重新排列该多个线道中的解码数据，以产生分别对应于该多个线道的多组去偏斜数据，其中装置100藉由利用解码器124对来自物理层110的待解码数据进行解码，以产生这些解码数据，以供该多个去偏斜电路126-0、126-1、…、与126-n选择性地进行重新排列。例如：装置100可利用该多个去偏斜电路126-0、126-1、…、与126-n各自的输出信号RxData_sft_0、RxData_sft_1、…、与RxData_sft_n，来分别输出该多组去偏斜数据。
在步骤230中，控制电路128藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间，以控制该多组去偏斜数据各自的开头同时输出。例如：装置100可利用控制电路128的输出信号RxData_align_0、RxData_align_1、…、与RxData_align_n，来同步地输出该多组去偏斜数据。依据本实施例，控制电路128可产生分别对应于线道0、线道1、…、与线道n的多个特定符元检测信号com_det_0、com_det_1、…、与com_det_n(其分别代表线道0、线道1、…、与线道n上的该特定符元的出现)，并产生该多个特定符元检测信号com_det_0、com_det_1、…、与com_det_n的衍生信号，诸如分别对应于线道0、线道1、…、与线道n的多个调准标志(Align Flag)信号com_det_lane_0、com_det_lane_1、…、与com_det_lane_n，其中该多个调准标志信号com_det_lane_0、com_det_lane_1、…、与com_det_lane_n中的任何一个，诸如调准标志信号com_det_lane_n0(其中符号“n0”可代表落入区间[0，n]的范围的任一整数)，可随着该多个特定符元检测信号com_det_0、com_det_1、…、与com_det_n中的对应的特定符元检测信号com_det_n0的某一次起伏，而接着由某一电平(例如：一低电平)被切换至另一电平(例如：一高电平)，以供进行同步控制。例如：装置100(尤其是其内的控制电路128)可输出该多个调准标志信号com_det_lane_0、com_det_lane_1、…、与com_det_lane_n，以同步其它的信号，诸如多个快速外围组件互连物理接口(PHYInterface for PCI Express，PIPE)信号。
实作上，步骤210至步骤230的运作均可在该电子装置的一连线训练(LinkTraining)阶段中进行，并且在该连线训练阶段之后，该电子装置的连线训练就完成，使得该电子装置在后续进行数据传输时，可以避免数据偏斜(Data Skew)的问题，诸如各线道的线长不吻合、或是该电子装置的一去串行化电路(De-serialization Circuit)的时钟数据恢复(Clock Data Recovery)运作中的延迟…等因素所致的数据偏斜。于是，在该多个线道上的接收数据被投送(Deliver)至上述的数据链路层之前，本发明的装置100以及方法200可确保上述的接收数据依照正确的顺序在该多个线道上同时地输出。相较于相关技术，依据本发明的装置100以及方法200能实施低成本的精简架构，即可对抗数据偏斜。另外，本发明的装置100以及方法200在未来(例如：在未来随着快速外围组件互连技术的进展而面对更大的数据偏斜的状况下)可轻易地扩展其应用范围。
请注意，由于上述的该连线训练以及该去串行化电路均为快速外围组件互连技术领域的普通技术人员所熟知，故为了简明起见，其实施细节不在此赘述。
图3绘示图2所示方法200在一实施例中所涉及的控制方案，其中该控制方案以图1所示装置100当中关于某一线道诸如线道n的实施细节为例。依据本实施例，该多个去偏斜电路126-0、126-1、…、与126-n中的每一去偏斜电路，诸如去偏斜电路126-n0(其中符号“n0”可代表落入区间[0，n]的范围的任一整数)，可包含一桶移位器(Barrel Shifter)。依据该特定符元分别在该多个线道(诸如线道0、线道1、…、与线道n)中的位置，该多个去偏斜电路126-0、126-1、…、与126-n利用各自的桶移位器选择性地重新排列该多个线道中的解码数据以产生分别对应于该多个线道的该多组去偏斜数据。
以去偏斜电路126-n作为去偏斜电路126-n0的一例：去偏斜电路126-n可包含多组D型触发器(D Flip-Flop){DFF}，诸如第一部分电路310当中的四组D型触发器(其每一组均标示为“DFFx8”，这表示这四组D型触发器中的每一组有八个D型触发器)、以及第二部分电路320当中的四组D型触发器(其每一组均标示为“DFFx8”，这表示这四组D型触发器中的每一组有八个D型触发器)；其中符号“rst”代表重设(Reset)端子，可用来接收对应于线道n的重设信号pwr_rst_n，以因应重设信号pwr_rst_n的控制来重设。请注意，基于第一部分电路310当中的四组D型触发器所组成的架构，去偏斜电路126-n可利用快速外围组件互连的数据特性，尤其是该连线训练时的副本数据(Duplicated Data)的特性，来建立想要的数据格式。另外，去偏斜电路126-n中的第二部分电路320可包含桶移位器322与合并单元(MergingUnit)324，其中桶移位器322依据解码器124所输出的选择信号Sel[2:0](其中一信号的信号名称后紧随的符号“[:]”代表该信号的一系列位；以下同义)来选择性地重新排列对应的线道n中的解码数据，并且合并单元324进行合并运作，以产生对应于线道n的一组去偏斜数据。尤其是，选择信号Sel[2:0]可包含(或载有)三个位Sel[0]、Sel[1]、与Sel[2]，并且解码器124可依据该特定符元在线道n中的位置，来产生选择信号Sel[2:0]，其中解码器124可基于表1所示的对照表来产生上述的选择信号Sel[2:0]。
表1
通过相似的说明，第一部分电路310与第二部分电路320的架构以及对应的操作方法可以扩展至该多个线道的每一个，诸如线道0、线道1、…、与线道n中的任一线道n0，其中为了便于理解，相关元件(诸如第一部分电路310与第二部分电路320)以及相关信号当中某些信号名称不含有线道符号“n”者(诸如选择信号Sel[2:0])可以加上线道符号“n0”，以表示针对线道n0的元件(诸如第一部分电路310-n0与第二部分电路320-n0)及对应的信号(诸如选择信号Sel(n0)[2:0])，并且其它相关信号的信号名称中的线道符号“n”可以重新标示为线道符号“n0”，以表示针对线道n0的对应的信号。例如：选择信号Sel(n0)[2:0]可包含三个位Sel(n0)[0]、Sel(n0)[1]、与Sel(n0)[2]，并且解码器124可依据该特定符元在线道n0中的位置，来产生选择信号Sel(n0)[2:0]，其中解码器124可基于表2所示的对照表来产生上述的选择信号Sel(n0)[2:0]。
表2
依据本实施例，该多个符元检测器122-0、122-1、…、与122-n可分别产生这些输出信号com_post_0、com_post_1、…、与com_post_n，以供输出该特定符元分别在该多个线道(诸如线道0、线道1、…、与线道n)中的位置。另外，该多个符元检测器122-0、122-1、…、与122-n可分别产生这些输出信号com_post_0、com_post_1、…、与com_post_n的衍生信号，诸如这些输出信号com_post_lat_0、com_post_lat_1、…、与com_post_lat_n，以供输出该特定符元分别在该多个线道(诸如线道0、线道1、…、与线道n)中的位置，其中这些输出信号com_post_lat_0、com_post_lat_1、…、与com_post_lat_n中的任何一个，诸如输出信号com_post_lat_n0(其中符号“n0”可代表落入区间[0，n]的范围的任一整数)，可依据这些输出信号com_post_0、com_post_1、…、与com_post_n中的对应的输出信号com_post_n0在某一时钟周期内的值，而接着在后续的多个时钟周期内输出相同的值，以供进行相关控制。例如：若输出信号com_post_n0在上述该某一时钟周期内所载的值等于0，则输出信号com_post_lat_n0在后续的该多个时钟周期内所载的值也等于0。又例如：若输出信号com_post_n0在上述该某一时钟周期内所载的值等于4，则输出信号com_post_lat_n0在后续的该多个时钟周期内所载的值也等于4。于是，解码器124可依据该特定符元在线道n0中的位置，来产生选择信号Sel(n0)[2:0]。
尤其是，该多个线道可包含一特定线道(例如：线道n0)，并且该多个去偏斜电路126-0、126-1、…、与126-n可包含对应于该特定线道的一特定去偏斜电路(例如：对应于线道n0的去偏斜电路126-n0)。当该特定符元在该特定线道(例如：线道n0)中的位置并非位于一预定位置时，该特定去偏斜电路(例如：去偏斜电路126-n0)依据该特定符元在该特定线道中的位置重新排列该特定线道(例如：线道n0)中的解码数据，以产生对应于该特定线道的一特定组去偏斜数据。
图4绘示图3所示的桶移位器322的实施细节。如图4所示，桶移位器322可包含多个多工器{MUX}。尤其是，图4所示架构包含数据输入端子Data_in_0、Data_in_1、Data_in_2、Data_in_3、Data_in_4、Data_in_5、Data_in_6、与Data_in_7，且还包含数据输出端子Data_out_0、Data_out_1、Data_out_2、Data_out_3、Data_out_4、Data_out_5、Data_out_6、与Data_out_7，其中数据输出端子Data_out_0、Data_out_1、Data_out_2、与Data_out_3分别对应于图3所示的桶移位器322的右侧的数据输出端子(由上至下)，而数据输入端子Data_in_0、Data_in_1、Data_in_2、Data_in_3、Data_in_4、Data_in_5、Data_in_6、与Data_in_7分别对应于图3所示的桶移位器322的左侧的数据输入端子(由上至下)。如此，数据输入端子Data_in_0、Data_in_2、Data_in_4、与Data_in_6可分别用来接收输入信号RxData_n[7:0]、RxData_n[15:8]、RxData_n[23:16]、与RxData_n[31:24]，且数据输入端子Data_in_1、Data_in_3、Data_in_5、与Data_in_7可分别用来接收图3所示的第一部分电路310中的该四组D型触发器的输出信号RxData_n_r[7:0]、RxData_n_r[15:8]、RxData_n_r[23:16]、与RxData_n_r[31:24]。另外，上述的选择信号Sel[2:0]的该三个位Sel[0]、Sel[1]、与Sel[2]分别控制图4所示架构当中的第一行多工器、第二行多工器、与第三行多工器，而数据输出端子Data_out_0、Data_out_1、Data_out_2、Data_out_3、与Data_out_4的输出可视为有效(Valid)输出数据。例如：在上述的选择信号Sel[2:0]基于表1来产生的状况下，图4所示的架构可将带有某一符元(例如：一指定符元；又例如：该特定符元)的字节移到数据输出端子Data_out_0。尤其是，在上述的选择信号Sel[2:0]基于表1来产生的状况下，桶移位器322可将对应于线道n的解码数据排列成选择信号Sel[2:0]所指定的格式。
通过相似的说明，图3与图4所示的架构以及对应的操作方法可以扩展至该多个线道的每一个，诸如线道0、线道1、…、与线道n中的任一线道n0。相仿地，为了便于理解，相关元件(诸如桶移位器322)以及相关信号当中某些信号名称不含有线道符号“n”者(诸如选择信号Sel[2:0])可以加上线道符号“n0”，以表示针对线道n0的元件(诸如桶移位器322-n0)及对应的信号(诸如选择信号Sel(n0)[2:0])，并且其它相关信号的信号名称中的线道符号“n”可以重新标示为线道符号“n0”，以表示针对线道n0的对应的信号。例如：在上述的选择信号Sel(n0)[2:0]基于表2来产生的状况下，桶移位器322-n0可将带有某一符元(例如：一指定符元；又例如：该特定符元)的字节移到数据输出端子Data_out_0-n0。尤其是，在上述的选择信号Sel(n0)[2:0]基于表2来产生的状况下，桶移位器322-n0可将对应于线道n0的解码数据排列成选择信号Sel(n0)[2:0]所指定的格式。
请参考图3的最右部分，即第三部分电路330。第三部分电路330可包含其它组D型触发器{DFF}，诸如两组D型触发器331与333(其每一组均标示为“DFFx32”，这表示这两组D型触发器中的每一组有三十二个D型触发器)。如图3所示，第三部分电路330可还包含多个多工器诸如多工器332与334，以供分别依据相关信号(诸如调准标志信号com_det_lane_n与大偏斜标志信号large_skew_det_lane_n)来进行多工选择(Multiplexing)运作。例如：若调准标志信号com_det_lane_n载有逻辑值0，则多工器332多工选择输出信号RxData_sft_n；否则(亦即，在调准标志信号com_det_lane_n载有逻辑值1的状况下)，多工器332多工选择输出信号RxData_sft_n_r(亦即，第三部分电路330当中位于左侧的该组D型触发器331的输出信号)。又例如：若大偏斜标志信号large_skew_det_lane_n载有逻辑值0，则多工器334多工选择多工器332的输出信号RxData_align_tmp_n；否则(亦即，在大偏斜标志信号large_skew_det_lane_n载有逻辑值1的状况下)，多工器334多工选择输出信号RxData_align_tmp_n_r(亦即，第三部分电路330当中位于右侧的该组D型触发器333的输出信号)。基于图3所示的架构，第三部分电路330可将对应于线道n的该组去偏斜数据选择性的延迟。由于该组D型触发器331可以将对应于线道n的这组去偏斜数据延迟一个时钟周期，并且该组D型触发器333可以将对应于线道n的这组去偏斜数据再多延迟一个时钟周期，故通过上述的多工选择运作，第三部分电路330有能力将对应于线道n的这组去偏斜数据延迟一个时钟周期或两个时钟周期。由于第三部分电路330藉由缓冲处理对应于线道n的该组去偏斜数据来选择性地延迟这组去偏斜数据的输出时间，故第三部分电路330可视为控制电路128当中对应于线道n的选择性延迟电路。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，第三部分电路330的架构可予以变化。例如：第三部分电路330中的多组D型触发器{DFF}的组数可以增加，以增加第三部分电路330的最大延迟能力，其中每多增加一组D型触发器可以再多延迟一个时钟周期。请注意，第三部分电路330设置于图1所示的控制电路128当中，亦即，第三部分电路330中的这些元件属于控制电路128。另外，控制电路128可依据输出信号RxData_sft_n[31:0]产生调准标志信号com_det_lane_n以及错误标志信号error_flag。
通过相似的说明，第三部分电路330的架构以及对应的操作方法可以扩展至该多个线道的每一个，诸如线道0、线道1、…、与线道n中的任一线道n0，其中为了便于理解，相关元件(诸如第三部分电路330、该两组D型触发器331与333、以及多工器332与334)可以加上线道符号“n0”，以表示针对线道n0的元件(诸如第三部分电路330-n0、两组D型触发器331-n0与333-n0、以及多工器332-n0与334-n0)，并且相关信号的信号名称中的线道符号“n”可以重新标示为线道符号“n0”，以表示针对线道n0的对应的信号。例如：若调准标志信号com_det_lane_n0载有逻辑值0，则多工器332-n0多工选择输出信号RxData_sft_n0；否则(亦即，在调准标志信号com_det_lane_n0载有逻辑值1的状况下)，多工器332-n0多工选择输出信号RxData_sft_n0_r(亦即，对应于第一级延迟的一组D型触发器331-n0的输出信号)。又例如：若大偏斜标志信号large_skew_det_lane_n0载有逻辑值0，则多工器334-n0多工选择多工器332-n0的输出信号RxData_align_tmp_n0；否则(亦即，在大偏斜标志信号large_skew_det_lane_n0载有逻辑值1的状况下)，多工器334-n0多工选择输出信号RxData_align_tmp_n0_r(亦即，对应于第二级延迟的一组D型触发器333-n0的输出信号)。于是，基于图3所示的架构复制品(其中线道n扩展为上述的线道n0)，控制电路128中的第三部分电路330-n0可将对应于线道n0的该组去偏斜数据选择性的延迟。由于该组D型触发器331-n0可以将对应于线道n0的这组去偏斜数据延迟一个时钟周期，并且该组D型触发器333-n0可以将对应于线道n0的这组去偏斜数据再多延迟一个时钟周期，故通过针对线道n0的这些多工选择运作，控制电路128中的第三部分电路330-n0有能力将对应于线道n0的这组去偏斜数据延迟一个时钟周期或两个时钟周期。由于第三部分电路330-n0藉由缓冲处理对应于线道n0的该组去偏斜数据来选择性地延迟这组去偏斜数据的输出时间，故第三部分电路330-n0可视为控制电路128当中对应于线道n0的选择性延迟电路。
如此，控制电路128可利用分别对应于该多个线道的多个D型触发器(例如：分别对应于线道0、线道1、…、与线道n的(n+1)组D型触发器331-0、331-1、…、与331-n，其均可视为第一级延迟；又例如：分别对应于线道0、线道1、…、与线道n的(n+1)组D型触发器333-0、333-1、…、与333-n，其均可视为第二级延迟)来缓冲处理该多组去偏斜数据，以选择性地延迟该多组去偏斜数据的输出时间。尤其是，控制电路128可利用该多个D型触发器中的一组D型触发器(例如：对应于线道n0的该组D型触发器331-n0)，将该多组去偏斜数据当中对应于线道n0的该组偏斜数据延迟一个时钟周期，并且，控制电路128可选择性地取得该组D型触发器的输入与输出，以供进一步使用。另外，控制电路128可利用该多个D型触发器中的另一组D型触发器(例如：对应于线道n0的该组D型触发器333-n0)，将该多组去偏斜数据当中对应于线道n0的该组偏斜数据再多延迟一个时钟周期，并且，控制电路128可选择性地取得该另一组D型触发器的输入与输出，以供进一步使用。这只是为了说明的目的而已，并非对本发明的限制。依据本实施例的某些变化例，控制电路128的架构可予以变化。例如：控制电路128中针对线道n0的多组D型触发器{DFF}的组数可以增加，以增加控制电路128针对线道n0的最大延迟能力，其中每多增加一组D型触发器可以再多延迟一个时钟周期。另外，控制电路128可依据输出信号RxData_sft_n0[31:0]产生调准标志信号com_det_lane_n0以及上述的错误标志信号error_flag。如此，控制电路128可依据输出信号RxData_sft_0、RxData_sft_1、…、与RxData_sft_n产生错误标志信号error_flag。
在本实施例中，当检测到该特定符元分别在该多个线道(诸如线道0、线道1、…、与线道n)中的位置并不对应于同一时钟周期、且该多个线道之中的任一线道(例如：线道n0)的数据偏斜超过一预定值，装置100终止对该线道进行去偏斜。尤其是，在该预定值等同于四个符元时间的状况下，当检测到该特定符元分别在该多个线道中的位置并不对应于同一时钟周期、且线道n0的数据偏斜超过四个符元时间，装置100可利用大偏斜标志信号large_skew_det_lane_n0来指出这个状况，以终止对线道n0进行去偏斜。这只是为了说明的目的而已，并非对本发明的限制。例如：在该预定值等同于四个符元时间的状况下，当检测到该特定符元分别在该多个线道中的位置并不对应于同一时钟周期、且线道n0的数据偏斜超过四个符元时间，装置100可通过大偏斜标志信号large_skew_det_lane_n0来指出这个状况，以终止对该多个线道(诸如线道0、线道1、…、与线道n)进行去偏斜。
请注意，该预定值可等同于四个符元时间。这只是为了说明的目的而已，并非对本发明的限制。例如：控制电路128中针对线道n0的多组D型触发器{DFF}的组数(或延迟级数)可以增加，以增加控制电路128针对线道n0的最大延迟能力，其中每多增加一组D型触发器(亦即，延迟级数每多增加一级)可以再多延迟一个时钟周期。此状况下，该预定值可以对应地增加，其中该预定值的增加量可以对应于控制电路128中针对线道n0的多组D型触发器{DFF}的组数的增加量(或延迟级数的增加量)。尤其是，该预定值的增加量可以是控制电路128中针对线道n0的多组D型触发器{DFF}的组数的增加量(或延迟级数的增加量)的四倍。
图5绘示图3所示控制方案在一实施例中所涉及的一部分信号，而图6绘示图5所示实施例中的另一部分信号，并且图7绘示图5所示实施例中的另一部分信号，其中图5所示的时钟信号PCLK亦绘示于图6与图7以供作为时序参考。基于图1、图3、与图4所示架构以及上列各个实施例的说明，本实施例当中属于上述的调准电路的各个信号可依据图2方法200而产生。为了简明起见，本实施例与前述实施例/变化例相仿之处不再重复赘述。
图8绘示图3所示控制方案在另一实施例中所涉及的一部分信号，而图9绘示图8所示实施例中的另一部分信号，且图10绘示图8所示实施例中的另一部分信号，并且图11绘示图8所示实施例中的另一部分信号，其中图8所示的时钟信号PCLK亦绘示于图9、图10、与图11以供作为时序参考。基于图1、图3、与图4所示架构以及上列各个实施例的说明，本实施例当中属于上述的调准电路的各个信号可依据图2方法200而产生。
在本实施例中，装置100切换大偏斜标志信号large_skew_det_lane_0的逻辑值，以指出线道0的数据偏斜过大。另外，装置100没有切换大偏斜标志信号large_skew_det_lane_1的逻辑值，这表示线道1的数据偏斜没有过大。为了简明起见，本实施例与前述实施例/变化例相仿之处不再重复赘述。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (18)
1.一种用来进行去偏斜控制的方法，该方法应用于电子装置，该方法包含有下列步骤：
分别于该电子装置的多个线道进行符元检测，以决定特定符元分别在该多个线道中的位置；
依据该特定符元分别在该多个线道中的位置，选择性地重新排列该多个线道中的解码数据，以产生分别对应于该多个线道的多组去偏斜数据；以及
藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间，以控制该多组去偏斜数据各自的开头同时输出；
其中依据该特定符元分别在该多个线道中的位置选择性地重新排列该多个线道中的解码数据以产生分别对应于该多个线道的该多组去偏斜数据的步骤包含：
依据该特定符元分别在该多个线道中的位置，利用分别对应于该多个线道的多个桶移位器选择性地重新排列该多个线道中的解码数据以产生分别对应于该多个线道的该多组去偏斜数据。
2.如权利要求1所述的方法，其中该多个线道包含特定线道；以及依据该特定符元分别在该多个线道中的位置选择性地重新排列该多个线道中的解码数据以产生分别对应于该多个线道的该多组去偏斜数据的步骤还包含：
当该特定符元在该特定线道中的位置并非位于预定位置时，依据该特定符元在该特定线道中的位置重新排列该特定线道中的解码数据，以产生对应于该特定线道的特定组去偏斜数据。
3.如权利要求1所述的方法，其中藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间以控制该多组去偏斜数据各自的开头同时输出的步骤包含：
利用分别对应于该多个线道的多个D型触发器来缓冲处理该多组去偏斜数据，以选择性地延迟该多组去偏斜数据的输出时间。
4.如权利要求3所述的方法，其中藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间以控制该多组去偏斜数据各自的开头同时输出的步骤还包含：
利用该多个D型触发器中的一组D型触发器，将该多组去偏斜数据中的一组偏斜数据延迟一个时钟周期；以及
选择性地取得该组D型触发器的输入与输出，以供进一步使用。
5.如权利要求4所述的方法，其中藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间以控制该多组去偏斜数据各自的开头同时输出的步骤还包含：
利用该多个D型触发器中的另一组D型触发器，将该多组去偏斜数据中的该组偏斜数据再多延迟一个时钟周期；以及
选择性地取得该另一组D型触发器的输入与输出，以供进一步使用。
6.如权利要求1所述的方法，其中依据该特定符元分别在该多个线道中的位置选择性地重新排列该多个线道中的解码数据以产生分别对应于该多个线道的该多组去偏斜数据的步骤、以及藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间以控制该多组去偏斜数据各自的开头同时输出的步骤在该电子装置的一介质访问控制层中进行。
7.如权利要求6所述的方法，其中该电子装置包含多个时钟域；以及分别在该电子装置的该多个线道进行该符元检测以决定该特定符元分别在该多个线道中的位置的步骤包含：
自该电子装置的物理层接收时钟信号以及分别对应于该多个线道的多个数据信号，以供进行该符元检测，其中该时钟信号属于该多个时钟域中的一特定时钟域。
8.如权利要求1所述的方法，其还包含：
当检测到该特定符元分别在该多个线道中的位置并不对应于同一时钟周期、且该多个线道之中的任一线道的数据偏斜超过预定值，终止对该线道进行去偏斜。
9.如权利要求1所述的方法，其中该电子装置符合快速外围组件互连PCI Express标准。
10.一种用来进行去偏斜控制的装置，该装置包含电子装置的至少一部分，该装置包含有：
多个符元检测器，用来分别于该电子装置的多个线道进行符元检测，以决定特定符元分别在该多个线道中的位置；
多个去偏斜电路，耦接至该多个符元检测器，用来依据该特定符元分别在该多个线道中的位置，选择性地重新排列该多个线道中的解码数据，以产生分别对应于该多个线道的多组去偏斜数据；以及
控制电路，耦接至该多个去偏斜电路，用来藉由缓冲处理该多组去偏斜数据来选择性地延迟该多组去偏斜数据的输出时间，以控制该多组去偏斜数据各自的开头同时输出；
其中该多个去偏斜电路中的每一去偏斜电路包含桶移位器；以及依据该特定符元分别在该多个线道中的位置，该多个去偏斜电路利用各自的桶移位器选择性地重新排列该多个线道中的解码数据以产生分别对应于该多个线道的该多组去偏斜数据。
11.如权利要求10所述的装置，其中该多个线道包含特定线道，并且该多个去偏斜电路包含对应于该特定线道的特定去偏斜电路；以及当该特定符元在该特定线道中的位置并非位于预定位置时，该特定去偏斜电路依据该特定符元在该特定线道中的位置重新排列该特定线道中的解码数据，以产生对应于该特定线道的特定组去偏斜数据。
12.如权利要求10所述的装置，其中该控制电路利用分别对应于该多个线道的多个D型触发器来缓冲处理该多组去偏斜数据，以选择性地延迟该多组去偏斜数据的输出时间。
13.如权利要求12所述的装置，其中该控制电路利用该多个D型触发器中的一组D型触发器，将该多组去偏斜数据中的一组偏斜数据延迟一个时钟周期；以及该控制电路选择性地取得该组D型触发器的输入与输出，以供进一步使用。
14.如权利要求13所述的装置，其中该控制电路利用该多个D型触发器中的另一组D型触发器，将该多组去偏斜数据中的该组偏斜数据再多延迟一个时钟周期；以及该控制电路选择性地取得该另一组D型触发器的输入与输出，以供进一步使用。
15.如权利要求10所述的装置，其中该电子装置的介质访问控制层包含该多个去偏斜电路以及该控制电路。
16.如权利要求15所述的装置，其中该电子装置的该介质访问控制层包含多个时钟域；以及该多个符元检测器自该电子装置的物理层接收时钟信号以及分别对应于该多个线道的多个数据信号，以供进行该符元检测，其中该时钟信号属于该多个时钟域中的特定时钟域。
17.如权利要求10所述的装置，其中当检测到该特定符元分别在该多个线道中的位置并不对应于同一时钟周期、且该多个线道之中的任一线道的数据偏斜超过一预定值，该装置终止对该线道进行去偏斜。
18.如权利要求10所述的装置，其中该电子装置符合快速外围组件互连PCI Express标准。
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