TWI569150B - 用來進行去偏斜控制之方法與裝置 - Google Patents

用來進行去偏斜控制之方法與裝置 Download PDF

Info

Publication number
TWI569150B
TWI569150B TW105101491A TW105101491A TWI569150B TW I569150 B TWI569150 B TW I569150B TW 105101491 A TW105101491 A TW 105101491A TW 105101491 A TW105101491 A TW 105101491A TW I569150 B TWI569150 B TW I569150B
Authority
TW
Taiwan
Prior art keywords
expected
symbol
channels
positions
candidate
Prior art date
Application number
TW105101491A
Other languages
English (en)
Other versions
TW201727503A (zh
Inventor
邱志成
Original Assignee
智原科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 智原科技股份有限公司 filed Critical 智原科技股份有限公司
Priority to TW105101491A priority Critical patent/TWI569150B/zh
Priority to CN201610129759.9A priority patent/CN106980583A/zh
Priority to US15/173,702 priority patent/US20170207903A1/en
Application granted granted Critical
Publication of TWI569150B publication Critical patent/TWI569150B/zh
Publication of TW201727503A publication Critical patent/TW201727503A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/005—Correction by an elastic buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Description

用來進行去偏斜控制之方法與裝置
本發明係有關於解決接收多個絞線對（Twisted Pair）上之網路訊號的電子裝置之資料偏斜（Data Skew），尤指一種用來進行去偏斜控制（De-skew Control）之方法及裝置。
資料偏斜（Data Skew）是具備一網路介面電路的傳統電子裝置於進行資料傳輸時可能出現的問題之一。例如：該傳統電子裝置的該網路介面電路可具有一連接器，以供連接一網路電纜線以透過該網路電纜線存取（Access）網路資源，其中該網路電纜線通常具有多個絞線對（Twisted Pair）諸如四個絞線對，以供傳輸網路訊號。依據相關技術，該傳統電子裝置的架構往往需要各種額外的控制機制，以期解決資料偏斜的問題。然而，新的問題諸如一些副作用就衍生出來了。例如：一種傳統的方法建議採用對應三個絞線對之三個搜尋視窗（Search Window）來尋找這三個絞線對上之資料，以嘗試解決資料偏斜。由於在某一個絞線對上之資料序列僅僅有幾個位元（Several bits）的吻合不能保證這些吻合的位元確實是正確資料，故這三個搜尋視窗分別沿著這三個絞線對上之三個資料序列找到正確資料之機率會對應於這三個搜尋視窗之大小、且對應於資料比較次數。這會造成整個硬體架構（尤其是緩衝器的大小）過大，且相關成本亦對應地增加。另外，增加資料比較次數會造成計算負荷之增加，以致該傳統電子裝置難以應用於高速網路傳輸，諸如吉位元乙太網路（Gigabit Ethernet，可簡稱為「GbE」或「1 GigE」）或10吉位元乙太網路（10 Gigabit Ethernet，可簡稱為「10GE」或「10 GigE」）之應用。因此，需要一種新穎的方法來提昇資料傳輸的效能。
本發明之一目的在於提供一種用來進行去偏斜控制（De-skew Control）之方法及裝置，以解決上述問題。
本發明之一目的在於提供一種用來進行去偏斜控制之方法及裝置，以提昇資料傳輸的效能。
本發明之一目的在於提供一種用來進行去偏斜控制之方法及裝置，以在較少副作用（或沒有副作用）之狀況下提昇電子裝置之效能。
本發明之較佳實施例中提供一種用來進行去偏斜控制之方法，該方法係應用於一電子裝置，該方法包含有下列步驟：對來自一網路電纜線中之複數個絞線對（Twisted Pair）之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道（Channel）上進行符元（Symbol）偵測；基於一預定格式（Predetermined Format），依據該複數個通道中之一第一通道上之一第一符元，決定該複數個通道中之其它通道上之相對應第一預期符元（Expected Symbol），以分別決定該些其它通道上之複數個候選（Candidate）預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量；基於該預定格式，依據該第一通道上之至少一其它符元，於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道；以及利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜。
本發明之較佳實施例中提供一種用來進行去偏斜控制之裝置，上述用來進行去偏斜控制之裝置可包含一電子裝置之至少一部分（例如一部分或全部）。例如：上述用來進行去偏斜控制之裝置可包含一緩衝器（Buffer）、一格式資訊產生器（Format Information Generator）、一預期符元位置產生器（Expected Symbol Position Generator）、與一去偏斜電路（De-skew Circuit），其中該預期符元位置產生器係耦接至該緩衝器與該格式資訊產生器，而該去偏斜電路係耦接至該緩衝器與該預期符元位置產生器，且該緩衝器、該格式資訊產生器、該預期符元位置產生器、與該去偏斜電路均位於該電子裝置中。該緩衝器可用來對來自一網路電纜線中之複數個絞線對之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道上進行符元偵測，而該格式資訊產生器可用來產生一預定格式之格式資訊。另外，基於該預定格式，依據該複數個通道中之一第一通道上之一第一符元，該預期符元位置產生器決定該複數個通道中之其它通道上之相對應第一預期符元，以分別決定該些其它通道上之複數個候選預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量。尤其是，基於該預定格式，依據該第一通道上之至少一其它符元，該預期符元位置產生器於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道。此外，該去偏斜電路可用來利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜。
本發明的好處之一是，本發明之方法與裝置能提昇資料傳輸的效能。另外，相較於相關技術，本發明之方法與裝置能在較少副作用（或沒有副作用）之狀況下提昇電子裝置之效能。尤其是，依據本發明之方法與裝置所實現的電子裝置不會有整個硬體架構過大的問題、也不會有整個硬體架構過於複雜的問題、更不會有等待時間過長的問題。
第1圖為依據本發明一第一實施例之一種用來進行去偏斜控制（De-skew Control）之裝置100的示意圖。裝置100包含一電子裝置之至少一部分（例如：一部分或全部）。例如：裝置100可包含該電子裝置之一控制電路，諸如以一積體電路（Integrated Circuit, IC）來實現之控制電路。又例如：裝置100可包含該電子裝置之全部，諸如該電子裝置本身。又例如：裝置100可為包含該電子裝置之一系統，諸如一計算機系統。該電子裝置的例子可包含（但不限於）：個人電腦（Personal Computer）、外接式儲存設備（例如：外接式硬式磁碟機）、或個人電腦之內部模組。依據本實施例，該電子裝置可具備一網路介面電路。例如：該電子裝置的該網路介面電路可具有一連接器，以供連接一網路電纜線以透過該網路電纜線存取（Access）網路資源，其中該網路電纜線通常具有複數個絞線對（Twisted Pair）諸如四個絞線對，以供傳輸網路訊號。
關於絞線對乙太網路（Ethernet over Twisted Pairs），相關技術中已提供許多實施細節。為了簡明起見，這些技術之細節不在此贅述。隨著傳輸速度的提昇，訊號品質已變成相關技術中很受關注的議題。如果為了確保訊號品質能滿足提昇後之傳輸速度，而將網路系統中之全部的網路電纜線（諸如類型5電纜線（Category 5 cable，可簡稱為「CAT-5電纜線」）全部升級成為更高速的網路電纜線（諸如類型6電纜線（Category 6 cable，可簡稱為「CAT-6電纜線」），勢必造成相關成本的增加。本發明可以在確保訊號品質能滿足提昇後之傳輸速度的狀況下，使用既有的網路電纜線（諸如CAT-5電纜線）。如此，在網路系統中之許多裝置被升級以提昇整體傳輸速度時，本發明容許該些既有的網路電纜線（諸如CAT-5電纜線）被使用於高速網路傳輸，諸如吉位元乙太網路（Gigabit Ethernet，可簡稱為「GbE」或「1 GigE」）或10吉位元乙太網路（10 Gigabit Ethernet，可簡稱為「10GE」或「10 GigE」）之應用。基於第1圖所示之架構，本發明可以在較少副作用（或沒有副作用）之狀況下賦予該電子裝置極佳的資料傳輸效能。在某些實施例中，該電子裝置可以具備分別對應於該複數個絞線對之複數個處理路徑（Processing Path），諸如分別對應於該四個絞線對之四個處理路徑。這只是為了說明的目的而已，並非對本發明之限制。
如第1圖所示，裝置100包含一接收級（Receiver Stage）105、一緩衝器（Buffer）110、一格式資訊產生器（Format Information Generator）120、一預期符元位置產生器（Expected Symbol Position Generator）130、與一去偏斜電路（De-skew Circuit）140，其中預期符元位置產生器130係耦接至緩衝器110與格式資訊產生器120，而去偏斜電路140係耦接至緩衝器110與預期符元位置產生器130，並且接收級105、緩衝器110、格式資訊產生器120、預期符元位置產生器130、與去偏斜電路140均位於該電子裝置中。例如：緩衝器110可包含一先進先出（First In First Out）緩衝器。這只是為了說明的目的而已，並非對本發明之限制。例如：緩衝器110可包含其它類型的緩衝器中之任一者。
依據本實施例，接收級105可（透過該連接器）分別自該複數個絞線對接收複數個差動訊號，以取得複數個資料序列，其中該複數個資料序列分別對應於該複數個差動訊號。另外，該複數個資料序列可被輸入至該複數個處理路徑，而該複數個處理路徑可通過緩衝器110與去偏斜電路140，並且達到去偏斜電路140之下一級。例如：在該複數個絞線對包含該四個絞線對之狀況下，該複數個資料序列可包含四個資料序列，而該複數個處理路徑可包含四個處理路徑。於某些實施例中，去偏斜電路140之該下一級之例子可包含（但不限於）：一維特比解碼器（Viterbi Decoder）。
基於第1圖所示之架構，裝置100（尤其是其內之預期符元位置產生器130）可進行去偏斜控制，以確保資料的正確性，使得該電子裝置具備極佳的資料傳輸效能。關於其運作之實施細節，請參考第2圖進一步說明。
第2圖為依據本發明一實施例之一種用來進行去偏斜控制之方法200的流程圖。上述之方法200可應用於第1圖所示之裝置100；該方法說明如下：
於步驟210中，緩衝器110（例如：該先進先出緩衝器；又例如：其它類型的緩衝器中之任一者）可對來自該網路電纜線中之該複數個絞線對之該複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道（諸如上述之該複數個處理路徑）上進行符元偵測。例如：在該複數個絞線對包含該四個絞線對之狀況下，該複數個通道可包含四個通道A、B、C、與D，而該些通道A、B、C、與D上之符元可分別稱為符元A n、B n、C n、與D n。
於步驟220中，格式資訊產生器120可產生一預定格式之格式資訊。依據本實施例，該複數個資料序列可載有預定資料（Predetermined Data），且該預定資料符合該預定格式。例如：該預定資料可包含閒置資料（Idle Data），而該預定格式可包含一閒置資料格式（Idle Data Format），其中該閒置資料格式指出該閒置資料之複數個符元之預定排列。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，該預定資料可包含其它類型的資料，而該預定格式可包含其它類型的格式。
關於該閒置資料格式，相關技術中已提供許多細節。為了簡明起見，這些細節不在此贅述。
於步驟230中，基於該預定格式，依據該複數個通道中之一第一通道（諸如通道A）上之一第一符元，預期符元位置產生器130可決定該複數個通道中之其它通道（諸如通道B、C、與D）上之相對應第一預期符元（Expected Symbol），以分別決定該些其它通道上之複數個候選（Candidate）預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量；以及，基於該預定格式，依據該第一通道（諸如通道A）上之至少一其它符元（例如：一個或多個其它符元），預期符元位置產生器130可於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道（諸如通道B、C、與D）上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道。例如：預期符元位置產生器130可逐一排除任何不符該預定格式之候選預期符元位置，且只留下符合該預定格式之候選預期符元位置。於是，在步驟230中之運作完成之後，預期符元位置產生器130可決定：該複數個預期符元位置分別為該些留下的候選預期符元位置（亦即，該些符合該預定格式之候選預期符元位置）。
於步驟240中，去偏斜電路140可利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道（諸如通道B、C、與D）上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列（諸如通道A、B、C、與D中之一個或多個通道上之資料序列），以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜。例如：選擇性地延遲該至少一資料序列可藉由利用一延遲電路（其可包含至少一系列延遲單元）來實施。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，選擇性地延遲該至少一資料序列可藉由直接選擇該至少一資料序列當中對應於一偏移量（諸如沿著時間軸、相較於某一時間點之一偏移量）的正確資料來實施，其中該偏移量可對應於某一預期符元位置（諸如該些相對應第一預期符元中之一者）以及該第一符元的位置之間的差值，而該差值可為正值、零、或負值。例如：在該複數個通道包含該四個通道A、B、C、與D之狀況下，去偏斜電路140可依據一組偏移量OFFSET B、OFFSET C、與OFFSET D來直接選擇該四個通道A、B、C、與D上之正確資料來輸出至該下一級，其中通道A之偏移量OFFSET A可以視為零，而偏移量OFFSET B、OFFSET C、與OFFSET D可分別對應於該複數個預期符元位置。尤其是，偏移量OFFSET B、OFFSET C、與OFFSET D可分別作為該複數個預期符元位置之例子；亦即，該複數個預期符元位置可分別為偏移量OFFSET B、OFFSET C、與OFFSET D。又例如：在該複數個通道包含該四個通道A、B、C、與D之狀況下，去偏斜電路140可依據一組偏移量OFFSET A、OFFSET B、OFFSET C、與OFFSET D來直接選擇該四個通道A、B、C、與D上之正確資料來輸出至該下一級。
請注意，第2圖繪示了包含步驟210至步驟240之工作流程。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，該工作流程可予以變化。例如：步驟210至步驟240的運作當中之至少一部分運作（諸如：步驟210至步驟240的運作當中之一部分或全部）可重複地執行。又例如：步驟230的運作與步驟240的運作可同時執行。如此，在不同的例子中，步驟230的運作與步驟240的運作可分別或同時執行。
依據某些實施例，於步驟230中，基於該預定格式，依據該第一通道（諸如通道A）上之該至少一其它符元，預期符元位置產生器130可決定該些其它通道（諸如通道B、C、與D）上之相對應其它預期符元。另外，於該複數個候選預期符元位置中，預期符元位置產生器130可捨棄（Discard）未分別於該些其它通道（諸如通道B、C、與D）上出現該些相對應其它預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。例如：依據某些實施例，於步驟230中，該第一通道（諸如通道A）上之該至少一其它符元可包含一第二符元。另外，基於該預定格式，依據該第一通道（諸如通道A）上之該第二符元，預期符元位置產生器130可決定該些其它通道（諸如通道B、C、與D）上之相對應第二預期符元，其中上述之該些相對應其它預期符元可包含該些相對應第二預期符元。此外，於該複數個候選預期符元位置中，預期符元位置產生器130可捨棄未分別於該些其它通道（諸如通道B、C、與D）上出現該些相對應第二預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
又例如：該第一通道（諸如通道A）上之該至少一其它符元可另包含一第三符元。另外，基於該預定格式，依據該第一通道（諸如通道A）上之該第三符元，預期符元位置產生器130可決定該些其它通道（諸如通道B、C、與D）上之相對應第三預期符元，其中上述之該些相對應其它預期符元可另包含該些相對應第三預期符元。此外，於該複數個候選預期符元位置中，預期符元位置產生器130可捨棄未分別於該些其它通道（諸如通道B、C、與D）上出現該些相對應第三預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
又例如：該第一通道（諸如通道A）上之該至少一其它符元可另包含一第四符元。另外，基於該預定格式，依據該第一通道（諸如通道A）上之該第四符元，預期符元位置產生器130可決定該些其它通道（諸如通道B、C、與D）上之相對應第四預期符元，其中上述之該些相對應其它預期符元可另包含該些相對應第四預期符元。此外，於該複數個候選預期符元位置中，預期符元位置產生器130可捨棄未分別於該些其它通道（諸如通道B、C、與D）上出現該些相對應第四預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
基於第2圖所示方法200，藉由於該複數個候選預期符元位置中排除任何不符該預定格式者，該複數個候選預期符元位置可以快速地減少，使得該複數個預期符元位置可快速地從該複數個候選預期符元位置被選出。於是，依據本發明之方法200與裝置100所實現的電子裝置不需要尋找或決定任何搜尋視窗諸如該傳統的方法中之該三個搜尋視窗中之任一者，並且不需要透過極度地增加緩衝處理空間（尤其是，應於該三個搜尋視窗之緩衝處理空間）來增加找到正確資料之機率。因此，依據本發明之方法200與裝置100所實現的電子裝置不會有整個硬體架構過大的問題、也不會有整個硬體架構過於複雜的問題、更不會有等待時間過長的問題。
第3圖繪示第2圖所示方法於一實施例中所涉及之工作流程300，其中工作流程300可作為步驟230的運作之一例。請注意，在上述資料偏斜的問題嚴重之狀況下，該至少一其它符元可包含多個其它符元。基於該預定格式，預期符元位置產生器130可逐一地依據該些其它符元來捨棄於該複數個候選預期符元位置當中未分別於該些其它通道（諸如通道B、C、與D）上出現該些相對應其它預期符元的位置，直到該些其它通道中之每一其它通道（諸如通道B、C、與D中之每一者）上只剩下一獨一的（Unique）候選預期符元位置，其中該獨一的候選預期符元位置係為該複數個預期符元位置中之一者。這只是為了說明的目的而已，並非對本發明之限制。例如：在上述資料偏斜的問題不嚴重之狀況下，該至少一其它符元可包含一單一（Single）其它符元。基於該預定格式，預期符元位置產生器130可依據該單一其它符元來捨棄於該複數個候選預期符元位置當中未分別於該些其它通道（諸如通道B、C、與D）上出現該些相對應其它預期符元的位置，直到該些其它通道中之每一其它通道（諸如通道B、C、與D中之每一者）上只剩下一獨一的候選預期符元位置，其中該獨一的候選預期符元位置係為該複數個預期符元位置中之一者。
於步驟310中，基於該預定格式，預期符元位置產生器130可依據符元{A n}分別計算相對應預期符元{B n}、{C n}、與{D n}。例如：符元A n、B n、C n、與D n的符號中之下標n可視為一索引（其代表一符元在一資料序列中之順序），而具有相同下標n之符元A n、B n、C n、與D n屬於同一組瞬時時間編碼，其中索引n可對應於某一瞬時的時間點。這只是為了說明的目的而已，並非對本發明之限制。依據某些實施例，符元{A n}可包含符元A n、A n+1、A n+2、…，符元{B n}可包含符元B n、B n+1、B n+2、…，符元{C n}可包含符元C n、C n+1、C n+2、…，且符元{D n}可包含符元D n、D n+1、D n+2、…。例如：預期符元位置產生器130不但可依據符元A n計算預期符元B n、C n、與D n，還可依據符元A n+1計算預期符元B n+1、C n+1、與D n+1，且依據符元A n+2計算預期符元B n+2、C n+2、與D n+2，並且依據符元A n+3計算預期符元B n+3、C n+3、與D n+3；依此類推。依據某些實施例，預期符元位置產生器130可依據符元A n-1計算預期符元B n-1、C n-1、與D n-1。
於步驟320中，依據相對應預期符元B n、C n、與D n，預期符元位置產生器130可決定通道B、C、與D上之候選預期符元位置，諸如通道B、C、與D上出現該些相對應預期符元B n、C n、與D n的位置。依據某些實施例，當重新進入步驟320時，索引n可以增加一（例如：索引n可變為n+1、n+2、n+3、…等）。預期符元位置產生器130可依據符元A n+1來捨棄於該複數個候選預期符元位置當中未分別於通道B、C、與D上出現預期符元B n+1、C n+1、與D n+1的位置，且依據符元A n+2來捨棄於該複數個候選預期符元位置當中未分別於通道B、C、與D上出現預期符元B n+2、C n+2、與D n+2的位置，並且依據符元A n+3來捨棄於該複數個候選預期符元位置當中未分別於通道B、C、與D上出現預期符元B n+3、C n+3、與D n+3的位置；依此類推。於是，預期符元位置產生器130可於該複數個候選預期符元位置中排除任何不符該預定格式者。實作上，由於裝置100可接續地（subsequently）在通道A、B、C、與D上處理該些資料序列上的符元，故該些資料序列上的符元可被視為於通道A、B、C、與D上流動。如此，當重新進入步驟320時，預期符元位置產生器130容許該些資料序列上的符元分別在通道A、B、C、與D上移動一個符元；這就如同索引n增加一。因此，在工作流程300中之迴圈中，不需要提到「索引n增加一」之運作。
於步驟330中，預期符元位置產生器130可記錄最新的候選預期符元位置，諸如步驟320中所最新決定之候選預期符元位置。
於步驟340中，預期符元位置產生器130可檢查步驟330中所記錄之最新的候選預期符元位置（諸如步驟320中所最新決定之候選預期符元位置）在通道B、C、與D上是否分別為獨一的。當步驟330中所記錄之最新的候選預期符元位置在通道B、C、與D上分別為獨一的，則工作流程300結束；否則，重新進入步驟320。
依據本實施例，在通道B、C、與D上分別為獨一的這些最新的候選預期符元位置可代表偏移量OFFSET B、OFFSET C、與OFFSET D，並可用來作為該複數個預期符元位置。於是，去偏斜電路140可利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道（諸如通道B、C、與D）上之正確位置，來控制符元A n、B n、C n、與D n同步地輸出至該下一級。本實施例與前述實施例／變化例相仿之處不再重複贅述。
第4圖繪示相關技術中之該傳統的方法，而第5圖則繪示第2圖所示方法200於一實施例中所涉及之控制方案。假設對應於索引n之符元A n、B n、C n、與D n分別代表邏輯值1、0、1、與1（諸如第4圖與第5圖中之每一者當中以粗線繪示的小框所標示者），其可記為(1011) n。依據該預定格式諸如該閒置資料格式，該些資料序列之正確資料可表示成： …(0100) n-1□(1011) n□(1100) n+1□(1010) n+2□(1101) n+3□…。 為了便於理解，該資料偏斜問題在第4圖中沒有被繪示成很嚴重。請注意，在該資料偏斜問題很嚴重的狀況下，(1011) n中之符元A n、B n、C n、與D n（即，以粗線繪示的小框所標示之邏輯值1、0、1、與1）通常不會彼此這麼靠近。如前面所述，在某一個絞線對上之資料序列僅僅有幾個位元（Several bits）的吻合不能保證這些吻合的位元確實是正確資料。若該傳統的方法之搜尋視窗412、413、414不夠大，則找到正確資料之機率會很低。如第4圖所示，若搜尋視窗412、413、414中之每一者之長度x對應於8個符元（x = 8），則除了從-50奈秒（nanosecond，ns）至+50奈秒的範圍所涉及之15組符元（即，第(n - 7)組至第(n + 7)組被搜尋之符元）之外，另有7組符元（即，第(n + 8)組至第(n + 14)組被搜尋之符元；為了簡明起見，這7組符元均以符號「X」表示）。為了提升找到正確資料之機率，搜尋視窗412、413、414必須很大。例如：x = x0，其中x0遠大於8；故除了該15組符元之外，另有(x0 - 1)組符元{X}（即，第(n + 8)組至第(n + x0 + 6)組被搜尋之符元）。因此，該傳統的方法之資料比較範圍410會很大；這會造成整個硬體架構（尤其是緩衝器的大小）過大，且相關成本亦對應地增加。相較於此，第5圖所示實施例中之該控制方案不需要搜尋視窗412、413、414，故沒有相關技術的問題。基於該控制方案，預期符元位置產生器130可記錄步驟320中所最新決定之候選預期符元位置，諸如第5圖所示之候選預期符元位置420（亦即，對應於通道B、C、與D之該些小框），並且可透過工作流程300中之迴圈之重複執行，於該複數個候選預期符元位置中排除任何不符該預定格式者。本實施例與前述實施例／變化例相仿之處不再重複贅述。
第6圖繪示第5圖所示之控制方案於一實施例中之實施細節，其中預期符元位置產生器130可透過工作流程300，於該複數個候選預期符元位置中排除任何不符該預定格式者。例如：候選預期符元位置420可被減少成候選預期符元位置420-1，候選預期符元位置420-1可被減少成候選預期符元位置420-2；依此類推。
如第6圖最上面所示，在對應於候選預期符元位置420之一第一處理階段中，(1011) n中之符元A n、B n、C n、與D n（即，以粗線繪示的小框所標示之邏輯值1、0、1、與1）後面分別跟著(1100) n+1中之符元A n+1、B n+1、C n+1、與D n+1（即，位於各個以粗線繪示的小框右側第一個邏輯值1、1、0、與0），再分別跟著(1010) n+2中之符元A n+2、B n+2、C n+2、與D n+2（即，位於各個以粗線繪示的小框右側第二個邏輯值1、0、1、與0），再分別跟著(1101) n+3中之符元A n+3、B n+3、C n+3、與D n+3（即，位於各個以粗線繪示的小框右側第三個邏輯值1、1、0、與1）…等。當重新進入步驟320時，預期符元位置產生器130容許該些資料序列上的符元分別在通道A、B、C、與D上移動一個符元；這就如同索引n增加一。例如：在對應於候選預期符元位置420-1之一第二處理階段中，(1100) n+1中之符元A n+1、B n+1、C n+1、與D n+1（即，邏輯值1、1、0、與0）移動至粗線繪示的小框。又例如：在對應於候選預期符元位置420-2之一第三處理階段中，(1010) n+2中之符元A n+2、B n+2、C n+2、與D n+2（即，邏輯值1、0、1、與0）移動至粗線繪示的小框。依此類推。
依據本實施例，在(1011) n中之符元A n、B n、C n、與D n（即，邏輯值1、0、1、與1）當中，前者A n可作為步驟230中所述之該第一符元之一例，而其它者B n、C n、與D n可作為步驟230中所述之該些相對應第一預期符元之例子。另外，在(1100) n+1中之符元A n+1、B n+1、C n+1、與D n+1（即，邏輯值1、1、0、與0）當中，前者A n+1可作為該第二符元之一例，而其它者B n+1、C n+1、與D n+1可作為該些相對應第二預期符元之例子。此外，在(1010) n+2中之符元A n+2、B n+2、C n+2、與D n+2（即，邏輯值1、0、1、與0）當中，前者A n+2可作為該第三符元之一例，而其它者B n+2、C n+2、與D n+2可作為該些相對應第三預期符元之例子。更進一步地，在(1101) n+3中之符元A n+3、B n+3、C n+3、與D n+3（即，邏輯值1、1、0、與1）當中，前者A n+3可作為該第四符元之一例，而其它者B n+3、C n+3、與D n+3可作為該些相對應第四預期符元之例子。依此類推。本實施例與前述實施例／變化例相仿之處不再重複贅述。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧用來進行去偏斜控制之裝置
105‧‧‧接收級
110‧‧‧緩衝器
120‧‧‧格式資訊產生器
130‧‧‧預期符元位置產生器
140‧‧‧去偏斜電路
200‧‧‧用來進行去偏斜控制之方法
210‧‧‧進行緩衝處理之步驟
220‧‧‧產生格式資訊之步驟
230‧‧‧取得預期符元位置之步驟
240‧‧‧進行去偏斜之步驟
300‧‧‧工作流程
310‧‧‧計算預期符元之步驟
320‧‧‧決定候選預期符元位置之步驟
330‧‧‧記錄最新的候選預期符元位置之步驟
340‧‧‧檢查候選預期符元位置是否為獨一的之步驟
410‧‧‧資料比較範圍
412,413,414‧‧‧搜尋視窗
420,420-1,420-2‧‧‧候選預期符元位置
第1圖為依據本發明一第一實施例之一種用來進行去偏斜控制（De-skew Control）之裝置的示意圖。 第2圖為依據本發明一實施例之一種用來進行去偏斜控制之方法的流程圖。 第3圖繪示第2圖所示方法於一實施例中所涉及之工作流程。 第4圖繪示相關技術中之一傳統的方法。 第5圖繪示第2圖所示方法於一實施例中所涉及之控制方案。 第6圖繪示第5圖所示之控制方案於一實施例中之實施細節。
100‧‧‧用來進行去偏斜控制之裝置
105‧‧‧接收級
110‧‧‧緩衝器
120‧‧‧格式資訊產生器
130‧‧‧預期符元位置產生器
140‧‧‧去偏斜電路

Claims (18)

  1. 一種用來進行去偏斜控制(De-skew Control)之方法，該方法係應用於一電子裝置，該方法包含有下列步驟：對來自一網路電纜線中之複數個絞線對(Twisted Pair)之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道(Channel)上進行符元(Symbol)偵測；基於一預定格式(Predetermined Format)，依據該複數個通道中之一第一通道上之一第一符元，決定該複數個通道中之其它通道上之相對應第一預期符元(Expected Symbol)，以分別決定該些其它通道上之複數個候選(Candidate)預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量；基於該預定格式，依據該第一通道上之至少一其它符元，於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道；以及利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜；其中該複數個資料序列載有預定資料(Predetermined Data)，且該預定資料符合該預定格式。
  2. 如申請專利範圍第1項所述之方法，其中對來自該網路電纜線中之該複數個絞線對之該複數個資料序列進行緩衝處理以供於分別對應於該複數個絞線對之該複數個通道上進行符元偵測之步驟另包含：利用該電子裝置中之一先進先出(First In First Out)緩衝器，對該複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之該複數個通道上進行符元偵測。
  3. 如申請專利範圍第1項所述之方法，其中該預定資料包含閒置資料(Idle Data)，而該預定格式包含一閒置資料格式(Idle Data Format)，其中該閒置資料格式指出該閒置資料之複數個符元之預定排列。
  4. 一種用來進行去偏斜控制(De-skew Control)之方法，該方法係應用於一電子裝置，該方法包含有下列步驟：對來自一網路電纜線中之複數個絞線對(Twisted Pair)之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道(Channel)上進行符元(Symbol)偵測；基於一預定格式(Predetermined Format)，依據該複數個通道中之一第一通道上之一第一符元，決定該複數個通道中之其它通道上之相對應第一預期符元(Expected Symbol)，以分別決定該些其它通道上之複數個候選(Candidate)預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量；基於該預定格式，依據該第一通道上之至少一其它符元，於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通 道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道；以及利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜；其中依據該第一通道上之該至少一其它符元於該複數個候選預期符元位置中排除任何不符該預定格式者以分別取得該些其它通道上之該複數個預期符元位置之步驟另包含：基於該預定格式，依據該第一通道上之該至少一其它符元，決定該些其它通道上之相對應其它預期符元，並且，於該複數個候選預期符元位置中，捨棄(Discard)未分別於該些其它通道上出現該些相對應其它預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
  5. 如申請專利範圍第4項所述之方法，其中該至少一其它符元包含多個其它符元；以及依據該第一通道上之該至少一其它符元於該複數個候選預期符元位置中排除任何不符該預定格式者以分別取得該些其它通道上之該複數個預期符元位置之步驟另包含：基於該預定格式，逐一地依據該些其它符元來捨棄於該複數個候選預期符元位置當中未分別於該些其它通道上出現該些相對應其它預期符元的位置，直到該些其它通道中之每一其它通道上只剩下一獨一的 (Unique)候選預期符元位置，其中該獨一的候選預期符元位置係為該複數個預期符元位置中之一者。
  6. 如申請專利範圍第4項所述之方法，其中該第一通道上之該至少一其它符元包含一第二符元；以及依據該第一通道上之該至少一其它符元於該複數個候選預期符元位置中排除任何不符該預定格式者以分別取得該些其它通道上之該複數個預期符元位置之步驟另包含：基於該預定格式，依據該第一通道上之該第二符元，決定該些其它通道上之相對應第二預期符元，其中該些相對應其它預期符元包含該些相對應第二預期符元；以及於該複數個候選預期符元位置中，捨棄未分別於該些其它通道上出現該些相對應第二預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
  7. 如申請專利範圍第6項所述之方法，其中該第一通道上之該至少一其它符元另包含一第三符元；以及依據該第一通道上之該至少一其它符元於該複數個候選預期符元位置中排除任何不符該預定格式者以分別取得該些其它通道上之該複數個預期符元位置之步驟另包含：基於該預定格式，依據該第一通道上之該第三符元，決定該些其它通道上之相對應第三預期符元，其中該些相對應其它預期符元另包含該些相對應第三預期符元；以及於該複數個候選預期符元位置中，捨棄未分別於該些其它通道上出現該些相對應第三預期符元的位置，以於該複數個候選預期符元位置中排除 任何不符該預定格式者。
  8. 如申請專利範圍第7項所述之方法，其中該第一通道上之該至少一其它符元另包含一第四符元；以及依據該第一通道上之該至少一其它符元於該複數個候選預期符元位置中排除任何不符該預定格式者以分別取得該些其它通道上之該複數個預期符元位置之步驟另包含：基於該預定格式，依據該第一通道上之該第四符元，決定該些其它通道上之相對應第四預期符元，其中該些相對應其它預期符元另包含該些相對應第四預期符元；以及於該複數個候選預期符元位置中，捨棄未分別於該些其它通道上出現該些相對應第四預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
  9. 一種用來進行去偏斜控制(De-skew Control)之方法，該方法係應用於一電子裝置，該方法包含有下列步驟：對來自一網路電纜線中之複數個絞線對(Twisted Pair)之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道(Channel)上進行符元(Symbol)偵測；基於一預定格式(Predetermined Format)，依據該複數個通道中之一第一通道上之一第一符元，決定該複數個通道中之其它通道上之相對應第一預期符元(Expected Symbol)，以分別決定該些其它通道上之複數個候選(Candidate)預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量； 基於該預定格式，依據該第一通道上之至少一其它符元，於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道；以及利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜；其另包含：分別自該網路電纜線中之該複數個絞線對接收複數個差動訊號，以取得該複數個資料序列，其中該複數個資料序列分別對應於該複數個差動訊號。
  10. 一種用來進行去偏斜控制(De-skew Control)之裝置，包含有：一緩衝器(Buffer)，位於一電子裝置中，用來對來自一網路電纜線中之複數個絞線對(Twisted Pair)之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道(Channel)上進行符元(Symbol)偵測；一格式資訊產生器(Format Information Generator)，位於該電子裝置中，用來產生一預定格式(Predetermined Format)之格式資訊；一預期符元位置產生器(Expected Symbol Position Generator)，位於該電子裝置中、且耦接至該緩衝器與該格式資訊產生器，其中，基於該預定 格式，依據該複數個通道中之一第一通道上之一第一符元，該預期符元位置產生器決定該複數個通道中之其它通道上之相對應第一預期符元(Expected Symbol)，以分別決定該些其它通道上之複數個候選(Candidate)預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量，以及，基於該預定格式，依據該第一通道上之至少一其它符元，該預期符元位置產生器於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道；以及一去偏斜電路(De-skew Circuit)，位於該電子裝置中、且耦接至該緩衝器與該預期符元位置產生器，用來利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜；其中該複數個資料序列載有預定資料(Predetermined Data)，且該預定資料符合該預定格式。
  11. 如申請專利範圍第10項所述之裝置，其中該緩衝器包含一先進先出(First In First Out)緩衝器。
  12. 如申請專利範圍第10項所述之裝置，其中該預定資料包含閒置資料(Idle Data)，而該預定格式包含一閒置資料格式(Idle Data Format)，其中 該閒置資料格式指出該閒置資料之複數個符元之預定排列。
  13. 一種用來進行去偏斜控制(De-skew Control)之裝置，包含有：一緩衝器(Buffer)，位於一電子裝置中，用來對來自一網路電纜線中之複數個絞線對(Twisted Pair)之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道(Channel)上進行符元(Symbol)偵測；一格式資訊產生器(Format Information Generator)，位於該電子裝置中，用來產生一預定格式(Predetermined Format)之格式資訊；一預期符元位置產生器(Expected Symbol Position Generator)，位於該電子裝置中、且耦接至該緩衝器與該格式資訊產生器，其中，基於該預定格式，依據該複數個通道中之一第一通道上之一第一符元，該預期符元位置產生器決定該複數個通道中之其它通道上之相對應第一預期符元(Expected Symbol)，以分別決定該些其它通道上之複數個候選(Candidate)預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量，以及，基於該預定格式，依據該第一通道上之至少一其它符元，該預期符元位置產生器於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道；以及一去偏斜電路(De-skew Circuit)，位於該電子裝置中、且耦接至該緩衝器與該 預期符元位置產生器，用來利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜；其中基於該預定格式，依據該第一通道上之該至少一其它符元，該預期符元位置產生器決定該些其它通道上之相對應其它預期符元；以及於該複數個候選預期符元位置中，該預期符元位置產生器捨棄(Discard)未分別於該些其它通道上出現該些相對應其它預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
  14. 如申請專利範圍第13項所述之裝置，其中該至少一其它符元包含多個其它符元；以及基於該預定格式，該預期符元位置產生器逐一地依據該些其它符元來捨棄於該複數個候選預期符元位置當中未分別於該些其它通道上出現該些相對應其它預期符元的位置，直到該些其它通道中之每一其它通道上只剩下一獨一的(Unique)候選預期符元位置，其中該獨一的候選預期符元位置係為該複數個預期符元位置中之一者。
  15. 如申請專利範圍第13項所述之裝置，其中該第一通道上之該至少一其它符元包含一第二符元；基於該預定格式，依據該第一通道上之該第二符元，該預期符元位置產生器決定該些其它通道上之相對應第二預期符元，其中該些相對應其它預期符元包含該些相對應第二預期符元；以及，於該複數個候選預期符元位置中，該預期符元位置產生器捨棄未分別於該些其它通道上出現該些相對應第二預期符元的位置，以於該複數個候選預 期符元位置中排除任何不符該預定格式者。
  16. 如申請專利範圍第15項所述之裝置，其中該第一通道上之該至少一其它符元另包含一第三符元；基於該預定格式，依據該第一通道上之該第三符元，該預期符元位置產生器決定該些其它通道上之相對應第三預期符元，其中該些相對應其它預期符元另包含該些相對應第三預期符元；以及，於該複數個候選預期符元位置中，該預期符元位置產生器捨棄未分別於該些其它通道上出現該些相對應第三預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
  17. 如申請專利範圍第16項所述之裝置，其中該第一通道上之該至少一其它符元另包含一第四符元；基於該預定格式，依據該第一通道上之該第四符元，該預期符元位置產生器決定該些其它通道上之相對應第四預期符元，其中該些相對應其它預期符元另包含該些相對應第四預期符元；以及，於該複數個候選預期符元位置中，該預期符元位置產生器捨棄未分別於該些其它通道上出現該些相對應第四預期符元的位置，以於該複數個候選預期符元位置中排除任何不符該預定格式者。
  18. 一種用來進行去偏斜控制(De-skew Control)之裝置，包含有：一緩衝器(Buffer)，位於一電子裝置中，用來對來自一網路電纜線中之複數個絞線對(Twisted Pair)之複數個資料序列進行緩衝處理，以供於分別對應於該複數個絞線對之複數個通道(Channel)上進行符元(Symbol)偵測； 一格式資訊產生器(Format Information Generator)，位於該電子裝置中，用來產生一預定格式(Predetermined Format)之格式資訊；一預期符元位置產生器(Expected Symbol Position Generator)，位於該電子裝置中、且耦接至該緩衝器與該格式資訊產生器，其中，基於該預定格式，依據該複數個通道中之一第一通道上之一第一符元，該預期符元位置產生器決定該複數個通道中之其它通道上之相對應第一預期符元(Expected Symbol)，以分別決定該些其它通道上之複數個候選(Candidate)預期符元位置，其中該複數個候選預期符元位置的數量大於該些其它通道的數量，以及，基於該預定格式，依據該第一通道上之至少一其它符元，該預期符元位置產生器於該複數個候選預期符元位置中排除任何不符該預定格式者，以分別取得該些其它通道上之複數個預期符元位置，其中該複數個預期符元位置的數量等於該些其它通道的數量，且該複數個預期符元位置分別對應於該些其它通道；以及一去偏斜電路(De-skew Circuit)，位於該電子裝置中、且耦接至該緩衝器與該預期符元位置產生器，用來利用該複數個預期符元位置作為該些相對應第一預期符元分別於該些其它通道上之正確位置，並且依據該些正確位置選擇性地延遲該複數個資料序列中之至少一資料序列，以控制該複數個資料序列各自的資料同步地傳輸，以進行去偏斜；其另包含：一接收級(Receiver Stage)，位於該電子裝置中，用來分別自該網路電纜線中之該複數個絞線對接收複數個差動訊號，以取得該複數個資料序列，其中該複數個資料序列分別對應於該複數個差動訊號。
TW105101491A 2016-01-19 2016-01-19 用來進行去偏斜控制之方法與裝置 TWI569150B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW105101491A TWI569150B (zh) 2016-01-19 2016-01-19 用來進行去偏斜控制之方法與裝置
CN201610129759.9A CN106980583A (zh) 2016-01-19 2016-03-08 用来进行去偏斜控制的方法与装置
US15/173,702 US20170207903A1 (en) 2016-01-19 2016-06-05 Method and apparatus for performing de-skew control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105101491A TWI569150B (zh) 2016-01-19 2016-01-19 用來進行去偏斜控制之方法與裝置

Publications (2)

Publication Number Publication Date
TWI569150B true TWI569150B (zh) 2017-02-01
TW201727503A TW201727503A (zh) 2017-08-01

Family

ID=58608166

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105101491A TWI569150B (zh) 2016-01-19 2016-01-19 用來進行去偏斜控制之方法與裝置

Country Status (3)

Country Link
US (1) US20170207903A1 (zh)
CN (1) CN106980583A (zh)
TW (1) TWI569150B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200502770A (en) * 2003-07-02 2005-01-16 Via Tech Inc Circuit and method for aligning data transmitting timing of a plurality of lanes
US20100085093A1 (en) * 2007-05-01 2010-04-08 Nxp B.V. Multi-phase clock system
TW201142613A (en) * 2010-05-31 2011-12-01 Jmicron Technology Corp Timing aligning circuit and timing aligning method for aligning data transmitting timing of a plurality of lanes
US20150293175A1 (en) * 2014-04-10 2015-10-15 Ching-Sheng Chang Method and apparatus for performing de-skew control

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690757B1 (en) * 2000-06-20 2004-02-10 Hewlett-Packard Development Company, L.P. High-speed interconnection adapter having automated lane de-skew

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200502770A (en) * 2003-07-02 2005-01-16 Via Tech Inc Circuit and method for aligning data transmitting timing of a plurality of lanes
US20100085093A1 (en) * 2007-05-01 2010-04-08 Nxp B.V. Multi-phase clock system
TW201142613A (en) * 2010-05-31 2011-12-01 Jmicron Technology Corp Timing aligning circuit and timing aligning method for aligning data transmitting timing of a plurality of lanes
US20150293175A1 (en) * 2014-04-10 2015-10-15 Ching-Sheng Chang Method and apparatus for performing de-skew control
TW201539193A (zh) * 2014-04-10 2015-10-16 Faraday Tech Corp 用來進行去偏斜控制之方法與裝置

Also Published As

Publication number Publication date
US20170207903A1 (en) 2017-07-20
CN106980583A (zh) 2017-07-25
TW201727503A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
US10122561B2 (en) Orthogonal differential vector signaling codes with embedded clock
US10812297B2 (en) Selectable-tap equalizer
US9014251B2 (en) Rank-order equalization
US9363114B2 (en) Clock-embedded vector signaling codes
US7760749B2 (en) Apparatus and method for deskewing 1000 BASE-T Ethernet physical layer signals
US9246713B2 (en) Vector signaling with reduced receiver complexity
US10432218B2 (en) Integrated physical coding sublayer and forward error correction in networking applications
US10103830B2 (en) Latency-optimized physical coding sublayer
US10498525B2 (en) Equalizer circuit, reception circuit, and semiconductor integrated circuit
US10673562B2 (en) Signal receiving circuit and operation method thereof
US20120317380A1 (en) Device and method for a half-rate clock elasticity fifo
TWI569150B (zh) 用來進行去偏斜控制之方法與裝置
US9473172B2 (en) Receiver deserializer latency trim
US9264155B2 (en) Apparatus and system for tracking data speed automatically
US8340137B2 (en) Segmented and overlapped skew tracking method for SERDES frame interface level 5
US20080107138A1 (en) Method and apparatus for recognizing n channels according to n multi-channel signals
US11714449B2 (en) High-speed deserializer with programmable and timing robust data slip function
US10924204B2 (en) Signal transmission device and method, and signal reception device
US7813447B2 (en) Apparatus, system, and method for dynamic phase equalization in a communication channel
JP2012151808A (ja) 判定帰還型自動等化器評価装置および判定帰還型自動等化器評価方法
JPWO2013001631A1 (ja) 伝送装置、伝送回路、伝送システムおよび伝送装置の制御方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees