JP2004355796A - 多数の被試験素子を並列に検査するテストシステム及びテスト方法 - Google Patents

Abstract

【課題】 多数の被試験素子を並列に検査するテストテスト方法を提供する。
【解決手段】 一つの入出力信号チャンネルに入出力信号のためのピンが共通し、共通した入出力信号チャンネルを通じて共に出力される出力データのうち何れか一つの出力データを特定するためにチップ選択信号を提供するチップ選択信号チャンネルがそれぞれ連結された少なくとも二つの被試験素子を準備するテスト方法である。以後に、共通した入出力信号チャンネルを通じてチップ選択信号によって特定された何れか一つの出力データをチップ選択信号によって選択された何れか一つの被試験素子から読み込む段階を含んで被試験素子をテストする。
【選択図】 図７

Description

本発明は集積回路素子の電気的テストに係り、特に、制限された数のチャンネルを有する集積回路素子テストシステムにおいて被試験素子（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）を並列に同時にテストしてテスト効率を高めうるテストシステム及びテスト方法に関する。

ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ） ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子のような集積回路素子は、ユーザに販売される以前にパッケージ完了後に電気的動作に対するテストを受ける。テストにかかる時間は、結局製品コストに反映されるので、テスト時間を短縮させるための多くの努力がなされている。

素子製品個々に対するテスト項目を減らすことは難しいため、結局テスト時間を短縮させるためには、一つのテスト装備を利用して多数のＤＵＴを同時にテストすることが要求される。しかし、テスト装備に備わったチャンネルは、装備構造的にその数が制限されてしまう。したがって、同じテスト装備で同時にテストされるＤＵＴの数には制限がある。

これを克服するために、多数のＤＵＴを並列にテスト装備に連結し、共通しうるそれぞれのＤＵＴのピンを共通させて要求されるチャンネルの数を減らす効果を具現しようとする試みが多様に報告されている。例えば、特許文献１には共通の連結により余裕チャンネルを確保する方案が提示されている。

メモリ製品の集積度の上昇は、結局テスト装備でのチャンネルの数を増加させなければならないことを意味する。それにも拘わらず、テスト装備がこのような素子製品の発展趨勢を即刻反映して改善されることは現実的には非常に難しい。したがって、従来のテスト装備を利用してさらに多くのテスト変数を要求する素子製品を多数個同時にテストできる方案が要求されている。

このためには、制限されたチャンネル数から個々のＤＵＴの入出力（Ｉ／Ｏ）ピンに分配されたチャンネルの数を減らす方案が考慮されうる。それにも拘わらず、個々のＤＵＴ内に備わった入出力ピンの相互間を共通させることは非常に難しい。データ出力信号は、ＤＵＴ別に特定されなければならないので、同種のＤＵＴの入出力同士で共通させることは実質的に不可能である。すなわち、Ｉ／Ｏチャンネルは、ＤＵＴの入出力と１：１連結されることが一般的である。したがって、ＤＵＴが×８製品であれば、一つのＤＵＴに８個のＩ／Ｏチャンネルが要求される。これにより、同時にテストされるＤＵＴ数の８倍に達するＩ／Ｏチャンネル数が要求される。

テスト装備でこのようなチャンネルの数は、その構成上一定した数で制限されているので、このようなチャンネルの数によって同時にテストされうるＤＵＴの数も制限される。したがって、テスト装備の制限された数のチャンネルをそのまま利用しても、さらに多くの数のＤＵＴを同時にテストできる方案が切実に要求されている。
特開２００１−１７６２９３号公報

本発明が解決しようとする技術的課題は、集積回路素子のためのテスト装備の制限された数のチャンネルをそのまま利用しても、さらに多くの数のＤＵＴを同時にテストできてテスト効率を大きく高めうるテストシステム及びテスト方法を提供することである。

前記課題を達成するための本発明の一観点は、多数のＤＵＴを並列に検査するテストシステムを提供する。前記テストシステムは、多数のＤＵＴと、前記ＤＵＴのＩ／Ｏ信号のためのピンに共通に連結されるＩ／Ｏ信号チャンネルと、前記共通するＩ／Ｏ信号チャンネルを通じて共に出力される出力データのうち何れか一つの出力データを特定するために前記ＤＵＴにチップ選択（ＣＳ：Ｃｈｉｐ Ｓｅｌｅｃｔｉｏｎ）信号を提供するチップ選択信号チャンネル、及び前記Ｉ／Ｏ信号チャンネル及び前記チップ選択信号チャンネルを通じて前記ＤＵＴをテストするテスト装備を含んで構成されうる。

何れか一つの前記ピンは、前記Ｉ／Ｏ信号チャンネルに直接的に連結され、他の一つの前記ピンは前記直接的に連結されるピンに短絡されるものでありうる。この時、前記直接的に連結されるピンと短絡されるピンとは相異なるＤＵＴに属するものでありうる。

前記Ｉ／Ｏ信号チャンネルの数は、何れか一つの前記ＤＵＴのＩ／Ｏ信号のためのピンの数に対して１／２の数でありうる。

前記ＤＵＴのクロックバー（ＣＬＫＢ）信号のためのピン及び基準電圧（ＶＲＥＦ）のためのピンに共通連結される直流電流（ＤＣ：Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）チャンネルをさらに含んで構成されうる。この時、前記直流電流チャンネルは、前記Ｉ／Ｏ信号チャンネルに共通する前記ＤＵＴの前記ＣＬＫＢ信号のためのピン及び前記ＶＲＥＦのためのピンに共通するように連結されうる。

前記ＣＳチャンネルの数は、前記Ｉ／Ｏ信号チャンネルに共通する前記ＤＵＴの数に依存しうる。

前記ＣＳチャンネルに共通するが、前記共通しるＩ／Ｏ信号チャンネルに共通していない第２のＤＵＴをさらに含んで構成されうる。

前記課題を達成するための本発明の他の一観点は、多数のＤＵＴを並列に検査するテスト方法を提供する。前記テスト方法は、一つのＩ／Ｏ信号チャンネルにＩ／Ｏ信号のためのピンが共通し、前記共通するＩ／Ｏ信号チャンネルを通じて共に出力される出力データのうち何れか一つの出力データを特定するためにＣＳ信号を提供するＣＳ信号チャンネルがそれぞれ連結される少なくとも二つのＤＵＴを準備する段階、及び前記共通するＩ／Ｏ信号チャンネルを通じて前記ＣＳ信号によって特定された何れか一つの出力データを前記ＣＳ信号によって選択された何れか一つの前記ＤＵＴから読み込む段階を含んで構成されうる。

前記準備段階は、何れか一つの前記ピンを前記Ｉ／Ｏ信号チャンネルに直接的に連結させ、他の一つの前記ピンは、前記直接的に連結されるピンに短絡させる段階を含んで構成されうる。この時、前記直接的に連結されるピンと短絡されるピンとは相異なるＤＵＴに属するものでありうる。

前記準備段階は、前記ＤＵＴのＣＬＫＢ信号のためのピン及びＶＲＥＦのためのピンにＤＣを提供するためのＤＣチャンネルを共通に連結させる段階をさらに含んで構成されうる。

前記ＣＳチャンネルに共通するが、前記共通するＩ／Ｏ信号チャンネルに共通していない第２のＤＵＴをさらに導入する段階をさらに含んで構成されうる。

また、前記リード段階で前記共通するＩ／Ｏ信号チャンネルとは異なるＩ／Ｏ信号チャンネルを通じて前記ＣＳ信号によって特定された何れか一つの出力データを前記第２ＤＵＴから読み込む段階が共に行われうる。

前記ＣＳ信号は、前記共通するＩ／Ｏ信号チャンネルの出力データのうち選択された出力データ以外の出力データを高いインピーダンス（Ｈｉ−Ｚ）状態により前記選択された出力データだけが前記共通するＩ／Ｏ信号チャンネルに出力されるように作用しうる。

前記リード段階以前に前記ＤＵＴに共通に書き込み動作を行う段階をさらに含んで構成されうる。

本発明によれば、集積回路素子のためのテスト装備の制限された数のチャンネルをそのまま利用しても、さらに多くの数のＤＵＴを同時にテストするか、またはさらに多くの変数を一度にテストできる。したがって、テスト効率を大きく高めうる。

テスト装備の制限された数のチャンネルをそのまま利用しても、さらに多くの数のＤＵＴを同時にテストしうる。ＤＱピンを共通または短絡させることによって要求されるＩ／Ｏ信号チャンネルの数を減少させ、結局同時にテストするＤＵＴの数を増加させうる。

さらに、ＣＳ信号を提供し、このようなＣＳ信号を、出力データを読み込む動作を行う時に出力データの特定に利用することによって、ＤＱピンの共通または短絡による出力データの重複による問題を解決できる。この時、ＣＳ信号提供のためのＣＳ信号チャンネルを、ＣＬＫＢとＶＲＥＦとを共通させて確保したドライバチャンネルを転用して使用することによって、ＣＳ信号チャンネルの導入による実質的に要求されるチャンネル数の増加を補償防止しうる。

また、ＣＳ信号チャンネルを導入することによって、ＤＱピンの共通または短絡による重複出力データの特定のため素子に追加機能を付与する必要がなくなる。したがって、テストの汎用性を向上させうる。

以下、添付図面を参照して本発明の実施の形態を詳細に説明する。しかし、本発明の実施の形態は色々な他の形態に変形でき、本発明の範囲が後述する実施の形態によって限定されると解釈されてはならない。本発明の実施の形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状は、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。

本発明の実施の形態では、テスト装備に構成された制限された数のチャンネルをそのまま利用しつつもさらに高容量化してさらに多くの変数のテストが必要な素子製品を同時に多数個テストできるテストシステム及びテスト方法を提供する。

制限されたチャンネルの数を克服するために、本発明の実施の形態では一つの特定Ｉ／Ｏチャンネルに少なくとも２つまたはそれ以上のＤＵＴの入出力（ＤＱ）ピンを共通に連結させるところを提示する。これにより、多数のＤＵＴに要求されるチャンネルの数は、実際多数のＤＵＴのＤＱピンの数に比べて１／２以下に減少する。

この時、共通したＤＱピンを通じては二つＤＵＴの出力データが共に出力されるので、この二つの出力データを個々のＤＵＴに対する出力データとして特定して読み込むためにＣＳ信号を利用して読み込もうとするＤＵＴの出力データだけを読み込ませることができる。すなわち、ＣＳ信号によって出力される二つの出力データのうち何れか一つを選択するようにクロックを与えることによって特定出力データだけを選択して読み込ませることができる。

また、要求されるチャンネル数を節約するために、本発明の実施の形態ではまたＤＵＴのＣＬＫＢ信号のためのピンとＶＲＥＦ信号のためのＤＣを提供するためのピンとを一つのチャンネルに共通に連結させるものを提示する。すなわち、ＣＬＫＢをＶＲＥＦのような形態の信号として使用するものを提示する。

ＣＬＫＢ信号は、クロック（ＣＬＫ）信号の反転信号であって、ＣＬＫとＣＬＫＢとのレベル交差地点をタイミングの基準地点として使用する。この時、ＣＬＫＢがＶＲＥＦのような形態の信号であっても、ＣＬＫとＣＬＫＢとのレベルの交差地点をタイミングの基準地点として使用できる。

このようにＣＬＫＢとＶＲＥＦとのためのＤＵＴのピンを共通させることによって、結局一つのチャンネルを余裕分として確保できる。

図１は、本発明の実施の形態によるテストシステム及びテスト方法を説明するために典型的なテストシステムを概略的に示す概略図である。図２は、本発明の実施の形態によるテストシステム及びテスト方法を説明するために概略的に示す図面である。図３は、図２の二つのＤＵＴのＤＱピンを共通させるものを説明するために概略的に示す図面である。図４は、本発明の実施の形態によるＣＳ信号提供による出力データリード方法を説明するために概略的に示すタイミング図である。図５Ａ及び図５Ｂは、本発明の実施の形態によるＣＳ信号を提供するためのチャンネルを連結するものを説明するために概略的に示す図面である。図６Ａ及び図６Ｂは、本発明の実施の形態によるＣＬＫ及びＣＬＫＢによって具現される信号形態を説明するために概略的に示すタイミング図である。図７は、本発明の実施の形態によるテスト方法を説明するために概略的に示すフローチャートである。

図１を参照すれば、テスト装備１０とＤＵＴ １００，２００，３００，４００とは、チャンネル５００，７００，８００によって電気的に連結されてＤＵＴ １００，２００，３００，４００はテストされる。この時、ＤＵＴ １００，２００，３００，４００は、ソケットボード６００またはインターフェースボードに装着されてテスト装備１０によってテストされる。

図２を参照すれば、多数のＤＵＴ １００，２００，３００，４００の特定ピンは、典型的なテスト装備の特定チャンネルに共通に連結される。例えば、４つのＤＵＴ１００，２００，３００，４００が縦横に配置され、その特定ＤＱピンまたは制御入力ピンが相互間で共通に連結されて特定チャンネルに連結される。このような配置及び連結は、多数回反復されうる。

例えば、Ａ縦列の第１横列に位置する第１ＤＵＴ １００の第１ピン１１０とＢ縦列の第１横列に位置する第２ＤＵＴ ２００の第１ピン２１０、Ａ縦列の第２横列に位置する第３ＤＵＴ ３００の第１ピン３１０とＢ縦列の第２横列に位置する第４ＤＵＴ ４００の第１ピン４１０は、何れもＤＵＴにＣＬＫ信号を提供するためのものであって、相互間に共通して一つのドライブチャンネルに共通に連結されても良いので、何れも共通に連結される。追加のＤＵＴをさらに配置しても同様である。また、ＤＵＴ １００，２００，３００，４００のアドレスＡＤＤＲ信号のための第２ピン１２０，２２０，３２０，４２０は、一つのチャンネルに共通に連結されても良いので、何れも共通に連結される。

データの入力及び出力ＤＱ／ＤＱＳのためのデータＤＱピンは、横方向に隣接するＤＵＴ同士で共通に連結または短絡されうる。すなわち、第１ＤＵＴ １００の入出力のための第３ピン１３０は、第２ＤＵＴ ２００の第３ピン２３０に共通し、第３ＤＵＴ ３００の第３ピン３３０は第４ＤＵＴ ４００の第３ピン４３０に共通する。このように隣接する２つのＤＵＴ １００と２００または３００と４００がＩ／Ｏ信号チャンネル５００を共通に利用することによって実質的に要求されるＩ／Ｏ信号チャンネル５００の数は１／２に減らせる。

すなわち、ＤＵＴ １００，２００，３００，４００が×１６製品である場合、ＤＱピンはＤＵＴ当り１６個となる。したがって、ＤＱピンが共通または短絡されていない場合、ＤＵＴ当り１６個のＩ／Ｏ信号チャンネル５００が要求される。しかし、前記のようにＤＱピンが共通または短絡される場合、共通する数に比例して要求されるＩ／Ｏ信号チャンネル５００の数を減らせる。この時、ＤＱピンを通じて出力される出力データを特定することが問題になるが、これに対する解決方法については以後に詳細に説明する。

この時、縦方向に隣接するＤＵＴ同士ではこのようなデータＤＱピンは共通していない。例えば、第１ＤＵＴ １００のＩ／Ｏのための第３ピン１３０は、第３ＤＵＴ ３００の第３ピン３３０とは独立的であり、第２ＤＵＴ ２００の第３ピン２３０は第４ＤＵＴ ４００の第３ピン４３０に独立的になる。したがって、第１ＤＵＴの第３ピン１３０と第２ＤＵＴの第３ピン２３０とに共通するＩ／Ｏ信号チャンネル５００及び第３ＤＵＴの第３ピン３３０と第４ＤＵＴの第３ピン４３０とに共通するＩ／Ｏ信号チャンネル５００は別個に導入される。

隣接する２つのＤＵＴ１００と２００または３００と４００は、図３に示されたようにＤＱピンが共通して何れか一つのチャンネル、例えば、Ｉ／Ｏ信号チャンネル５００に連結されうる。したがって、図２に示された第３ピン１３０，２３０，３３０，４３０は、それぞれのＤＵＴ １００，２００，３００，４００内で要求されるＤＱピンをそれぞれ代表すると理解することが望ましい。

図２と共に図３を参照すれば、隣接する第１ＤＵＴ １００と第２ＤＵＴ ２００とのＤＱピン、すなわち、第３ピン１３０，２３０を一つのＩ／Ｏ信号チャンネル５００に共通させる。これにより、２つのＤＱピン１３０，２３０が一つのＩ／Ｏ信号チャンネル５００を共通使用するので、要求される全体Ｉ／Ｏ信号チャンネル５００の数を１／２に減らせる。これは、すなわち、さらに多くの数のＤＵＴを同時にテストできることを意味する。

一方、このような何れか一つの第１ＤＵＴ １００のＩ／Ｏのための第３ピン１３０と第２ＤＵＴ ２００のＩ／Ｏのための第３ピン２３０とを対応するように２つずつ共通または短絡させることは、第１ＤＵＴ １００及び第２ＤＵＴ ２００がテストのために装着されるソケットボード６００またはインターフェースボード内で導線６０５の連結や別途の回路基板の導入で具現されうる。

しかし、データ入出力のための第３ピン１３０及び２３０を２つずつ共通または短絡させれば、第３ピン１３０及び２３０を通じて出力される出力データは二つが同時に存在する。テストのためにはこのような二つの信号を分離して特定させなければならない。ＣＳ信号は、チップ、すなわち、ＤＵＴを選択するので、このような選択によって相互共通した第３ピン１３０及び２３０は特定されうる。

したがって、第１ＣＳ信号を提供するための第１ＣＳ信号チャンネル７０１は、第１ＤＵＴ １００の第４ピン１４０に連結され、これと別個に独立的な第２ＣＳ信号チャンネル７０５が第２ＤＵＴ ２００の第４ピン２４０に連結される。結局、第１及び第２ＣＳ信号チャンネル７０１，７０５は、チップ、すなわち、第１ＤＵＴ １００をこれとＩ／Ｏ信号チャンネル５００とを共通に使用する第２ＤＵＴ ２００と区分して選択するための第１及び第２ＣＳ信号を提供するために導入される。

図４を参照すれば、第１ＤＵＴ １００と第２ＤＵＴ ２００とは、同じＩ／Ｏ信号チャンネル５００を通じて同時に出力される。したがって、何れか一つの信号を特定しようとすれば、二つの信号のうち一つをブロッキングし、他の一つを活性化させる過程が要求される。これは当該ＤＵＴ １００及び２００の第４ピン１４０及び２４０に各々別個に独立的に連結されるＣＳ信号チャンネル７０１，７０５によって提供される第１及び第２ＣＳ信号によってなされうる。すなわち、図４に示されたようにＣＳ信号のチップ（またはＤＵＴ）選択によって何れか一つはブロッキングされる。

すなわち、ＣＳ信号によって選択される信号以外の他の信号は、高いインピーダンス状態を有する。図４に示されたように、ＣＳ信号による選択によって第１ＤＵＴ １００と第２ＤＵＴ ２００とがデータ区別されて特定されるように唯一出力信号として出力される。

図２を再び参照すれば、ＣＳ信号チャンネル７０１または７０５は、相互間にＩ／Ｏ信号チャンネル５００を共通していないＤＵＴには共通するように連結されうる。図２で、第１ＤＵＴ １００の第４ピン１４０と第３ＤＵＴ ３００の第４ピン３４０とは同じ第１ＣＳ信号チャンネル７０１に共通に連結されうる。また、第２ＤＵＴ ２００の第４ピン２４０と第４ＤＵＴ ４００の第４ピン４４０とは同じ第２ＣＳ信号チャンネル７０５に共通に連結されうる。

第１ＤＵＴ １００と第３ＤＵＴ ３００とが同じ第１ＣＳ信号チャンネル７０１に共通に連結されても、第１ＤＵＴ １００と第３ＤＵＴ ３００との入出力のための第３ピン１３０，３３０は相異なるＩ／Ｏ信号チャンネル５００に連結される。したがって、出力信号は重複されずに特定されて相互区別される出力信号がそれぞれのＩ／Ｏ信号チャンネル５００に出力される。これは、結局、一つのＣＳ信号チャンネル７０１または７０５に多数個のＤＵＴが共通しうるということを意味する。

一方、このようにＣＳ信号チャンネル７０１または７０５を導入する場合、テストに要求されるチャンネルの数は増加できる。

図５Ａを参照すれば、図５ＡのＣＬＫＢ信号のための第５ピン１５０に連結されるチャンネル７００’をＣＳ信号チャンネル７００に転用することによって、このような必要チャンネル数の増加を抑制できる。

ＤＤＲ ＳＤＲＡＭ素子の場合、データを入出力するためにＣＬＫＢ信号はＣＬＫ信号の反転信号であってＣＬＫとＣＬＫＢとのレベル交差地点をタイミングの基準地点として使用する。この時、ＣＬＫＢがＶＲＥＦのような形態の信号であってもＣＬＫとＣＬＫＢとのレベル交差地点をタイミングの基準地点として使用できる。したがって、図５Ｂに提示されたようにＤＵＴ １００のＣＬＫＢ信号を提供するための第５ピン１５０をＣＬＫ信号の基準として利用されるＶＲＥＦ信号を提供するためのＤＵＴ １００の第６ピン１６０に共通させて同じチャンネル、例えば、ＤＣを提供するのためのＤＣチャンネル８００に共通に連結させうる。すなわち、ＣＬＫＢとＶＲＥＦ信号とを同じ形態で提供する。これにより、図５ＡでＣＬＫＢのための第５ピン１５０に連結されたチャンネル７００’は余裕分として残る。

図６Ａ及び図６Ｂを参照すれば、図５Ａに示されたようにＣＬＫと別途の独立的なＣＬＫＢ信号を提供する場合、図６Ａに示されたようなタイミング図となる。この時、ＣＬＫとＣＬＫＢとのレベル交差地点が検出されるにつれてＤＤＲ ＳＤＲＡＭが作動する。図５ＢのようにＣＬＫＢとＶＲＥＦ信号とを共通させた時は、図６Ｂに示されたようなタイミング図となる。この時、検出されるＣＬＫとＣＬＫＢとのレベル交差地点は、図６Ａに示された別途の独立的なＣＬＫＢ信号を提供した場合と同じ時間位置で検出される。したがって、ＤＵＴのＤＤＲ ＳＤＲＡＭの動作には影響を及ぼさない。

また、図２を参照すれば、ＤＣチャンネル８００は、同じ第１ＤＵＴ １００内でのＣＬＫＢ信号のための第５ピン１５０とＶＲＥＦ信号のための第６ピン１６０とに共通に連結されるだけでなく、隣接する第２ＤＵＴ ２００のＣＬＫＢ信号のための第５ピン２５０とＶＲＥＦ信号のための第６ピン２６０とに共通に連結されうる。この時、第２ＤＵＴ ２００は、第１ＤＵＴ １００とＩ／Ｏ信号チャンネル５００とを共通に使用する関係であることが望ましい。同様に、相互間にＩ／Ｏ信号チャンネル５００を共通に使用している関係である、第３ＤＵＴ ３００と第４ＤＵＴ ４００とはＣＬＫＢ信号のための第５ピン３５０，４５０とＶＲＥＦ信号のための第６ピン３６０，４６０とが共通に同じＤＣチャンネル８００に連結されうる。

一方、第１選択電圧ＶＳ１のためのチャンネルは、第１ＤＵＴ １００のＶＤＤのための第７ピン１７０に連結される。また、第２選択電圧ＶＳ２のためのチャンネルは、Ｉ／Ｏ信号チャンネル５００に対して共通関係ではない第３ＤＵＴ ３００のＶＤＤのための第７ピン３７０に連結される。第１ＤＵＴ １００とＩ／Ｏ信号チャンネル５００とに対して共通関係にある第２ＤＵＴ ２００のＶＤＤのための第７ピン２７０にもＶＳ１のためのチャンネルが連結される。この時、第１ＤＵＴ １００の第７ピン１７０に対してスイッチング関係で連結される。これは、第４ＤＵＴ ４００の第７ピン４７０がＶＳ２のためのチャンネルに連結される場合にも同様である。この時、第１ＤＵＴ １００または第３ＤＵＴ ３００の第７ピン１７０または３７０へのＶＳ１またはＶＳ２は、デフォルトＯＮ状態で提供される。そして、ＶＤＤＱのためのＤＵＴ １００，２００，３００，４００の第８ピン１８０，２８０，３８０，４８０には共通に第３選択電圧ＶＳ３のためのチャンネルが連結される。

図７を参照すれば、本発明の実施の形態によるテスト方法は、まず、テスト準備を行う（図７の７１）。すなわち、図２及び図３を参照して説明したように、隣接する第１ＤＵＴ １００のＤＱピンである第３ピン１３０と第２ＤＵＴ ２００のＤＱピンである第３ピン２３０のピン数の１／２に該当されるＩ／Ｏ信号チャンネル５００を第３ピン１３０及び２３０に連結させる。この時、本発明の概念を拡張してさらに少ない数のＩ／Ｏ信号チャンネル５００だけを利用することもある。そして、Ｉ／Ｏ信号チャンネル５００に第３ピン１３０及び２３０は、図３に示されたようにＩ／Ｏ信号チャンネル５００に連結された第３ピン１３０及び２３０と共通または短絡させる。そして、ＣＳ信号をＤＵＴに提供するためにＣＳ信号チャンネル（図１の７００）を第１及び第２ＤＵＴ １００，２００の第４ピン１４０または２４０に各々連結させる。

この時、個々のＣＳ信号チャンネル７０１または７０５を共通に使用できるように図２に示されたように第３ＤＵＴ ３００及び第４ＤＵＴ ４００を導入できる。このような場合、ＤＵＴ １００，２００，３００，４００のテストに要求されるＩ／Ｏチャンネルの数はさらに減少されうることは明らかである。

以後に、ＤＵＴ １００，２００，３００，４００に書き込み動作を行う（図７の７３）。この時、書き込み動作は、４つのＤＵＴ １００，２００，３００，４００に同時に行われうる。これは個々のＤＵＴを特定する必要がないためである。

次いで、ＣＳ信号によって選択される何れか一つまたは二つのＤＵＴから特定されて唯一の出力データを読み込む動作を行う（７５）。このようなＣＳ信号によって共通したＤＱピンから出力データ信号を特定することは、図４を参照して説明したように行われうる。一つのＣＳ信号チャンネル７０１または７０５に二つのＤＵＴ１００及び３００または２００及び４００が共通した場合に、二つのＤＵＴから同時にリード動作を行える。

以上、本発明を×１６である製品をテストする場合を例として説明したが、×４または×８の製品にも適用できる。また、二つのＤＱピンを共通または短絡することを例としたが、その以上のＤＱピンを共通または短絡することも可能である。

また、以上では、本発明を具体的な実施の形態を通じて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当業者によってその変形や改良が可能であることは明らかである。

本発明は集積回路素子、例えば、メモリ素子を多数個一括テストするのに使用されうる。

本発明の実施の形態によるテストシステム及びテスト方法を説明するために典型的なテストシステムを概略的に示す概略図である。 本発明の実施の形態によるテストシステム及びテスト方法を説明するために概略的に示す図面である。 図２の二つのＤＵＴのＤＱピンを共通させるところを説明するために概略的に示す図面である。 本発明の実施の形態によるＣＳ信号提供による出力データのリード方法を説明するために概略的に示すタイミング図である。 本発明の実施の形態によるＣＳ信号を提供するためのチャンネルを連結するところを説明するために概略的に示す図面である。 本発明の実施の形態によるＣＳ信号を提供するためのチャンネルを連結するところを説明するために概略的に示す図面である。 本発明の実施の形態によるＣＬＫ及びＣＬＫＢによって具現される信号形態を説明するために概略的に示すタイミング図である。 本発明の実施の形態によるＣＬＫ及びＣＬＫＢによって具現される信号形態を説明するために概略的に示すタイミング図である。 本発明の実施の形態によるテスト方法を説明するために概略的に示すフローチャートである。

符号の説明

１０ テスト装備
１００ ＤＵＴ
１３０ ＤＱピン
１４０ ＣＳピン
５００ Ｉ／Ｏ信号チャンネル
７００ ＣＳチャンネル
８００ ＤＣチャンネル

Claims (18)

1. 多数の被試験素子と、
   前記被試験素子の入出力信号のためのピンに共通に連結される入出力信号チャンネルと、
   前記共通する入出力信号チャンネルを通じて共に出力される出力データのうち何れか一つの出力データを特定するために前記被試験素子にチップ選択信号を提供するチップ選択信号チャンネルと、
   前記入出力信号チャンネル及び前記チップ選択信号チャンネルを通じて前記被試験素子をテストするテスト装備と、
   を含むことを特徴とする多数の被試験素子を並列に検査するテストシステム。
2. 前記被試験素子は、メモリ素子製品であることを特徴とする請求項１に記載の多数の被試験素子を並列に検査するテストシステム。
3. 何れか一つの前記ピンは、前記入出力信号チャンネルに直接的に連結され、他の一つの前記ピンは前記直接的に連結されるピンに短絡されることを特徴とする請求項１に記載の多数の被試験素子を並列に検査するテストシステム。
4. 前記直接的に連結されるピンと短絡されるピンとは相異なる被試験素子に属することを特徴とする請求項３に記載の多数の被試験素子を並列に検査するテストシステム。
5. 前記入出力信号チャンネルの数は、何れか一つの前記被試験素子の入出力信号のためのピンの数に対して１／２以下の数であることを特徴とする請求項１に記載の多数の被試験素子を並列に検査するテストシステム。
6. 前記被試験素子のクロックバー信号のためのピン及び基準電圧のためのピンに共通に連結される直流電流チャンネルをさらに含むことを特徴とする請求項１に記載の多数の被試験素子を並列に検査するテストシステム。
7. 前記直流電流チャンネルは、前記入出力信号チャンネルに共通する前記被試験素子の前記クロックバー信号のためのピン及び前記基準電圧のためのピンに共通に連結されることを特徴とする請求項６に記載の多数の被試験素子を並列に検査するテストシステム。
8. 前記チップ選択チャンネルの数は、前記入出力信号チャンネルに共通する前記被試験素子の数に依存することを特徴とする請求項１に記載の多数の被試験素子を並列に検査するテストシステム。
9. 前記チップ選択チャンネルに共通するが、前記共通する入出力信号チャンネルに共通していない第２の被試験素子をさらに含むことを特徴とする請求項１に記載の多数の被試験素子を並列に検査するテストシステム。
10. 一つの入出力信号チャンネルに入出力信号のためのピンが共通し、前記共通する入出力信号チャンネルを通じて共に出力される出力データのうち何れか一つの出力データを特定するためにチップ選択信号を提供するチップ選択信号チャンネルがそれぞれ連結される少なくとも二つの被試験素子を準備する段階と、
    前記共通する入出力信号チャンネルを通じて前記チップ選択信号によって特定された何れか一つの出力データを前記チップ選択信号によって選択された何れか一つの前記被試験素子から読み込む段階と、
    を含むことを特徴とする多数の被試験素子を並列に検査するテスト方法。
11. 前記準備段階は
    何れか一つの前記ピンを前記入出力信号チャンネルに直接的に連結させ、他の一つの前記ピンは前記直接的に連結されるピンに短絡させる段階を含むことを特徴とする請求項１０に記載の多数の被試験素子を並列に検査するテスト方法。
12. 前記直接的に連結されるピンと短絡されるピンとは相異なる被試験素子に属することを特徴とする請求項１１に記載の多数の被試験素子を並列に検査するテスト方法。
13. 前記準備段階は、
    前記被試験素子のクロックバー信号のためのピン及び基準電圧のためのピンに直流電流を提供するための直流電流チャンネルを共通に連結させる段階をさらに含むことを特徴とする請求項１０に記載の多数の被試験素子を並列に検査するテスト方法。
14. 前記直流電流チャンネルは、前記入出力信号チャンネルに共通する前記被試験素子の前記クロックバー信号のためのピン及び前記基準電圧のためのピンにだけ共通に連結されることを特徴とする請求項１３に記載の多数の被試験素子を並列に検査するテスト方法。
15. 前記準備段階は、
    前記チップ選択チャンネルに共通するが、前記共通する入出力信号チャンネルに共通していない第２の被試験素子をさらに導入する段階をさらに含むことを特徴とする請求項１０に記載の多数の被試験素子を並列に検査するテスト方法。
16. 前記リード段階で、
    前記共通する入出力信号チャンネルとは異なる入出力信号チャンネルを通じて前記チップ選択信号によって特定された何れか一つの出力データを前記第２被試験素子から読み込む段階が共に行われることを特徴とする請求項１５に記載の多数の被試験素子を並列に検査するテスト方法。
17. 前記チップ選択信号は、前記共通する入出力信号チャンネルの出力データのうち選択された出力データ以外の出力データを高いインピーダンス状態により前記選択された出力データだけが前記共通する入出力信号チャンネルに出力されるように作用することを特徴とする請求項１０に記載の多数の被試験素子を並列に検査するテスト方法。
18. 前記リード段階以前に、
    前記被試験素子に共通に書き込み動作を行う段階をさらに含むことを特徴とする請求項１０に記載の多数の被試験素子を並列に検査するテスト方法。

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