JPH11502353A - メモリプログラミング素子を試験する方法及びシステム - Google Patents

Abstract

(57)【要約】 半導体素子（ＤＵＴ５）を試験するシステム及び方法は試験信号アルゴリズム（図４）を履行するパターン発生部（４５）を有するようにしてあり、パターン発生部（４５）は記録システム（３０）と結合され、試験中の各素子に対して個々のハードウエアシステムである。パターン発生部（４５）及び記録システム（３０）はシステムと共にアエアテスト MTXシステムのような半導体素子（５）の並列且つバーンイン試験を行うように設計される。MTX は並列の大量な半導体素子を機能的に試験をすることができる。MTX は試験中の各素子（５）に対する各チップ選択状態に対して適当な往復遅延値を補償することができる。

Description

【発明の詳細な説明】 メモリプログラミング素子を試験する方法及びシステム 本発明の背景 １．発明の分野 本発明は主に集積回路及び他の半導体素子の評価用システム及び方法に関する 。より、詳細には、本発明はコンピュータハードウエアと結合され、多様な半導 体素子の効果的な試験を可能にするソフトウエアに関する。 ２．従来技術の説明 フラッシュメモリ素子のような集積回路及び他の半導体素子の製造が完了した ときに、消費者への出荷前に欠陥半導体素子を特定し且つ取り除くために半導体 素子はバーンイン及び電気的試験を受ける。用語「バーンイン」は代表的には所 定温度、又は温度プロファイル、高い温度のオーブンでの集積回路の動作に関連 する。半導体素子が高い温度にあるとき、ある動作電気的バイアスレベル及び／ 又は信号が半導体素子に供給される。高い温度の使用により素子がバーンイン中 に受けるストレスが加速するので、さもなければ正常動作に置かれた直後に機能 しなくなるような限界にある素子がバーンイン中に機能しなくなる。電気的試験 中に、より複雑なセットの動作電気的バイアスレベル及び信号がその機能の完全 な評価を形成するために素子に供給される。 フラッシュメモリ素子の試験に関し、素子内の各アドレスがプログラムされる 回数に寿命制限がある。もし一つのアドレスがプログラムされ次に消去されるな らば、アドレスの状態が変化するので消 去はプログラミングに等価的である。この制限を仮定すると、素子試験で消費さ れるプログラミング動作の数に着目してエンドユーザによる使用に対して十分な 残存プログラム動作を考慮することが重要である。明らかに、試験で使用される プログラミング動作の数をできるだけ小さくし、十分な素子試験と首尾一貫して 置くことが望ましい。 データをメモリに書き込むために、書き込み動作は同一アドレスに多数回繰り 返されるべきである。素子のメーカはメモリにデータのしるしを付けるために動 作が繰り返される最大限の回数を規定する。もし繰替え動作の数が試験中にデー タにしるしを付けることに成功しないでこの最大限に届くならば、素子は欠陥と 見なされる。 試験される素子と関連する物理的な幾何学及び素子の表面を横切る処理変動に 起因して、素子の一つの領域に位置するアドレスがたった数回の繰り返しでうま く書き込まれるが同一素子の別の領域のアドレスが非常により多くかかる。数回 の動作でプログラムされるそれらの素子の過度のプログラミングを回避し且つよ り大きな動作数を最大限数まで要求する素子をプログラミングする機会を確実に することが望ましい。この目的を達成するために、各素子を個々に制御する能力 を有し且つその特別の素子に繰り返される動作数の証拠を保持しなければならな い。 代表的なフラッシュメモリ試験システムは、現在実施されているように、図１ に示される。各素子５は自身のチップ選択１ピンに結合されるべきであり、チッ プ選択１ピンは素子５を完全に許可（イネーブル）し又は素子に行われるいかな る動作も確認しないように素子５を無能（ディスエーブル）にする。各チップ選 択１は下記のようにいくつかの連続サイクルの入力を可能にする。何をすべきか を素子５に話すコマンドが素子５に入力される。例えば、入力デー タは素子５に書き込み、確認し、又は読み出すように指令する。最後にアドレス に書き込まれるデータはコマンドに従う。 従来技術のシステムはいくつかの制限を有する。各素子５が自身のチップ選択 ピン１に結合されるべきなので、現在の実施によりチップ選択ピン１当たり時間 的に一つの点で一つの素子（ＤＵＴ）５が動作されるだけである。なお、各素子 に対して一つの信号ラインがあるため、素子と同じ数の信号ラインがあるべきで ある。 図２は、現在実施されているように、代表的なフラッシュメモリプログラミン グアルゴリズムを示す。アルゴリズムはｎ＝０及びカウント１２（ｃｎｔ）＝０ の初期条件で始まる。プログラムは第１のアドレスに対して１４でコマンド及び 書き込みデータを入力することにより始まる。プログラムは１６で第１のアドレ スのデータを確認する。もし素子５が第１のアドレスで適切にプログラムされな かったら、試験中の素子５は１８で試験に不合格になる。１８の試験が不合格に なる都度、アルゴリズムはカウント１２がメーカにより確立される最大許容数に 届くかを見て２０でチェックを行う。もし届かなければ、カウント１２が許容さ れる最大限数に届き又はＤＵＴ５が１８で試験に合格するまでカウント１２が１ だけ増加し且つ第１のアドレスに対する次のサイクルのコマンド、書き込み、確 認が実行される。もしカウント１２が最大限数に届くならばＤＵＴ５は欠陥素子 ５と見なされる。もし、しかしながら、ＤＵＴ５が１８で試験に合格するならば 、プログラムが次のアドレスに移動し且つ処理を繰り返す。プログラムは最後の アドレスに届くまで続く。 代表的な例は６４の素子５の試験であり、全てはメーカにより２５になるよう に設定される繰り返し最大限数で入力のセットにより並列に動作される。６４の 素子５の一つだけが一度に許可されることに着目せよ。一つだけ素子が時間的に 一つの点で許可されるので 、試験過程が非常に時間を消費し且つ費用が高くなる。完全なシーケンスは６４ の素子５の各々で許容される繰り返しの最大限数まで各アドレスに対して繰り返 されることを必要とする。かくして、１，６００の繰り返しがこのセットの素子 ５を試験するために必要とされる。 現行システムは代表的にはパターン発生部当たり６４のチップ選択信号と１０ のパターン発生部とを有する。非常に代表的には、現在のシステムの最大限性能 は６４０の素子５である。現行では、各アドレスをプログラムするために必要と される繰り返し数が未知であるためこれらの６４０の素子５に対して必要とされ る全体の試験時間を決定することが不可能である。 従来技術の別の側面は試験システムがＤＵＴ５のより正確なタイミング測定を するために試験システム及びＤＵＴ５間で信号を送信するための遅延時間が、往 復遅延（Round Trip Delay(RTD)）として普通に知られているが、考慮されるべ きである。従来技術のＲＴＤは異なる素子に対して広い範囲になる。この広い範 囲のため伝播遅延時間又はアクセス時間のような素子のタイミングの測定をする ことが不可能になる。タイミング測定からどの程度のシステム遅延を引くべきか を知るために正確なＲＴＤ時間が必要である。通常試験ハードウエア内ではＲＴ Ｄのある固定量のある補償がある。残存可変量がプログラマブルハードウエア又 はソフトウエアで扱われる。しかしながら、従来技術は単一素子５に対する単一 往復遅延時間についてだけ較正する。 発明の要約 フラッシュメモリ素子を試験する新規なシステム及び方法が開示される。本発 明に係るこのシステム及び方法は記録システムに組み 込まれるユニークなソフトウエアを有する。この記録システムは、試験中の各素 子に対して、合格フラグの状態と呼ぶ、プログラミングの成功の証拠を保持する 個々のハードウエアシステムを具備する。好ましい実施例の記録システムは合格 フラグの状態の証拠を保持する２セットのラッチを含む。素子のアドレスに対す る全データ合格フラグがトゥルー（trne）と読み出すとき他のラッチがトリガー される。第２のラッチのトリガーはデータが試験中の素子にうまくプログラムさ れたことを示す。この記録システムはアドレス当たりに基づいて素子が欠陥であ るかを決定し且つ並列に試験される全他の素子と独立に適当な行動を取る。第２ のラッチが設定されたとき、アドレスが正しくプログラムされたことを示し、ア ルゴリズムは非動作コマンドをトリガーする。この非動作コマンドはその特別の 素子のそのアドレスでプログラミングを停止させる。その特別の素子のそのアド レスは試験を合格にし且つもはやさらなる試験を受けない。 アエアテストシステム（Aehr Test System）により生成されるＭＴＸ大量並列 機能試験システム（MTX ）のような素子の並列試験及びバーンインを行うように 設計したシステムと共に改良ソフトウエア及び記録システムは望ましく機能する 。ＭＴＸは並列な大量の素子を機能的に試験するが、しかしながら、全素子の試 験に対して一つのパターン発生部を必要とするだけである。各素子によりトリガ ーされる記録システム内の２セットのラッチのユニークなシステムは一つのパタ ーン発生部の多数の使用を可能にする。この試験のシステムは質を犠牲すること なしに全体の試験費用を削減する有効で実際的な方法を提供する。 入力信号ラインが１つだけというよりもむしろ多数のＤＵＴ５に接続されるた め、且つ多くの素子５が同一の比較器に接続されるた め、図７の一定の試験ボード４７に対して使用されるいかなる単一ＲＴＤも存在 しない。いくつかのＲＴＤ、各チップ選択１に対して１つの状態が存在すべきで ある。この問題はチップ選択により選択される各状態における各半導体素子に対 してタイミング発生部７０による適当な往復遅延値の補償により解決される。 本発明は記録システムに合格フラグを結合することにより半導体素子を試験す る方法を具備する。コマンド及びデータが素子の第１のアドレスに送られ且つこ の情報が確認される。もしデータが第１のアドレスにうまく書き込まれなければ 、第１のアドレスへの書き込みコマンド及びデータの送り及び確認が繰り返され る。第１のアドレスをうまくプログラムする繰り返し企ての数がカウントされる 。もしこのカウントが一定の最大限に届くならば、半導体素子が欠陥として除か れる。もしデータが第１のアドレスにうまく書き込まれるならば、合格フラグは トゥルーに設定される。合格フラグがトゥルーに設定されると、第１のアドレス への書き込みコマンドの送りは終了される。最後のアドレスに届くまで全先行ス テップが連続アドレスに対して繰り返される。 本発明の別の側面は半導体素子が欠陥であるかを示すフラグ信号発生部を使用 する半導体素子を試験するシステムである。第１のセットのラッチは合格フラグ 信号発生部に結合されて半導体素子の各データビットに対する合格フラグ信号発 生部により生成される合格フラグ信号の状態の証拠を保持する。第２のラッチは 各素子に対する第１のセットのラッチの集積セットの証拠を保持する。 本発明のさらなる側面は半導体素子に対する複数の試験信号を生成するパター ン発生部を有する半導体素子試験装置である。インタフェースはパターン発生部 に並列に複数の半導体素子を結合する。複数の試験結果リーダはインタフェース に接続されて複数の試験結 果リーダは複数の半導体素子の各々に結合されるようにしてある。パターン発生 部は適当な往復遅延値を補償する。 下記のより詳細な説明及び本発明の図面をレビューする際に、本発明の利点及 び特徴は当業者にとってより容易に明らかになる。 図面の簡単な説明 図１は代表的な従来技術のフラッシュメモリ試験システムである。 図２は代表的な従来技術のフラッシュメモリのプログラミングアルゴリズムで ある。 図３は本発明に係るフラッシュメモリ試験システムの一部の表示である。 図４は本発明に係るフラッシュメモリ試験システムプログラミングアルゴリズ ムの概略表示である。 図５は本発明に係るフラッシュメモリ試験システムのブロック図及び概略表示 である。 図６は図３−５におけるフラッシュメモリテストシステムの小ネットワークを 説明する。 図７は図６のテスターのブロック図を説明する。 図８は図３−５におけるフラッシュメモリテストシステムの大ネットワークを 説明する。 図９は図３−８のフラッシュメモリテストシステムのデータフローを説明する 。 図１０ａはバーンインボードの素子アレーを流れる信号ラインの代表的な従来 技術の分布パターンを説明する。 図１０ｂはバーンインボードの素子アレーを経由する信号ラインのフローの好 ましい実施例構成を説明する。 図１１は好ましい実施例のパターン生成部を説明する。 発明の詳細な説明 図３に転じる。本発明のフラッシュメモリテストシステムの一部が示される。 図１に説明される従来技術のフラッシュメモリ試験テストと異なり、本発明によ り個々のチップ選択１の信号が多数の素子５を同時にイネーブルにする。図７の 一つのパターン発生部４５だけが多数の素子５を試験するために必要とされる。 多数の素子が同時にイネーブルにされるけれど、パターン発生部４５と組み合わ せられるソフトウエアは一つの部分だけを示するかのように動作する。素子５の この多数のイネーブルにより試験時間及び試験費用が減少する。 好ましい実施例は１６までの素子５を同時に点検することができるチップ選択 １信号を使用する。この実施例はチップ選択１当たり同時に１６の８ビット幅の 素子５の動作を可能にする１２８の入力／出力（Ｉ／Ｏ）ピン２５を具備する。 好ましい実施例の一定のスロットには５１２までの素子５を収容することを可能 にする３２のチップ選択１ラインと１２８のＩ／Ｏピン２５とがある。好ましい 実施例が３０のスロットを具備するので、図１−２に示されるシステムの代表的 な６４０の素子５に対立して本発明により１５，０００以上の素子が一度に試験 される。 図４に示されるフラッシュメモリプログラミングアルゴリズムは図３に示され るフラッシュメモリ試験システムに使用される。図２の従来技術のアルゴリズム のように、この改良アルゴリズムは１４でコマンド及びデータを送り、１６でデ ータを確かめ、１２で繰り返しの数をカウントするような標準機能を行う。しか しながら、従来技術のアルゴリズムにより行われるこれらの機能に加えて、改良 アルゴリズムは並列に同時に試験され得る個々の素子５に対して情報の証拠を保 持するために記録システム３０を使用する新規な特徴を具備する。 改良アルゴリズムは下記の通りに書いてある。アドレスカウンタ１０及びルー プカウンタ（ｃｎｔ）１２はゼロに初期設定される。付加的な初期条件は各素子 ５の合格（pass）／不合格（fail）の証拠を保持する合格フラグ３２Ａで設定さ れる。試験の初めに試験中の素子のいずれも合格しなかったと仮定して初期には フォルス(false)に設定される。プログラムは第１のアドレスに１４でデータを 先ず入力する。そのアドレスはデータがうまくプログラムされたことを確実にす るために１６で確認される。もしデータがうまくプログラムされたならば、合格 フラグ３２の状態は３２Ｂでトゥルー(true)と設定される。合格フラグがトゥル ーに設定されると、トゥルー合格フラグ３２と関連するＤＵＴ５はプログラムコ マンドをもはや受けない。それらの一部はうまくプログラムされた素子を何もし なように向ける非動作コマンドを３６で受ける。この仕事は各ＤＵＴ５に対して 個々のハードウエアシステムである記録システム３０とアルゴリズムの結合によ り達成される、例えば図３のシステムには７８０の記録システム３０がある。う まくプログラムされなかったそれらの一部に関して、それらの個々の合格フラグ ３２はなおフォルスに設定されている。カウント１２がメーカーにより確立され た最大許容数に達したかをみるために合格フラグ３２のこのフォルス状態は２０ でシステムにチェックするように信号を送る。もし達していなければ、カウント １２は１だけ増加する。次に、カウント１２が許容される最大数に達し、又はＤ ＵＴ５がテスト１８を合格するまでに、システムは１４でプログラミングのルー プを繰り返し且つ１６でそのアドレスに対して確認する。メーカーにより設定さ れるループの最大数が達成されるまで、各一部の合格／不合格状態は個々に記録 される。もしカウント１２がフォルス状態においてなお合格フラグ３２について 最大数に達するならば、次にＤＵＴ５は欠陥素子５と見なされる。もし、しかし ながら、合格フラグ３２がトゥルー状態を示すならば、次にＤＵＴ５はテスト１ ８を合格し、プログラムは次のアドレスに移動し且つ処理を繰り返す。もしプロ グラムが最後のアドレスに達するまでプログラムはこのようにして続く。 アルゴリズムのループ最大数がＤＵＴ５の一部の全てに対して達成されると、 合格フラグ３２の全てはどの素子が合格し又は不合格したかを決定するためにレ ビューされなければならない。図５は合格フラグ３２をレビューするというこの 機能を行うフラッシュメモリプログラミングアルゴリズムと相互作用する記録シ ステム３０を示す。 初めに、全合格フラグがフォルスであるとき、図４の１４で一部にプログラム されるべきデータはこの記録システム３０を横切り一部になる。次に、１６の確 認動作が行われ且つ素子出力がこのデータと比較される。データを比較する信号 は試験される一部のビット幅と同じ幅である。一部のいくつかの異なる構成が存 在する。例えば、その一部は８ビット幅であり、１６ビット幅であり、１８ビッ ト幅である。もし、例えば、その一部が８ビット幅であるならば、全８ビットは 確認される。もし８ビットのいずれか一つが正しくプログラムされなければ、そ の一部に関連する図５のラッチ４０は設定されない。 図５のラッチは各素子と関連するので、好ましい実施例では、図３のチップ選 択１当たり１６のラッチ４０が存在し、１６の素子５の各々に対する一つはチッ プ選択１当たり並列に処理される。もし その一部の全ビットが合格するだけでもラッチ４０は設定される。なお、好まし い実施例は図５の付加的なセットのエラーラッチ４１を有し、ラッチ４１は各デ ータビットの合格フラグの証拠を保持する。組み合わせられる、二つのセットの ラッチ、ラッチ４０及びエラーラッチ４１により好ましい実施例は図７の単一の パターン発生部だけで多数の素子５のテストを行うことが可能になる。プログラ ムがアドレスの全ビットについてうまく行くと、パターン発生部４５から出力さ れる通常の一連のアドレス、データ及びコマンドを提供するよりもむしろ、静的 なレジスタは図４のコマンドの非動作（ｎｏ−ｏｐ）３６を保持する。このｎｏ −ｏｐコマンド３６により、パターン発生部４５の信号がすでにうまくプログラ ムされたアドレスを再プログラムしないようにする。 図６に示されるアエアテストシステム（Aehr Testing System）により生成さ れるＭＴＸ大並列機能テストシステム（Massively Parallel Functional Test S ystem(MTX)）のような、メモリ素子５の並列なテスト及びバーンインを行うよう に設計されるシステムと共に本発明の改良アルゴリズム及びハードウエアシステ ムは機能する。ＭＸＴは大量の素子５を並列に機能的に試験することが可能であ る。この試験システムは質を犠牲にすること無しに全体の試験費用を減少させる ための有効で実際的な方法を提供する。ＭＴＸは図７の各素子試験ボード４７の ２５６の装置５又はこれ以上を試験することが可能である。 システムの各スロットは並列に図３の１２８までの素子Ｉ／Ｏピン２５を試験 することが可能である。図７のシステムパターン発生部４５及びタイミング正確 さにより従来メモリ自動試験装置（ＡＴＥ）からＭＴＸ大量並列環境への長い機 能試験パターンのオフローディング、データ記憶、リフレッシュ試験が可能にな る。 物理的な変化を必要せずに素子の異なる構成を収容するパターン発生部におい て素子試験ボード４７は再プログラム可能な合格／不合格論理を使用することが 可能である。代わりに、非再プログラム可能な合格／不合格論理は費用低減する ために選択として使用される。バーンインシステムとして、ＭＴＸは従来のバー ンイン性能と並列機能試験性能と組み合わせる。周囲の部屋は−５５℃から＋２ ５０℃までの動作試験範囲を有すが、しかしながら、好ましい試験温度の範囲は −５５℃から＋１５０℃までである。バーンイン中の試験システムであるので、 ＭＴＸは分離試験及びバーンインの標準方法よりも広い範囲の故障を検出する。 試験によりバーンイン期間を最適にする間にバーンイン脱出及び回復可能な故障 の全体的な検出及び確認が可能になる。また、試験によりさらなるバーンイン又 は試験からの不合格な部分の除外が可能になる。 システムはＴＣＰ／ＩＰネットワークプロトコールについて標準イサーネット （Ethernet）を使用する。これは柔軟なネットワーク構造を提供する。図８に示 される如く、ユーザは単一のシステムに対するネットワーク、又は多くのテスタ ５１、デバッグステーション５２、ローダ及びアンローダ５０、ユーザステーシ ョン５５及びネットワークサーバ４９を持つ大きく、複雑なネットワークを容易 に構成することができる。 図９に転じる。ネットワークサーバ４９は４８６の（又はより高い）ＰＣを動 かすＵＮＩＸである。いくつかのより大きなネットワークはワークステーション を要求する。サーバ４９はマスタプログラムライブラリー及びテストデータライ ブラリーを維持する産業標準データベースエンジン５７を動かす。動きが開始さ れると、サーバ４９は局部制御部ハードディスクに必要な全試験計画のコピーを 格納する。たとえネットワークが止まってもその動きは達成される 。テスタ５１はデータを移動してサーバ４９に戻すまで局部制御部ハードディス クに全試験結果を蓄える。全報告がデータベースエンジン５７により生成され且 つサーブ４９又はＭＴＸテスタ５１で評価され又は印刷される。 電源故障の場合には、バックアップ電力供給は局部制御部に電力を供給する。 テスタ５１は直接遮断するが、局部制御部はデータを損失しないように且つ壊さ れないように制御遮断シーケンスを実行する時間を有する。電力が回復されると 、ユーザは最後に達成された試験ステップの始めからその動きを手動で続けるこ とが可能である。 広範なプログラムをデバックする性能はそのシステムに含められる。ユーザは いかなるテストプログラムのいかなるステップも選択し、いかなるテスト条件を 修正し、且つ修正プログラムを直接実行することが可能である。ユーザは連続的 なループでパターン発生部に命令し且つパターンの中央で信号を詳細に調べるた めに範囲の同調点を設定する。 オペレータインタフェースはグラフ表示、トラックボール又はマウス及びキー ボードからなる。オペレータ表示は異なる言語で作られ得る。ローディング及び アンローディングロットのような通常の全生産活動がユーザのキーボードが無く ても行われる。任意のプリンタが報告の印刷を容易にするために加えられる。 ＭＴＸテスタ５１は全試験機能を行う。テスタ５１はローディングロット、ア ンローディングロット、要求報告又は表示状態のようなテスタ５１の動作を制御 するために使用されるオペレータインタフェースを具備する。テスタ５１は、図 ７のパターン発生部のような全試験電子部、電力供給、ドライバー及び受信機を 収容する。 ＭＴＸについて入手可能な三つの異なる周囲の部屋、高温だけ、 −２０℃までの高温／冷温、−５５℃までの高温／冷温がある。 高温だけの部屋は約＋４５℃から＋１５０℃の温度範囲を有する。部屋は密封 されていない。部屋は必要に応じて部屋から冷温の空気を引き出し、且つ必要に 応じて高温の空気を抜いたり入れたりする。部屋に高温空気を入れたり排気ダク トに入れたりする。高温だけの部屋は７６８０の素子５の名目システム性能に対 して部屋に３０までの試験スロットを収容する。高温／冷温部屋は密封される。 非ＣＦＣ冷蔵装置＋４５℃以下の冷却を提供する。高温／冷却部屋は４０９６の 素子５の名目システム性能に対して部屋に１６までの試験スロットを収容する。 −５５℃までの高温／冷却は上記高温／冷却部屋に非ＣＦＣ冷蔵の別の機構段階 を加える選択である。 異なる周囲の部屋に加えて、ＭＴＸは多数の試験領域を提供する。試験領域の 概略説明が図７に示される。システムは二つの領域（高温だけの部屋における１ ５のスロット／領域、又は高温／冷却部屋における８のスロット／領域）で通常 構成される。 図１−２に示されるシステムが各スロットに対して一つのパターン発生部４５ を代表的に有するが、ＭＴＸは各領域に対して一つのパターン発生部４５を有し 、各領域は多数のスロットを具備する。このシステムは必要とされるパターン発 生部４５の数を減少させこれにより試験費用が減少する。図７に示される如く、 領域の各スロットはスロットインタフェース５９を有し且つ任意の誤り分析６１ を具備する。パターン発生部４５はアルゴリズムであり、Ｎ、Ｎ^3/2、及びＮ²パ ターンを発生することが可能である。図１１に示されるように、パターン発生部 ４５はマイクロシーケンサ７６、タイミング発生部７０、アドレス発生部７２、 データ発生部７４及びチップ選択発生部７８を具備する。また、パターン発生部 ７２はパターンフォーマッタ８０及び状態ラッチ８２を具備する。パターンフ ォーマッタ８０はＩ／Ｏラインにわたってデータ発生部出力を分配し且つデータ ラインにアドレスを多重送信することを考慮する。状態ラッチ８２はアドレスデ ータ及びチップ選択出力をマスタクロック（Ｔ０）に再度同調する。パターン発 生部は全産業標準試験パターンを発生する。 マイクロシーケンサ７６は全パターン発生部４５の機能を制御する。マイクロ シーケンサ７６は制御論理、ループ、分岐及びサブルーチン論理及びリフレッシ ュタイマの全てを具備する。また、マイクロシーケンサ７６は範囲同調パルスを 発生する対策を具備する。 ＭＴＸはパターン状態毎に対して異なるタイミングセットの選択を容易にする 多重タイミングセットを有するタイミング発生部７０を使用する。各タイミング セットはそのセットのサイクル時間に加えてクロックチャンネルの各々に対する 立ち上がり及び立ち下がりエッジ位置を具備する。システムはクロック位相当た り適当な４までのエッジを認める。 ＭＴＸのアドレス発生部７２は１６ビットの論理Ｘアドレス、１６ビットのＹ アドレス及び１６ビットのリフレッシュアドレスを発生する。ユーザはメニュー から最も共通に使用されるアドレスパターンを選択できる；しかしながら、特別 のパターン要求に対して自分のユニークなパターンを書くことができるように任 意のパターンアセンブラーがある。 任意のアドレススクランブラーによりユーザは論理メモリ位置のマップをＤＵ Ｔの物理的なメモリに変えることが可能である。 なお、アドレススクランブラーはＸ及びＹの両方の後に３２Ｋ×１６のベクタ メモリを提供する。ベクタメモリの内容は連続的に処理され且つマイクロシーケ ンサ７６により制御される。 ＭＴＸは１８ビットのユニークな論理データをアルグリズム的に に発生するデータ発生部７４を使用する。なお、論理Ｘ及びＹアドレスに基づい てデータを発生するために使用されるパリティ発生部がある。全共通データパタ ーンはメニューから選択される。もし特別のパターンが所望されるならば、パタ ーンアセンブラーはユニークなデータパターンを発生するために使用される。 また、データ発生部７４は論理的なデータを物理的なデータに変換するために 非常に強力なデータ位相数学的スクランブラーを有する。また、データ発生部７ ４はベクタメモリを提供する。ベクタメモリの内容は連続的に処理され且つマイ クロシーケンサにより制御される。 パターン発生部４５は３２のチップ選択信号を発生する。マイクロシーケンサ ７６はチップ選択発生を制御する。通常の試験に対して、マイクロシーケンサに より異なるチップ選択１の信号は図７の素子試験ボード４７の一部をグループで 選択することが可能である。一部にストレスが加えられおり試験がされていない とき、全３２のチップ選択信号がアクティブになる。 図７の試験スロットインタフェース５９はＤＵＴ電力供給、信号ドライバー、 データ出力比較器及び合格／不合格論理を具備する。各スロットはＤＵＴ５の電 力に対して自身のユニークで独立な供給を有する。全電力供給はプログラマブル 電流制限及び過大／過少電圧保護を有する。もし電圧又は電流が制限のどれかを 越えるならば、制限を越えるスロットだけが遮断する。そのテスタ５１はいかな る故障も記憶する。全供給に対する実際の出力電圧及び実際の出力電流は各スロ ットから読み戻され且つテスタ５１の制御部に報告される。 各テストスロットは図３の１２８のＩ／Ｏドライバーチャンネル２５の全て、 及び図１の３２のチップ選択１を有する。なお、１６ の物理的なＸビットの二つのコピー、物理的なＹビットの二つのコピー及び８の ユーザクロックの４つのコピーがある。これらの多数のコピーは図７の素子試験 ボード４７の分離部に使用されることを意図されている。これは各ドライバーの ロード削減を考慮する。この削減は最大信号品質を提供する。ドライバーが働き 且つ一部の入力が信号を短絡しないことを確保するために入力信号の全ては図７ のドライバーボード４７でモニターされる。ドライバーボード４７はパターン発 生部４５からデータ及びタイミングを集め且つＤＵＴ５へ信号を提供する。図３ の１２８のデータＩ／Ｏチャンネル２５の各々はドライバー及び二重レベル比較 器を有する。物理的データ信号はこの１２８のチャンネルフィールドを満たすた めに、試験される部分の幾何学に依存して、複製される：もし一部が×１である ならば、データは１２８回繰り返す；もし一部が×４ならば、データは３２回繰 り返す；もし一部が×８ならば、データは１６回繰り返す；もし一部が×９なら ば、データは１４回繰り返す；もし一部が×１６ならば、データは８回繰り返す ；もし一部が×１８ならば、データは７回繰り返す。ドライバーに対して３セッ トのプログラマブル高低レベルがある。レベルのうち一つのセットはアドレスド ライバーに使用され、一つのセットはデータドライバーに使用され、最後のセッ トはクロック及びチップ選択ドライバーに使用される。 １２８のデータＩ／Ｏチャンネル２５の各々は二重レベル比較器を有する。全 比較器に対して一つのセットのプログラマブル高低レベルが存在する。１２８の 比較器の各々に対して図５のエラーラッチ４０が存在する。たとえいくつかの素 子５が図３の各Ｉ／Ｏチャンネル２５に代表的に接続されても、チップ選択１の 信号はＩ／Ｏチャンネル２５当たり一度に一つだけの素子５をイネーブルにする 。 図７の各試験スロットインタフェース５９は自身の合格／不合格論理を有する 。図３の各チップ選択状態が達成されると、図５のエラーラッチ４０の内容はそ のチップ選択１状態に対する従来の結果と共に格納され且つ和が取られる。結果 として、試験ステップの終了時に、各試験スロットの３２までのチップ選択１の 状態に対する図３の全１２８のＩ／Ｏチャンネル２５に対する蓄積合格／不合格 結果は一部の非常に大きな数の並列試験を考慮する。図６のテスタ５１は図３の Ｉ／Ｏチャンネル２５のマッピング及び一定のソケット位置に対するチップ選択 １の状態に依存して図７の素子試験ボード４７の一部を試験するためにソフトウ エアを使用する。 標準合格／不合格論理に加えて、ＭＴＸは図７の広範囲な故障分析６１を行う 性能を有する。各スロットに対する付加的回路はこの性能を提供する。故障分析 ６１オプションは二つのタイプの故障データを集めるために使用される：図４の エラーカウント１２及び故障特徴。 図３の各Ｉ／Ｏチャンネル２５に対して、３２のビットカウンタが存在する。 特別チャンネルにエラーがある毎に、カウンタ１２が増加する。各チャンネルに 対する全エラーカウントが報告される。 同一の回路は各チップ選択状態に対して不合格特徴を捕足する。不合格特徴は 不合格アドレス及び全不合格データ状態からなる。不合格アドレスは論理的又は 物理的なアドレスのいずれかである。不合格データ状態は論理的又は物理的なデ ータ状態のいずれかである。 図７の素子試験ボード４７は試験される素子５を含む。素子試験ボード４７は 高温ソケットのアレー及び信号送信ライン用の成端を有する。素子５は引き続い て周辺部屋に置かれる素子試験ボード４ ７に入れられる。 適当な成端は試験される素子に最良の波形を与える。成端値は各装置試験ボー ド４７タイプに対してユニークであり且つ試験される素子５の特徴に大きく依存 する。正しい成端を決定するために、素子試験ボード４７は所望される実際の素 子５と共に集められねばならない。試験システムがＤＵＴ５への入力信号を発生 するとき、その信号元はテスタ５１内にあり、ＤＵＴ５入力ピンに実際に届く前 にピンドライバー及びある種の接続回路（テストソケット又は操作する人の契約 者を含む）を経由して送信されなければならない。この処理は固定状態に依存し 、且つ固定から固定まで変化するある量の遅延時間（Ｔｉ）をもたらす。 同様に、試験システムはＤＵＴ５からの出力信号を試験するとき、信号はある 接続回路を経由し、ピン受信機を経由し、ＤＵＴ５の出力ピンから実際に試験が 行われる電子部に送信されねばならない。またこれは固定に依存しかつ固定から 固定まで変化するある量の遅延（Ｔｏ）をもたらす。この遅延時間は試験電子経 路遅延の差のためにＴｉとは異なってもよい。 試験システムがＤＵＴ５のより正確なタイミング測定をするために、往復遅延 （ＲＴＤ）として普通知られている試験及びＤＵＴ５間の信号を送信する遅延時 間が考慮されるべきであることが必要である。従来技術のＲＴＤは異なる素子に 対して広い範囲である。この広い範囲のため伝播遅延時間又はアクセス時間のよ うなタイミング測定をすることが困難になる。正確なＲＴＤ時間はタイミング時 間からどれくらいのシステム遅延を引くべきかを知るために必要である。ＲＴＤ のある固定量に対する試験ハードウエア内の補償が通常存在する。残存可変量は プログラマブルハードウエア遅延又はソフトウエアのいずれかで扱われる。この ようにして、図６のテスタ ５１はＤＵＴ５の正確なタイミング測定を行う。しかしながら、従来技術は単一 素子５に対する単一の往復遅延時間についてだけ構成する。 しかしながら、ＭＴＸの場合には、問題はより複雑になる。入力信号ラインが １よりもむしろ多数のＤＵＴ５に接続されるため、且つ多くの素子５の出力が同 一の比較器に接続されるため、図７の一定の試験ボード４７に対して使用される いかなる単一のＲＴＤも存在しない。いくつかのＲＴＤ、各チップ選択１の状態 に対して一つが存在しなければならない。 ＭＴＸ試験ボード４７が設計され且つまず製作されるとき、各チップ選択１の 状態に対して適当なＲＴＤ値を決定することが特徴である。このセット値はデー タベースに格納され、且つその特別の試験ボード４７の設計と関連する。試験ボ ード４７のボードがＭＴＸシステムで使用されると、一定のチップ選択１状態に 対して適当なＲＴＤ値をもたらすため適当なチップ選択１のＲＴＤ値は、パター ン速度で、データベースから読まれ且つアクセスされるメモリに格納され、且つ 高精度のプログラマブル遅延ラインで使用される。グループの素子５を選択する チップ選択１信号に加えて、チップ選択信号はそれらの素子５を選択するときに 使用すべき往復遅延時間のどれかを選択するために使用される。タイミング発生 部７０はチップ選択により選択されるケース状態における各半導体素子に対する 適当な往復遅延値を補償する。情報がハードウエアメモリに格納されるので、新 たなソフトウエアのダウンロード又は計算を待つ必要がない。このようにして、 たとえ有効な固定遅延が試験の過程を通して変化しても、ＭＴＸは最大限の全体 タイミング精度を常に提供する。 図１０ａに転じる。バーンインボード４７では多数素子５が多数 データライン、クロックライン、及びチップ選択信号についてアレーで配置され る。本発明と両立できるバーンインボード設計は米国特許出願番号０８／１６１ ，２８２、１９９３年１２月１日出願に示唆され、その開示は参照により組み込 まれる。例えばボード４７に進む１６アドレスライン、３２データライン、８ク ロックライン及び３２チップ選択ラインについて素子５の１６×１６のアレーで ある。これらの信号ラインは各素子５に対してバーンインボード４７の周囲に分 配されるべきである。代表的な分配パターンは図１０ａに示される。信号のいく つかの非常に複雑な経路選択は各素子５に届くように要求される。図１０ｂに示 されるように、好ましい実施例は各部分が信号のセットを複製する部分にボード を分割した。例えば、好ましい実施例のボード４７は４の部分６５に区分される 。以前の例と共に動作し、各四分の一の６５は１６アドレスライン、３２データ ライン、８クロックライン及び８チップ選択ラインを有する。各選択６５は３２ に等しい全部分からのチップ選択ラインの全体について各同一のライン数を有す る。信号ラインは複雑な構成を経由して進まなければならないというよりもむし ろボード４７を横切って直線に進む。この構成の利点はトレース長さがほとんど ３／４だけ切られ、素子５のＲＴＤが減少することであり、且つ信号の質を非常 に改良するローディングは３／４だけ切られる。 各素子試験ボード４７はユニークな７けたシリアル数により確認される。各け たは素子試験ボード４７に抵抗を使用して受動的に符号化される。高温６８０ピ ンカードエッジコネクタは素子試験ボード４７とシステム間に接続機構を提供す る。 ＭＴＸには広範な自己試験及び診断性能が備えられる。システムの各ボード４ ７は出力を上げるとき自ら信頼試験を行う。この信頼試験は基本機能の高速確認 を提供するために設計される。なお、ユ ーザはより広範囲な診断を行うことができる。診断は可能なときにいつでも置換 可能な半組み立て部分品に対する故障を隔離するように意図される。 任意の装置はＭＴＸネットワークに接続される遠隔ＰＣであるユーザステーシ ョン５５を具備する。ユーザステーション５５はオフラインプログラム開発、生 産管理（ロット形成、状態問い合わせ、等）及びネットワーク管理として使用さ れる。 任意の装置の別の例は包囲した試験ステーション又はデバッグステーション５ ２である。デバッグステーション５２は簡単化したテスタ５１である。デバッグ ステーション５２は一つのスロットに対して試験電子部を具備し、しかしいかな る環境部屋も具備しないので、十分な電気的試験が包囲した環境で行われる。ま たデバッグステーション５２は素子試験ボード４７及び試験電子部への容易なユ ーザアクセスを提供する。このステーションは新試験プログラム、信号及びパタ ーンの機能をチェックし、且つ電圧を確認するために使用される。ステーション は試験電子部又は素子試験ボード４７及び予備スクリーンにより入れられた装置 試験ボード４７を、これらがテスタ５１に入れられる前に、修理するために使用 される。これは悪い接触をしており、悪いソケット位置にあり、又は初期に欠陥 がある素子５を確認し、固定し、又はマスクするのを助ける。 さらなるオプションは知的自動ローダ／分類部システムとのインタフェースを 行うＭＴＸ設計を使用することである。知的ローダ／分類部システムがネットワ ークに取り付けられると、サーバ４９は各素子試験ボード４７に対してローダへ のユニークで予め形成されたローディングマスクを提供してロードされるべきで ない悪いソケット位置を示す。一部が試験された後に、サーバ４９はユニークな 格納マップを知的アンローディングに提供する。 示し、つ説明した本発明の形態及び詳細における種々の変化がなされることは 当業者にとって明らかである。このような変化が添付されるクレームの精神及び 範囲内に含まれることが意図される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＵ，ＢＢ，ＢＧ ，ＢＲ，ＣＡ，ＣＮ，ＣＺ，ＥＥ，ＧＥ，ＨＵ，ＩＳ， ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＬＫ，ＬＲ，ＬＴ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＲＯ，ＳＧ，ＳＩ，ＳＫ，ＴＲ，ＴＴ，ＵＡ，ＵＺ， ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．半導体素子を試験する方法において： 記録システムに合格フラグを結合し； 前記半導体素子の第１のアドレスに書き込みコマンド及びデータを送り； 第１のアドレスの前記データを確認し； もし前記データが第１のアドレスにうまく書き込まれなければ、第１のアドレ スへの前記書き込みコマンド及びデータを送り且つ確認するというステップを繰 り返し； 第１のアドレスをうまくプログラムする繰り返し企て数をカウントし； もし繰り返し企ての前記カウントが一定の最大限に達するならば、欠陥として 前記半導体素子を除き； もし前記データが第１のアドレスにうまく書き込まれなければ、前記合格フラ グをトゥルーに設定し； もし前記フラグがトゥルーに設定されるならば、第１のアドレスへの書き込み コマンドの送りを終了し； 最後のアドレスが届くまで連続アドレスに対して先行ステップを繰り返すステ ップからなる方法。 ２．前記ステップがより具体的に： ループカウントを０に設定し； ｎを０に設定し； アドレスをｎに設定し； 合格フラグをフォルスに設定し； コマンドをアドレス＝ｎに設定し； データをアドレス＝ｎに設定し； 前記データをアドレス＝ｎで確認し； もしアドレス＝ｎがうまくプログラムされなかったら、ループカウントが最大 限数に達したかをみてチェックし； もしループカウントが許容した最大限数よりも小さいならば、ループカウント に１を加え；前記コマンド及びデータをアドレス＝ｎに送り直し且つ前記データ を確認するというステップを繰り返し； もしループカウントが最大限に達したならば前記合格フラグの状態をチェック し； もし合格フラグがフォルスになお設定されているならば、欠陥として半導体素 子を除き； もしアドレス＝ｎがうまくプログラムされたならば、合格フラグをトゥルーに 設定し； もし合格フラグがトゥルーに設定されるならば、非動作コマンドを第１のアド レスに送ることにより書き込みコマンドの送りを終了し且つｎに１を加え； アドレス＝ｎにコマンドを送ることから始まる先行ステップを繰り返すことか らなる請求項１の方法。 ３．前記合格フラグと結合される前記記録システムは試験中の各素子に対して 個々のハードウエアシステムである請求項１の方法。 ４．前記合格フラグと結合される前記記録システムは前記合格フラグの状態の 証拠を保持する請求項１の方法。 ５．前記合格フラグの状態がトゥルー又はフォルスのいずれかである請求項４ の方法。 ６．前記記録システムは： 素子の各データビットに対する前記合格フラグの状態の証拠を保持する第１の セットのラッチと； 第１のセットのラッチの証拠を保持する第２のラッチとを具備す る請求項１の方法。 ７．試験中の素子は第１のセットのラッチと第２のラッチとの双方に結合され る請求項６の方法。 ８．試験装置が素子の並列試験を行うために前記アルゴリズムと結合される請 求項１のメモリプログラミングアルゴリズムを使用して半導体素子を試験するシ ステム。 ９．前記試験装置は： 試験中の素子に入力される情報を発生するパターン発生部と； 前記半導体素子が試験されるのを容易にするための前記パターン発生部に接続 される素子試験ボードとを具備する請求項８の半導体素子を試験するシステム。 １０．一つのパターン発生部は多数の素子に入力される情報を発生する請求項 ９の半導体素子を試験するシステム。 １１．前記システムは異なる構成の素子の収容に対して再プログラマブル合格 ／不合格論理を使用する請求項９の半導体素子を使用するシステム。 １２．前記素子試験ボードは各部分が自身の信号セットを有する多数の部分に 分割される請求項９の半導体素子を試験するシステム。 １３．前記パターン発生部は： 試験される半導体素子をイネーブルするチップ選択部と、 多数のタイミングセットを有するタイミング発生部とを具備する請求項９の半 導体素子を試験するシステム。 １４．前記タイミング発生部は前記チップ選択部により選択される各状態の各 半導体素子に対して適当な往復遅延値を補償する請求項１３の半導体素子を試験 するシステム。 １５．前記チップ選択部は多数の前記半導体素子を同時にイネー ブルにする請求項１３の半導体素子を試験するシステム。 １６．前記発生部はさらに： 前記パターン発生部機能を制御するマイクロシーケンサと； アドレスパターンを選択し又は作るアドレス発生部と； ユニークなデータパターンを選択し又は作るデータ発生部とを具備する請求項 １３のシステム。 １７．前記試験装置はさらにパターン発生部からの情報を集め且つ素子へ信号 を与えるドライバーボードを具備する請求項１３の半導体素子を試験するシステ ム。 １８．前記試験装置はさらに約＋４５℃から＋２５０℃までの温度範囲を有す る非密封高温部屋を具備する請求項９の半導体素子を試験するシステム。 １９．前記高温部屋は必要に応じて冷温空気を引出し且つ必要に応じて空気を 加熱する請求項１８の半導体素子を試験するシステム。 ２０．前記試験装置はさらに＋４５℃以下の低温範囲を有する密封高温／冷温 部屋を具備する請求項９の半導体素子を試験するシステム。 ２１．前記試験装置はさらに温度制御を要求しない包囲したステーションを具 備する請求項９の半導体素子を試験するシステム。 ２２．半導体素子が欠陥であるか否かを示す合格信号発生部と； 半導体素子の各データビットに対する合格フラグ信号発生部により発生する合 格フラグ信号の状態の証拠を保持するために前記合格信号発生部に結合される第 １のセットのラッチと； 各素子用の第１のセットのラッチについて集積セットの証拠を保持するめの第２ のラッチとを具備する半導体素子を試験するシステム。 ２３．前記合格フラグの状態はトゥルー又はフォルスのいずれかである請求項 ２２の半導体素子を試験するシステム。 ２４．前記合格フラグ信号発生部は素子の並列試験を行うためにメモリプログ ラミングアルゴリズムに結合される請求項２２の半導体素子を試験するシステム 。 ２５．前記アルゴリズムは： 第１のアドレスにコマンド及びデータを送り； 第１のアドレスで前記データを確認し； もし前記データが第１のアドレスにうまくプログラムされなかったら、第１の アドレスに前記コマンド及びデータを送り且つ確認するステップを繰り返し； 第１のアドレスをうまくプログラムする繰り返し企て数をカウントし； もし繰り返し企ての前記カウントが一定の最大限に達するならば、欠陥として 前記半導体素子を除き； もし前記データが第１のアドレスにうまくプログラムされるならば、前記合格 信号をトゥルーに設定し； もし前記合格フラグがトゥルーに設定されるならば、第１のアドレスへの書き 込みコマンドの送りを終了し； 最後のアドレスが届くまで連続アドレスに対する全先行ステップを繰り返すス テップを具備する請求項２４の半導体素子を試験するシステム。 ２６．前記アルゴリズムはより具体的には； ループカウントを０に設定し； ｎを０に設定し； アドレスをｎに設定し； 合格フラグをフォルスに設定し； コマンドをアドレス＝ｎに設定し； データをアドレス＝ｎに設定し； アドレス＝ｎの前記データを確認し； もしアドレス＝ｎがうまくプログラムされなかったら、ループカウントが最大 限数に達したかをみてチェックし； もしループカウントが許容した最大限数よりも小さいならば、ループカウント に１を加え；前記コマンド及びデータをアドレス＝ｎに送り直し且つ前記データ を確認するというステップを繰り返し； もしループカウントが最大限に達したならば前記合格フラグの状態をチェック し、前記合格フラグ信号が記録システムに結合され； もし前記合格フラグがフォルスになお設定されているならば、欠陥として半導 体素子を除き； もしアドレス＝ｎがうまくプログラムされたならば、合格フラグをトウルーに 設定し； もし前記合格フラグがトゥルーに設定されるならば、非動作コマンドを第１の アドレスに送ることにより書き込みコマンドの送りを終了し且つｎに１を加え； アドレス＝ｎにコマンドを送ることから始まる先行ステップを繰り返すことか らなる請求項２５の半導体素子を試験するシステム。 ２７．さらに前記アルゴリズムと結合される試験装置を具備する請求項２４の 半導体素子を試験するシステム。 ２８．前記試験装置は： 試験中の素子に入力される情報を発生するパターン発生部と； 前記半導体素子が試験されるのを容易にする前記パターン発生部に結合される 素子試験ボードとを具備する請求項２７の半導体素子を試験するシステム。 ２９．一つのパターン発生部は多数の素子に入力する情報を発生 する請求項２８の半導体素子を試験するシステム。 ３０．前記システムは異なる構成の素子を収容するために再プログラマブル合 格／不合格論理を使用する請求項２８の半導体素子を試験するシステム。 ３１．前記素子試験ボードは各部分が自身のセットの信号を有する多数の部分 に分割される請求項２８の半導体素子を試験するシステム。 ３２．前記パターン発生部は： 試験される半導体素子をイネーブルするチップ選択部と； 多数のタイミングセットを有するタイミング発生部とを具備する請求項２８の 半導体素子を試験するシステム。 ３３．前記タイミング発生部は前記チップ選択部によ選択される各状態の各半 導体素子に対する適切な往復遅延値を捕償する請求項２８の半導体素子を試験す るシステム。 ３４．前記パターン発生部はさらに： アドレスパターンを選択し又は作るアドレス発生部と； ユニークなデータパターンを選択し又は作るデータ発生部と； 前記パターン発生部機能を制御するマイクロシーケンサとを具備する請求項３ ２のシステム。 ３５．前記チップ選択部は多数の前記半導体素子を同時にイネーブルにする請 求項３２の半導体素子を試験するシステム。 ３６．前記試験装置はさらにパターン発生部からの情報を集め且つ素子に信号 を与えるドライバーボードを具備する請求項３２の半導体素子を試験するシステ ム。 ３７．前記試験装置はさらに約＋４５℃から２５０℃までの温度範囲を有する 非密封高温部屋を具備する請求項２８の半導体素子を試験するシステム。 ３８．前記高温部屋は必要に応じ冷温空気を引出し且つ必要に応じ空気を加熱 する請求項３７の半導体素子を試験するシステム。 ３９．前記試験装置は＋４５℃以下の低温範囲を有する密封高温／冷温部屋を 具備する請求項２８の半導体素子を試験するシステム。 ４０．前記試験装置は温度制御を要求しない包囲したステーションを具備する 請求項２８の半導体素子を試験するシステム。 ４１．半導体素子に対する複数の試験信号を発生するパターン発生部と； 前記パターン発生部に並列に複数の半導体素子を結合するインタフェースと； 前記複数の半導体素子の各々に結合されるように前記インタフェースに接続さ れる複数の試験結果リーダとを具備し； 前記パターン発生部は適当な往復遅延値を補償する半導体素子試験装置。 ４２．結合用の前記インタフェースは複数の前記半導体素子を同時にイネーブ ルにするチップ選択部である請求項４１の半導体素子試験装置。 ４３．前記パターン発生部は多数のタイミングセットを有するタイミング発生 部を具備する請求項４１の半導体素子試験装置。 ４４．タイミング発生部は適当な往復遅延値を補償する請求項４３の半導体素 子試験装置。 ４５．前記パターン発生器はさらに： 前記パターン発生器機能を制御するマイクロシーケンサと； アドレスパターンを選択し又は作るアドレス発生部と； ユニークなデータパターンを選択し又は作るデータ発生部とを備える請求項４ １の半導体素子試験装置。 ４６．前記試験装置はさらにパターン発生部からの情報を集め且つ信号を素子 に与えるドライバーボードを備える請求項４１の半導体素子試験装置。 ４７．さらに約＋４５℃から２５０℃までの温度範囲を有する非密封高温部屋 を具備する請求項４１の半導体素子試験装置。 ４８．前記高温部屋は必要に応じて冷温空気を引出し且つ必要に応じて空気を 加熱する請求項４７の半導体素子試験装置。 ４９．前記試験装置は＋４５℃以下の低温範囲を有する密封高温／冷温部屋を 具備する請求項４１の半導体素子試験装置。 ５０．前記素子試験ボードは各部分が自身のセットの信号を有する多数の部分 に分割される請求項４１の半導体素子試験装置。