KR20040101659A

KR20040101659A - 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템및 테스트 방법

Info

Publication number: KR20040101659A
Application number: KR1020030033348A
Authority: KR
Inventors: 박우익; 김용운; 신영구
Original assignee: 삼성전자주식회사
Priority date: 2003-05-26
Filing date: 2003-05-26
Publication date: 2004-12-03
Also published as: US7012443B2; JP2004355796A; US20040239361A1; KR100505686B1

Abstract

다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템 및 테스트 방법을 제공한다. 본 발명의 일 관점에 따른 테스트 방법은, 하나의 입출력(I/O) 신호 채널에 입출력 신호를 위한 핀(pin)들이 공통되고, 공통된 입출력 신호 채널을 통해 함께 출력될 출력 데이터들 중 어느 한 출력 데이터를 특정하기 위해 칩 선택(CS) 신호를 제공하는 칩 선택 신호 채널이 각기 연결된 적어도 두 개의 피시험 소자들을 준비한다. 이후에, 공통된 입출력 신호 채널을 통해 칩 선택 신호에 의해서 특정된 어느 한 출력 데이터를 칩 선택 신호에 의해 선택된 어느 하나의 피시험 소자로부터 읽는 단계를 포함하여 피시험 소자들을 테스트한다.

Description

다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템 및 테스트 방법{System and method of testing plurality of DUTs in parallel mode}

본 발명은 집적 회로(IC) 소자의 전기적 테스트(test)에 관한 것으로, 특히, 제한된 수의 채널(channel)을 가지는 집적 회로 소자 테스트 시스템에서 피시험 소자(DUT:Device Under Test)들을 병렬로 동시에 테스트하여 테스트 효율을 높일 수 있는 테스트 시스템 및 테스트 방법에 관한 것이다.

DDR SDRAM 소자와 같은 집적 회로 소자는 사용자에게 판매되기 이전에 패키지(package) 완료 후에 전기적 동작에 대한 테스트를 받게 된다. 테스트에 소요되는 시간은 결국 제품 원가에 반영되므로, 테스트 시간을 단축시키기 위한 많은 노력들이 이루어지고 있다.

소자 제품 개개에 대한 테스트 항목을 줄이기는 어렵기 때문에, 결국 테스트 시간을 단축시키기 위해서는 하나의 테스트 장비를 이용하여 다수의 DUT들을 동시에 테스트하는 것이 요구된다. 그런데, 테스트 장비에 구비된 채널들은 장비 구조적으로 그 수가 제한될 수밖에 없다. 따라서, 동일한 테스트 장비에서 동시에 테스트될 DUT들의 개수에는 제한이 있게 된다.

이를 극복하기 위해서, 다수의 DUT들을 병렬로 테스트 장비에 연결하고 공통될 수 있는 각각의 DUT의 핀(pin)들을 공통시켜 요구되는 채널의 수를 줄이는 효과를 구현하고자 하는 시도들이 다양하게 보고되고 있다. 일본 특허출원공개번호 2001-176293호(2001년 6월 29일 공개)에는 공통 연결에 의해 여유 채널들을 확보하는 방안이 제시되고 있다.

메모리제품의 집적도(density)의 증가는 결국 테스트 장비에서의 채널들의 수를 증가시켜야하는 것을 의미한다. 그럼에도 불구하고, 테스트 장비들이 이러한 소자 제품들의 발전추세를 즉각 반영하여 개선되기는 현실적으로 매우 어렵다. 따라서, 기존의 테스트 장비를 이용하여 보다 많은 테스트 변수를 요구하는 소자 제품들을 다수 개 동시에 테스트할 수 있는 방안이 요구되고 있다.

이를 위해서는, 제한된 채널 수에서 개개의 DUT의 입출력핀들에 분배된 채널의 수를 줄이는 방안이 고려될 수 있다. 그럼에도 불구하고, 개개의 DUT 내에 구비된 입출력핀들 상호 간을 공통시키는 것은 매우 어렵다. 데이터 출력 신호는 DUT 별로 특정(unique)되어야 하므로, 같은 종류의 DUT의 입출력핀들끼리 공통시키는 것은 실질적으로 불가능하다. 즉, 입출력 채널은 DUT의 입출력핀과 1:1로 연결되는 것이 일반적이다. 따라서, DUT가 ×8 제품이라면, 하나의 DUT에 8개의 입출력 채널이 요구된다. 이에 따라, 동시에 테스트될 DUT 수의 8배에 달하는 입출력 채널 수가 요구된다.

테스트 장비에서 이러한 채널들의 수는 그 구성 상 일정한 개수로 제한되어 있으므로, 이러한 채널들의 수에 따라 동시에 테스트될 수 있는 DUT들의 수 또한 제한되게 된다. 따라서, 테스트 장비의 제한된 개수의 채널들을 그대로 이용하고서도, 더 많은 수의 DUT들을 동시에 테스트할 수 있는 방안이 절실히 요구되고 있다.

본 발명이 이루고자 하는 기술적 과제는, 집적 회로 소자를 위한 테스트 장비의 제한된 개수의 채널들을 그대로 이용하고서도, 더 많은 수의 피시험 소자(DUT)들을 동시에 테스트할 수 있어 테스트 효율을 크게 높일 수 있는 테스트 시스템 및 테스트 방법을 제공하는 데 있다.

도 1은 본 발명의 실시예에 의한 테스트 시스템 및 테스트 방법을 설명하기 위해서 전형적인 테스트 시스템을 개략적으로 도시한 개략도이다.

도 2는 본 발명의 실시예에 의한 테스트 시스템 및 테스트 방법을 설명하기 위해서 개략적으로 도시한 도면이다.

도 3은 도 2의 두 개의 피시험 소자의 입/출력 핀들을 공통시키는 바를 설명하기 위해서 개략적으로 도시한 도면이다.

도 4 본 발명의 실시예에 의한 칩 선택(CS) 신호 제공에 의한 출력 데이터 읽기 방법을 설명하기 위해서 개략적으로 도시한 타이밍(timing)도이다.

도 5a 및 도 5b는 본 발명의 실시예에 의한 칩 선택 신호를 제공하기 위한 채널을 연결하는 바를 설명하기 위해서 개략적으로 도시한 도면들이다.

도 6a 및 도 6b는 본 발명의 실시예에 의한 클럭(CLK) 및 클럭바(CLKB)에 의해 구현되는 신호 형태를 설명하기 위해서 개략적으로 도시한 타이밍(timing)도들이다.

도 7은 본 발명의 실시예에 의한 테스트 방법을 설명하기 위해서 개략적으로 도시한 흐름도(flowchart)이다.

* 주요 도면 부호에 대한 간략한 설명

10: 테스트 장비, 100: 피검사 소자(DUT),

130: 입/출력 핀(DQ pin), 140: 선택 신호를 위한 핀(CS pin),

500: 입/출력 신호 채널(I/O signal channel),

700: 선택 신호를 위한 채널(CS channel),

800: 직류 전류 제공을 위한 채널(DC channel).

상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템을 제공한다. 상기 테스트 시스템은 다수의 피시험 소자(DUT)들과, 상기 피시험 소자들의 입출력 신호를 위한 핀(pin)들에 공통으로 연결되는 입출력(I/O) 신호 채널과, 상기 공통된 입출력 신호 채널을 통해 함께 출력될 출력 데이터들 중 어느 한 출력 데이터를 특정하기 위해 상기 피시험 소자에 칩 선택(CS) 신호를 제공하는 칩 선택 신호 채널, 및 상기 입출력 신호 채널 및 상기 칩 선택 신호 채널을 통해 상기 피시험 소자들을 테스트하는 테스트 장비를 포함하여 구성될 수 있다.

어느 하나의 상기 핀은 상기 입출력 신호 채널에 직접적으로 연결되고 다른 하나의 상기 핀은 상기 직접적으로 연결된 핀에 단락된 것일 수 있다. 이때, 상기직접적으로 연결된 핀과 단락된 핀은 서로 다른 피시험 소자에 속하는 것일 수 있다.

상기 입출력 신호 채널의 개수는 어느 하나의 상기 피시험 소자의 입출력 신호를 위한 핀들의 개수에 대해 많아야 1/2의 개수일 수 있다.

상기 피시험 소자의 클럭바(CLKB) 신호를 위한 핀 및 기준 전압(VREF)을 위한 핀에 공통 연결되는 직류 전류(DC) 채널을 더 포함하여 구성될 수 있다. 이때, 상기 직류 전류 채널은 상기 입출력 신호 채널에 공통되는 상기 피시험 소자들의 상기 클럭바 신호를 위한 핀들 및 상기 기준 전압을 위한 핀들에 공통되게 연결될 수 있다.

상기 칩 선택 채널의 개수는 상기 입출력 신호 채널에 공통되는 상기 피시험 소자의 수에 의존할 수 있다.

상기 칩 선택 채널에 공통되되 상기 공통된 입출력 신호 채널에 공통되지 않는 제2의 피시험 소자를 더 포함하여 구성될 수 있다.

상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 일 관점은, 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법을 제공한다. 상기 테스트 방법은 하나의 입출력(I/O) 신호 채널에 입출력 신호를 위한 핀(pin)들이 공통되고 상기 공통된 입출력 신호 채널을 통해 함께 출력될 출력 데이터들 중 어느 한 출력 데이터를 특정하기 위해 칩 선택(CS) 신호를 제공하는 칩 선택 신호 채널이 각기 연결된 적어도 두 개의 피시험 소자들을 준비하는 단계, 및 상기 공통된 입출력 신호 채널을 통해 상기 칩 선택 신호에 의해서 특정된 어느 한 출력 데이터를 상기 칩 선택신호에 의해 선택된 어느 하나의 상기 피시험 소자로부터 읽는 단계를 포함하여 구성될 수 있다.

상기 준비 단계는 어느 하나의 상기 핀을 상기 입출력 신호 채널에 직접적으로 연결시키고 다른 하나의 상기 핀은 상기 직접적으로 연결된 핀에 단락시키는 단계를 포함하여 구성될 수 있다. 이때, 상기 직접적으로 연결된 핀과 단락된 핀은 서로 다른 피시험 소자에 속하는 것일 수 있다.

상기 준비 단계는 상기 피시험 소자의 클럭바(CLKB) 신호를 위한 핀 및 기준 전압(VREF)을 위한 핀에 직류 전류 제공을 위한 직류 전류(DC) 채널을 공통으로 연결시키는 단계를 더 포함하여 구성될 수 있다.

상기 칩 선택 채널에 공통되되 상기 공통된 입출력 신호 채널에 공통되지 않는 제2의 피시험 소자를 더 도입하는 단계를 더 포함하여 구성될 수 있다.

또한, 상기 읽기 단계에서 상기 공통된 입출력 신호 채널과는 다른 입출력 신호 채널을 통해서 상기 칩 선택 신호에 의해서 특정된 어느 한 출력 데이터를 상기 제2피시험 소자로부터 읽는 단계가 함께 수행될 수 있다.

상기 칩 선택 신호는 상기 공통된 입출력 신호 채널에 접속된 출력 데이터들 중의 선택된 출력 데이터 이외의 출력 데이터들을 높은 임피던스(Hi-Z) 상태로 만들어 상기 선택된 출력 데이터만이 상기 공통된 입출력 신호 채널로 출력되게 작용할 수 있다.

상기 읽기 단계 이전에 상기 피시험 소자들에 공통으로 쓰기 동작을 수행하는 단계를 더 포함하여 구성될 수 있다.

본 발명에 따르면, 집적 회로 소자를 위한 테스트 장비의 제한된 개수의 채널들을 그대로 이용하고서도, 더 많은 수의 피시험 소자(DUT)들을 동시에 테스트하거나 더 많은 변수를 한번에 테스트할 수 있다. 따라서, 테스트 효율을 크게 높일 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

본 발명의 실시예에서는 테스트 장비에 구성된 제한된 수의 채널들을 그대로 이용하면서도 더욱 고용량화되어 보다 더 많은 변수의 테스트가 필요한 소자 제품을 동시에 다수 개 테스트할 수 있는 테스트 시스템 및 테스트 방법을 제공한다.

제한된 채널들의 수를 극복하기 위해서 본 발명의 실시예에서는 하나의 특정 입출력 채널에 적어도 2 개 또는 그 이상의 피시험 소자(DUT)의 입출력핀들을 공통(common)으로 연결시키는 바를 제시한다. 이에 따라, 다수의 DUT에 요구되는 채널의 수는 실제 다수의 DUT의 입출력핀들의 개수에 비해 1/2 이하로 줄게 된다.

이때, 공통된 입출력핀을 통해서는 두 개 DUT의 출력 데이터들이 함께 출력되므로, 이 두 개의 출력 데이터들을 개개의 DUT에 대한 출력 데이터들로 특정하여읽기(read)하기 위해서 칩 선택(CS:Chip Selection) 신호를 이용하여 읽고자 하는 DUT의 출력 데이터만이 읽히도록 할 수 있다. 즉, CS 신호에 의해서, 출력되는 두 출력 데이트들 중의 어느 하나를 선택하도록 클럭을 줌으로써 특정 출력 데이터만을 선택하여 읽을 수 있다.

또한, 요구되는 채널 수를 절약 하기 위하여, 본 발명의 실시예에서는 또한 DUT의 클럭바(/clock:CLKB) 신호를 위한 핀과 기준 전압(VREF) 신호를 위한 직류 전류(DC)를 제공하기 위한 핀을 하나의 채널에 공통 연결시키는 바를 제시한다. 즉, CLKB를 VREF와 같은 형태의 신호로 사용하는 바를 제시한다.

CLKB 신호는 클럭(CLK) 신호의 반전 신호로서 CLK와 CLKB의 수위(level) 교차 지점(point)을 타이밍(timing)의 기준 지점으로 사용한다. 이때, CLKB가 VREF와 같은 형태의 신호이어도 CLK와 CLKB의 수위(level)의 교차 지점(point)을 타이밍(timing)의 기준 지점으로 사용할 수 있다.

이와 같이 CLKB와 VREF을 위한 DUT의 핀들을 공통시킴으로써 결국 하나의 채널을 여유분으로 확보할 수 있다.

도 1은 본 발명의 실시예에 의한 테스트 시스템 및 테스트 방법을 설명하기 위해서 전형적인 테스트 시스템을 개략적으로 도시한 개략도이다. 도 2는 본 발명의 실시예에 의한 테스트 시스템 및 테스트 방법을 설명하기 위해서 개략적으로 도시한 도면이다. 도 3은 도 2의 두 개의 피시험 소자의 입/출력 핀들을 공통시키는 바를 설명하기 위해서 개략적으로 도시한 도면이다. 도 4 본 발명의 실시예에 의한 칩 선택(CS) 신호 제공에 의한 출력 데이터 읽기 방법을 설명하기 위해서 개략적으로 도시한 타이밍(timing)도이다. 도 5a 및 도 5b는 본 발명의 실시예에 의한 CS 신호를 제공하기 위한 채널을 연결하는 바를 설명하기 위해서 개략적으로 도시한 도면들이다. 도 6a 및 도 6b는 본 발명의 실시예에 의한 클럭 및 클럭바에 의해 구현되는 신호 형태를 설명하기 위해서 개략적으로 도시한 타이밍(timing)도들이다. 도 7은 본 발명의 실시예에 의한 테스트 방법을 설명하기 위해서 개략적으로 도시한 흐름도(flowchart)이다.

도 1을 참조하면, 테스트 장비(10)와 DUT들(100, 200, 300, 400)은 채널들(500, 700, 800)에 의해서 전기적으로 연결되어 DUT들(100, 200, 300, 400)은 테스트된다. 이때, DUT들(100, 200, 300, 400)은 소켓 보드(socket board:600) 또는 인터페이스 보드(interface board)에 장착되어 테스트 장비(10)에 의해서 테스트된다.

도 2를 참조하면, 다수의 DUT(100, 200, 300, 400)들의 특정 핀들은 전형적인 테스트 장비의 특정 채널에 공통 연결된다. 예를 들어, 4개의 DUT(100, 200, 300, 400)들이 종횡으로 배치되고, 그 특정 입/출력핀들 또는 제어 입력핀들을 상호간에 공통 연결되어 특정 채널에 연결된다. 이러한 배치 및 연결은 다수 반복될 수 있다.

예를 들어, A 종렬(A column)의 제1횡렬에 위치하는 제1DUT(100)의 제1핀(110)과 B종렬의 제1횡렬에 위치하는 제2DUT(200)의 제1핀(210), A 종렬의 제2횡렬에 위치하는 제3DUT(300)의 제1핀(310)과 B종렬의 제2횡렬에 위치하는 제4DUT(400)의 제1핀(410)은 모두 DUT에 CLK 신호를 제공하기 위한 것으로 상호간에 공통되어 하나의 드라이브(drive) 채널에 공통으로 연결되어도 무방하므로 모두 공통 연결된다. 추가의 DUT를 더 배치하여도 마찬가지다. 또한, DUT(100, 200, 300, 400)들의 어드레스(ADDR) 신호를 위한 제2핀(120, 220, 320, 420)들은 하나의 채널에 공통 연결되어도 무방하므로 모두 공통 연결된다.

데이터의 입력 및 출력(DQ/DQS)을 위한 데이터 입출력 핀(DQ핀)들은 횡방향으로 이웃하는 DUT들끼리 공통으로 연결 또는 단락될 수 있다. 즉, 제1DUT(100)의 입출력을 위한 제3핀(130)은 제2DUT(200)의 제3핀(230)에 공통되고, 제3DUT(300)의 제3핀(330)은 제4DUT(400)의 제3핀(430)에 공통된다. 이와 같이 이웃하는 2개의 DUT들(100과 200 또는 300과 400)이 I/O 신호 채널(500)을 공통으로 이용함으로써 실질적으로 요구되는 I/O 신호 채널(500)의 수는 1/2로 줄일 수 있다.

즉, DUT(100, 200, 300, 400)가 ×16제품일 경우 DQ 핀은 DUT 당 16개가 된다. 따라서, DQ핀이 공통 또는 단락되지 않을 경우 DUT 당 16개의 I/O 신호 채널(500)이 요구된다. 그러나 상기한 바와 같이 DQ핀들을 공통 또는 단락될 경우 공통되는 수에 비례하여 요구되는 I/O 신호 채널(500)의 수를 줄일 수 있다. 이때, DQ핀을 통해 출력되는 출력 데이터를 특정하는 것이 문제가 되는 데 이에 대한 해결 방법에 대해서는 이후에 상세히 설명한다.

이때, 종방향으로 이웃하는 DUT들 끼리에서는 이러한 데이터 입출력핀들은 공통되지 않는다. 예를 들어, 제1DUT(100)의 입출력을 위한 제3핀(130)은 제3DUT(300)의 제3핀(330)과는 독립적이고, 제2DUT(200)의 제3핀(330)은 제4DUT(400)의 제3핀(430)에 독립적이게 된다. 따라서, 제1DUT의 제3핀(130)과제2DUT의 제3핀(230)에 공통되는 I/O 신호 채널(500)과 제3DUT의 제3핀(330)과 제4DUT의 제3핀(330)에 공통되는 I/O 신호 채널(500)은 별개로 도입된다.

이웃하는 2개의 DUT들(100과 200 또는 300과 400)은 도 3에 제시된 바와 같이 DQ핀들이 공통되어 어느 하나의 채널, 예컨대, 입출력(I/O) 신호 채널(500)에 연결될 수 있다. 따라서, 도 2에 제시된 제3핀들(130, 230, 330, 430)은 각각의 DUT(100, 200, 300, 400)들에 개개 내에서 요구되는 입/출력핀들을 각기 대표하는 것으로 이해하는 것이 바람직하다.

도 2와 함께 도 3을 참조하면, 이웃하는 제1DUT(100)와 제2DUT(200)의 입/출력(DQ) 핀들, 즉, 제3핀들(130, 230)을 하나의 I/O 신호 채널(500)에 공통시킨다. 이와 같이 하면, 2 개의 DQ핀들(130, 230)이 하나의 I/O 신호 채널(500)을 공통 사용하게 되므로 요구되는 전체 I/O 신호 채널(500)의 수를 1/2로 줄일 수 있다. 이는 곧 더 많은 수의 DUT들을 동시에 테스트할 수 있음을 의미한다.

한편, 이러한 어느 하나의 제1DUT(100)의 입출력을 위한 제3핀(130)과 제2DUT(200)의 입출력을 위한 제3핀(230)을 대응되게 2개씩 공통 또는 단락시키는 것은 제1DUT(100) 및 제2DUT(200) 등이 테스트를 위해서 장착되는 소켓 보드(600) 또는 인터페이스 보드 내에서 도선(605)의 연결이나 별도 회로 기판의 도입 등으로 구현될 수 있다.

그런데, 데이터 입출력을 위한 제3핀들(130 및 230)을 두 개씩 공통 또는 단락시키면, 제3핀(130 및 230)을 통해서 출력되는 출력 데이터는 두 개가 동시에 존재하게 된다. 테스트를 위해서는 이러한 두 신호를 분리하여 특정시켜야 한다. CS신호는 칩(chip), 즉, DUT를 선택하므로 이러한 선택에 의해서 상호 공통된 제3핀들(130 및 230)은 특정될 수 있다.

따라서, 제1CS 신호를 제공하기 위한 제1CS 신호 채널(701)은 제1DUT(100)의 제4핀(140)에 연결되고, 이와 별개로 독립적인 제2CS 신호 채널(705)이 제2DUT(200)의 제4핀(240)에 연결된다. 결국 제1 및 제2CS 신호 채널(701, 705)는 칩, 즉, 제1DUT(100)를 이와 입출력 신호 채널(500)을 공통으로 사용하는 제2DUT(200)와 구분하여 선택하기 위한 제1 및 제2CS 신호를 제공하기 위해서 도입된다.

도 4를 참조하면, 제1DUT(100)와 제2DUT(200)는 동일한 I/O 신호 채널(500)을 통해 동시에 출력되게 된다. 따라서, 어느 하나의 신호를 특정하려면 두 신호 중의 하나를 블록킹하고 다른 하나를 활성(activation)시키는 과정이 요구된다. 이는 해당 DUT들(100 및 200)의 제4핀들(140 및 240)에 각각 별개로 독립적으로 연결되는 CS 신호 채널들(701, 705)에 의해서 제공되는 제1 및 제2CS 신호들에 의해서 이루어질 수 있다. 즉, 도 4에 제시된 바와 같이 CS 신호의 칩(또는 DUT) 선택에 의해서 어느 하나는 블록킹되게 된다.

즉, CS 신호에 의해서 선택되는 신호 이외의 다른 신호들은 높은 임피던스 상태(Hi-Z state)를 가지게 된다. 도 4에 제시된 바와 같이 CS 신호에 의한 선택에 의해서 제1DUT(100)와 제2DUT(200)의 데이터(data)구별되어 특정되게 유일 출력 신호로 출력되게 된다.

도 2를 다시 참조하면, CS 신호 채널(701 또는 705)은 상호간에 I/O 신호 채널(500)을 공통하지 않는 DUT들에는 공통되게 연결될 수 있다. 도 2에서 제1DUT(100)의 제4핀(140)과 제3DUT(300)의 제4핀(340)은 동일한 제1CS 신호 채널(701)에 공통 연결될 수 있다. 또한, 제2DUT(200)의 제4핀(240)과 제4DUT(400)의 제4핀(440)은 동일한 제2CS 신호 채널(705)에 공통 연결될 수 있다.

제1DUT(100)와 제3DUT(300)이 동일한 제1CS 신호 채널(701)에 공통 연결되더라도, 제1DUT(100)와 제3DUT(300)의 입출력을 위한 제3핀들(130, 330)은 서로 다른 I/O 신호 채널(500)에 연결된다. 따라서, 출력 신호는 중복되지 않고 특정되어 서로 구별되는 출력 신호들이 각각의 I/O 신호 채널들(500)로 출력되게 된다. 이는 결국 하나의 CS 신호 채널(701 또는 705)에 다수 개의 DUT들이 공통될 수 있다는 것을 의미한다.

한편, 이와 같이 CS 신호 채널(701 또는 705)들을 도입할 경우 테스트에 요구되는 채널의 수는 증가할 수 있다.

도 5a를 참조하면, 도 5a의 CLKB 신호를 위한 제5핀(150)에 연결되는 채널(700')을 CS 신호 채널(700)로 전용함으로써 이러한 필요 채널 수의 증가를 억제할 수 있다.

DDR SDRAM 소자의 경우 데이터를 입출력하기 위해서 CLKB 신호는 클럭(CLK) 신호의 반전 신호로서 CLK와 CLKB의 수위(level) 교차 지점(point)을 타이밍(timing)의 기준 지점으로 사용한다. 이때, CLKB가 VREF와 같은 형태의 신호이어도 CLK와 CLKB의 수위(level) 교차 지점(point)을 타이밍(timing)의 기준 지점으로 사용할 수 있다. 따라서, 도 5b에 제시된 바와 같이 DUT(100)의 CLKB 신호 제공을 위한 제5핀(150)을 CLK 신호의 기준으로 이용될 기준 전압(VREF) 신호를 제공하기 위한 DUT(100)의 제6핀(160)에 공통시켜 동일한 채널, 예컨대, 직류 전류(DC) 제공을 위한 DC 채널(800)에 공통으로 연결시킬 수 있다. 즉, CLKB와 VREF 신호를 동일한 형태로 제공한다. 이와 같이 하면, 도 5a에서 CLKB를 위한 제5핀(150)에 연결되던 채널(700')은 여유분으로 남게된다.

도 6a 및 도 6b를 참조하면, 도 5a에서 제시된 바와 같이 CLK와 별도 독립적인 CLKB 신호를 제공할 경우 도 6a에 제시된 바와 같은 타이밍도가 이루어질 수 있다. 이때, CLK와 CLKB의 수위(level) 교차 지점(point)이 검출됨에 따라 DDR SDRAM이 작동하게 된다. 도 5b에서와 같이 CLKB와 VREF 신호를 공통시켰을 때는 도 6b에 제시된 바와 같은 타이밍도가 이루어진다. 이때, 검출되는 CLK와 CLKB의 수위(level) 교차 지점(point)은 도 6a에 제시된 별도의 독립적인 CLKB 신호를 제공한 경우에서와 동일한 시간 위치에서 검출되게 된다. 따라서, DUT인 DDR SDRAM의 동작에는 영향을 미치지 않게 된다.

다시 도 2를 참조하면, DC 채널(800)은 동일한 제1DUT(100) 내에서의 CLKB 신호를 위한 제5핀(150)과 VREF 신호를 위한 제6핀(160)에 공통 연결될 뿐만 아니라, 이웃하는 제2DUT(200)의 CLKB 신호를 위한 제5핀(250)과 VREF 신호를 위한 제6핀(260)에 공통 연결될 수 있다. 이때, 제2DUT(200)는 제1DUT(100)와 I/O 신호 채널(500)을 공통으로 사용하는 관계인 것이 바람직하다. 마찬가지로, 상호 간에 I/O 신호 채널(500)을 공통으로 사용하고 있는 관계인, 제3DUT(300)와 제4DUT(400)는 CLKB 신호를 위한 제5핀(350, 450)과 VREF 신호를 위한 제6핀(360, 460)이 공통으로 동일한 DC 채널(800)에 연결될 수 있다.

한편, 제1선택 전압(VS1:Voltage for Selection)을 위한 채널은 제1DUT(100)의 VDD를 위한 제7핀(170)에 연결된다. 또한, 제2선택 전압(VS2)을 위한 채널은 I/O 신호 채널(500)에 대해 공통 관계가 아닌 제3DUT(300)의 VDD를 위한 제7핀(370)에 연결된다. 제1DUT(100)와 I/O 신호 채널(500)에 대해서 공통 관계에 있는 제2DUT(200)의 VDD를 위한 제7핀(270)에도 VS1을 위한 채널이 연결되나 이때, 제1DUT(100)의 제7핀(170)에 대해서 스위칭(switching) 관계로 연결된다. 이는 제4DUT(400)의 제7핀(470)이 VS2를 위한 채널에 연결되는 경우에도 마찬가지이다. 이때, 제1DUT(100) 또는 제3DUT(300)의 제7핀(170 또는 370)에의 VS1 또는 VS2는 디폴트(default) ON 상태로 제공된다. 그리고, VDDQ를 위한 DUT들(100, 200, 300, 400)의 제8핀(180, 280, 380, 480)들에는 공통으로 제3선택 전압(VS3)을 위한 채널이 연결된다.

도 7을 참조하면, 본 발명의 실시예에 따른 테스트 방법은, 먼저, 테스트 준비를 수행한다(도 7의 71). 즉, 도 2 및 도 3을 참조하여 설명한 바와 같이 이웃하는 제1DUT(100)의 DQ핀인 제3핀(130)과 제2DUT(200)의 DQ핀인 제3핀(230)의 핀 개수의 1/2에 해당되는 I/O 신호 채널(500)들을 제3핀(130 및 230)들에 연결시킨다. 이때, 본 발명의 개념을 확장하여 더 적은 개수의 I/O 신호 채널(500)만을 이용할 수도 있다. 그리고, I/O 신호 채널(500)들에 제3핀(130 및 230)들은 도 3에 도시된 바와 같이 I/O 신호 채널(500)에 연결된 제3핀(130 및 230)과 공통 또는 단락시킨다. 그리고, CS 신호를 DUT에 제공하기 위해서 CS 신호 채널(도 1의 700)들을 제1및 제2DUT들(100, 200)의 제4핀(140 또는 240)들에 각각 연결시킨다.

이때, 개개의 CS 신호 채널(701 또는 705)을 공통으로 사용할 수 있도록 도 2에 제시된 바와 같이 제3DUT(300) 및 제4DUT(400)를 도입할 수 있다. 이러한 경우, DUT들(100, 200, 300, 400)의 테스트에 요구되는 I/O채널의 수는 더 줄어들 수 있음은 명백하다.

이후에, DUT들(100, 200, 300, 400)에 쓰기 동작을 수행한다(도 7의 73). 이때, 쓰기 동작은 4개의 DUT들(100, 200, 300, 400)에 동시에 수행될 수 있다. 이는 개개의 DUT를 특정할 필요가 없기 때문이다.

연후에, CS 신호에 의해서 선택되는 어느 하나 또는 두 개의 DUT로부터 특정되어 유일한 출력 데이터를 읽는 동작을 수행한다(75). 이러한 CS 신호에 의해서 공통된 DQ핀으로부터 출력 데이터 신호를 특정하는 것은 도 4를 참조하여 설명한 바와 같이 수행될 수 있다. 하나의 CS 신호 채널(701 또는 705)에 두 개의 DUT(100 및 300 또는 200 및 400)이 공통되었을 경우에, 두 개의 DUT들로부터 동시에 읽기 동작을 수행할 수 있다.

이제까지 본 발명을 ×16인 제품을 테스트하는 경우를 예로 들어 설명하였으나 ×4 또는 ×8 등의 제품에도 적용할 수 있는 것을 명백하다. 또한, 두 개의 DQ핀들을 공통 또는 단락하는 것을 예로 들었으나 그 이상의 DQ핀들을 공통 또는 단락하는 것도 가능하다.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진자에 의해 그 변형이나 개량이 가능함이 명백하다.

상술한 본 발명에 따르면, 테스트 장비의 제한된 개수의 채널들을 그대로 이용하고서도, 더 많은 수의 DUT들을 동시에 테스트할 수 있다. DQ핀들을 공통 또는 단락시킴으로써 요구되는 I/O 신호 채널의 수를 줄일 수 있어, 결국 동시에 테스트할 DUT들의 수를 늘릴 수 있다.

더욱이, CS 신호를 제공하고, 이러한 CS 신호를 출력 데이터를 읽는 동작을 수행할 때 출력 데이터의 특정에 이용함으로써, DQ핀들의 공통 또는 단락에 따른 출력 데이터들의 중복에 따른 문제를 해결할 수 있다. 이때, CS 신호 제공을 위한 CS 신호 채널을, CLKB와 VREF를 공통시켜 확보한 드라이버 채널을 전용하여 사용함으로써, CS 신호 채널 도입에 따른 실질적인 요구되는 채널 수의 증가를 보상 방지할 수 있다.

또한, CS 신호 채널을 도입함으로써, DQ핀들의 공통 또는 단락에 따른 중복 출력 데이터들의 특정을 위해서 소자 등에 추가의 기능을 부여하는 것을 필요로 하지 않게 된다. 따라서, 테스트의 범용성을 제고할 수 있다.

Claims

다수의 피시험 소자(DUT)들;

상기 피시험 소자들의 입출력 신호를 위한 핀(pin)들에 공통으로 연결되는 입출력(I/O) 신호 채널;

상기 공통된 입출력 신호 채널을 통해 함께 출력될 출력 데이터들 중 어느 한 출력 데이터를 특정하기 위해 상기 피시험 소자에 칩 선택(CS) 신호를 제공하는 칩 선택 신호 채널; 및

상기 입출력 신호 채널 및 상기 칩 선택 신호 채널을 통해 상기 피시험 소자들을 테스트하는 테스트 장비를 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제1항에 있어서,

상기 피시험 소자는 메모리(memory) 소자 제품인 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제1항에 있어서,

어느 하나의 상기 핀은 상기 입출력 신호 채널에 직접적으로 연결되고 다른 하나의 상기 핀은 상기 직접적으로 연결된 핀에 단락된 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제3항에 있어서,

상기 직접적으로 연결된 핀과 단락된 핀은 서로 다른 피시험 소자에 속하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제1항에 있어서,

상기 입출력 신호 채널의 개수는 어느 하나의 상기 피시험 소자의 입출력 신호를 위한 핀들의 개수에 대해 많아야 1/2 이하의 개수인 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제1항에 있어서,

상기 피시험 소자의 클럭바(CLKB) 신호를 위한 핀 및 기준 전압(VREF)을 위한 핀에 공통 연결되는 직류 전류(DC) 채널을 더 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제6항에 있어서,

상기 직류 전류 채널은 상기 입출력 신호 채널에 공통되는 상기 피시험 소자들의 상기 클럭바 신호를 위한 핀들 및 상기 기준 전압을 위한 핀들에 공통되게 연결되는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제1항에 있어서,

상기 칩 선택 채널의 개수는 상기 입출력 신호 채널에 공통되는 상기 피시험 소자의 수에 의존하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
제1항에 있어서,

상기 칩 선택 채널에 공통되되 상기 공통된 입출력 신호 채널에 공통되지 않는 제2의 피시험 소자를 더 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 시스템.
하나의 입출력(I/O) 신호 채널에 입출력 신호를 위한 핀(pin)들이 공통되고 상기 공통된 입출력 신호 채널을 통해 함께 출력될 출력 데이터들 중 어느 한 출력 데이터를 특정하기 위해 칩 선택(CS) 신호를 제공하는 칩 선택 신호 채널이 각기 연결된 적어도 두 개의 피시험 소자들을 준비하는 단계; 및

상기 공통된 입출력 신호 채널을 통해 상기 칩 선택 신호에 의해서 특정된 어느 한 출력 데이터를 상기 칩 선택 신호에 의해 선택된 어느 하나의 상기 피시험 소자로부터 읽는 단계를 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제10항에 있어서, 상기 준비 단계는

어느 하나의 상기 핀을 상기 입출력 신호 채널에 직접적으로 연결시키고 다른 하나의 상기 핀은 상기 직접적으로 연결된 핀에 단락시키는 단계를 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제11항에 있어서,

상기 직접적으로 연결된 핀과 단락된 핀은 서로 다른 피시험 소자에 속하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제10항에 있어서, 상기 준비 단계는

상기 피시험 소자의 클럭바(CLKB) 신호를 위한 핀 및 기준 전압(VREF)을 위한 핀에 직류 전류 제공을 위한 직류 전류(DC) 채널을 공통으로 연결시키는 단계를 더 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제13항에 있어서,

상기 직류 전류 채널은 상기 입출력 신호 채널에 공통되는 상기 피시험 소자들의 상기 클럭바 신호를 위한 핀들 및 상기 기준 전압을 위한 핀들에만 공통되게 연결되는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제10항에 있어서, 상기 준비 단계는

상기 칩 선택 채널에 공통되되 상기 공통된 입출력 신호 채널에 공통되지 않는 제2의 피시험 소자를 더 도입하는 단계를 더 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제15항에 있어서, 상기 읽기 단계에서

상기 공통된 입출력 신호 채널과는 다른 입출력 신호 채널을 통해서 상기 칩 선택 신호에 의해서 특정된 어느 한 출력 데이터를 상기 제2피시험 소자로부터 읽는 단계가 함께 수행되는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제10항에 있어서,

상기 칩 선택 신호는 상기 공통된 입출력 신호 채널에 접속된 출력 데이터들 중의 선택된 출력 데이터 이외의 출력 데이터들을 높은 임피던스(Hi-Z) 상태로 만들어 상기 선택된 출력 데이터만이 상기 공통된 입출력 신호 채널로 출력되게 작용하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.
제10항에 있어서, 상기 읽기 단계 이전에

상기 피시험 소자들에 공통으로 쓰기 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 다수의 피시험 소자들을 병렬로 검사하는 테스트 방법.