CN101819809A - 一种数据自动读出生效的eeprom电路及其实现方法 - Google Patents

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Abstract

本发明提供了一种芯片加电后数据自动读出生效的EEPROM电路设计，属于微电子领域。该设计具体是，在EEPROM电路芯片加电时，通过一读出逻辑的自产生电路，产生一读出逻辑信号；该读出逻辑信号输入到EEPROM阵列中的每个EEPROM单元的Bitcell控制逻辑作为控制信号，从而将EEPROM阵列存储的数据读出，同时该读出逻辑信号作为每个EEPROM单元的锁存器或触发器的时钟信号，将从EEPROM读出的数据放入锁存器或触发器阵列中存储，并将EEPROM单元关闭置于低功耗状态。本发明自行产生读出时序，将数据送至其他模块，并可控制EEPROM单元阵列进入低功耗状态，从而降低了PCB板上电路设计复杂度，简化用户界面，方便芯片使用，并降低功耗。

Description

一种数据自动读出生效的EEPROM电路及其实现方法
技术领域
本发明属于微电子领域数据读出结构和读出方法技术领域，特别是一种芯片加电后数据自动读出生效的EEPROM电路设计。
背景技术
微电子领域内的大量电路需要在启动时读出内部预先存储的数据，作为初始偏置或者其他用处。EEPROM是最为主流的非易失性存储技术，用来存储此类数据。EEPROM工作有双电压特性。读取数据只需要标准工作电压操作，而修改存储内容则需要高电压(一般为12-20V)操作。EEPROM读取的时候会导通，产生电流，不适宜作为长时间数据来源，故EEPROM阵列存储的数据被读出后放入D锁存器阵列中存储，锁存后将EEPROM关闭或者置为低功耗状态。一般地，需要一个专门的外接读出控制单元来控制EEPROM存储单元中数据的读取，电路结构比较复杂，而且功耗较高。
发明内容
本发明提出了一种新型EEPROM电路结构，目的在于通过上电自启动将EEPROM中的数据送至端口并保持输出，同时能将EEPROM关闭置于低功耗状态，简化外部电路结构。
本发明的技术方案如下：
一种EEPROM电路数据自动读出生效的方法，包括：
1)EEPROM电路芯片加电时，通过一读出逻辑的自产生电路，产生一读出逻辑信号；
2)该读出逻辑信号输入到EEPROM阵列中的每个EEPROM单元的Bitcell控制逻辑作为控制信号，从而将EEPROM阵列存储的数据读出，同时该读出逻辑信号作为每个EEPROM单元的锁存器或触发器的时钟信号，将从EEPROM读出的数据放入锁存器或触发器阵列中存储，并将EEPROM单元关闭置于低功耗状态。
所述读出逻辑的自产生电路包括串联的一电容和一电阻，电容和电阻的另一端分别接电源的高电平和低电平，或电源的低电平和高电平，在串联的节点处接入一个或多个放大器，缓冲器或反相器。
一种EEPROM电路结构，其特征在于：该电路包括一读出逻辑的自产生电路和若干个EEPROM单元，所述读出逻辑的自产生电路包括串联的一电容和一电阻，电容和电阻的另一端分别接电源的高电平和低电平，或电源的低电平和高电平，在串联的节点处接入一个或多个放大器，缓冲器或反相器，所述EEPROM单元包括一Bitcell、一Bitcell控制逻辑和一锁存器或触发器，上述出逻辑的自产生电路的放大器输出端连接Bitcell控制逻辑。
上述Bitcell为双栅结构的MOS晶体管。
上述锁存器为D锁存器，所述触发器为D触发器、RS触发器、JK触发器或T触发器。
上述锁存器或触发器的前端可有延时结构，该结构可由电阻和电容串联接地组成。本发明优点和积极效果：
EEPROM电路在芯片加电时可以自动产生读出各位数据所需的时序，读出各位的数据并生效，数据生效后会自动停止EEPROM电路并进入低功耗状态。该功能的好处是：每次加电时EEPROM所存储的数据不再需要用户设计专门的读出控制电路和时序过程来实现各数据位的读出和生效，从而降低了PCB板上电路设计的复杂度，简化了用户界面，方便芯片使用，并能降低功耗。
附图说明
图1为整个上电自读出EEPROM电路的框图；
图2为读出逻辑的自产生电路的电路图；
图3为EEPROM单元的电路图；
图4为Bitcell的结构图；
图5为自动读出生效的时序图(读出逻辑的自产生电路的电容接电源高电平，电阻接电源的低电平)。
具体实施例
下面结合一个MEMS微加速度计读出电路具体的实施例来进一步说明本发明，但本发明的用途并不仅限于下面的具体实施例子。
参考图1，本发明包括一个读出逻辑的自产生电路和EEPROM阵列，读出逻辑的自产生电路包括一个电阻，一个电容和一个缓冲放大结构(可由一对或者多对互补的MOS晶体管构成)(如图2)；EEPROM阵列，包括多个并联的EEPROM单元，每个单元包括一个EEPROM的Bitcell(如图3)，即双栅结构的MOS晶体管(如图4)，一Bitcell的控制逻辑(具有但不限于使得Bitcell中数据读出和关闭Bitcell的功能)，以及一可带有高电压向低电压转换和延时的D锁存器，该D锁存器也可以是其它锁存器或触发器，如D触发器、RS触发器、JK触发器或T触发器。
系统初始处于未上电状态，读出逻辑的自产生电路的电容、电阻的串联结构，其两端的电压相同。电容串联电阻的结构在上电的瞬间，由于电容两端的电压不能突变，结构两端出现电压差，电容两端的电压会保持不变，此时，电阻和电容串联结点的电压和电容的另一端电压相同，而通过电阻的放电，结点电压会变得和电阻另外一端的电压相同，从而产生一次跳变(如图5)。这个跳变经过缓冲放大器整形后变得陡峭作为读出逻辑控制信号输入给每个EEPROM单元中的Bitcell的控制逻辑，跳变之前的信号使得Bitcell的控制逻辑给Bitcell的D端一个电压，Bitcell处于读出状态，信号被送入D锁存器；跳变之后的信号使得Bitcell的控制逻辑输出低电压状态下的低电平，Bitcell的D端和S端电压相同，处于关闭状态。信号的跳变同时作为每个EEPROM单元中的D锁存器的时钟信号，锁存之前Bitcell读出的数据，D锁存器前端可有延时结构，该延时结构由电阻和电容串联接地组成。数据被D锁存器锁存后长期输出并行提供给电路其他模块。
经验证表明，该加速度计的读取功能正常。同时，由于使用了自启动的EEPROM，从而节省了大量的外接管脚，降低了功耗，PCB板设计复杂度也大大降低，系统可靠性获得提高，节约了成本。
上面描述的实施例并非用于限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，可做各种的变换和修改，因此本发明的保护范围视权利要求范围所界定。

Claims (10)

1.一种EEPROM电路数据自动读出生效的方法，包括：
1)EEPROM电路芯片加电时，利用一读出逻辑的自产生电路，产生一读出逻辑信号；
2)该读出逻辑信号输入到EEPROM阵列中的每个EEPROM单元的Bitcell控制逻辑作为控制信号，从而将EEPROM阵列存储的数据读出，同时该读出逻辑信号作为每个EEPROM单元的锁存器或触发器的时钟信号，将从EEPROM读出的数据放入锁存器或触发器阵列中存储，并将EEPROM单元关闭置于低功耗状态。
2.如权利要求1所述的方法，其特征在于：所述读出逻辑的自产生电路包括串联的一电容和一电阻，电容和电阻的另一端分别接电源的高电平和低电平，或电源的低电平和高电平，在串联的节点处接入一个或多个放大器，缓冲器或反相器。
3.如权利要求1或2所述的方法，其特征在于：所述锁存器为D锁存器，所述触发器为D触发器、RS触发器、JK触发器或T触发器。
4.如权利要求3所述的方法，其特征在于：所述锁存器或触发器的前端设有延时结构。
5.如权利要求4所述的方法，其特征在于，所述延时结构由电阻和电容串联接地组成。
6.一种EEPROM电路结构，其特征在于：该电路包括一读出逻辑的自产生电路和若干个EEPROM单元，所述读出逻辑的自产生电路包括串联的一电容和一电阻，电容和电阻的另一端分别接电源的高电平和低电平，或电源的低电平和高电平，在串联的节点处接入一个或多个放大器，缓冲器或反相器，所述EEPROM单元包括一Bitcell、一Bitcell控制逻辑和一锁存器或触发器，上述出逻辑的自产生电路的放大器输出端连接Bitcell控制逻辑。
7.如权利要求6所述的EEPROM电路结构，其特征在于：Bitcell为双栅结构的MOS晶体管。
8.如权利要求6或7所述的EEPROM电路结构，其特征在于：所述锁存器为D锁存器，所述触发器为D触发器、RS触发器、JK触发器或T触发器。
9.如权利要求8所述的EEPROM电路结构，其特征在于：所述锁存器或触发器的前端设有延时结构。
10.如权利要求9所述的EEPROM电路结构，其特征在于：所述延时结构由电阻和电容串联接地组成。
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