KR20180068360A - 파이프 래치 회로 및 그를 포함하는 데이터 출력 회로 - Google Patents

파이프 래치 회로 및 그를 포함하는 데이터 출력 회로 Download PDF

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Abstract

본 기술은 파이프 래치 회로에 관한 것으로, 레이턴시 설정값에 따라서 다수의 파이프 입력신호 및 다수의 파이프 출력신호를 하나 또는 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화하도록 제어하는 파이프 래치 제어부; 및 입력노드와 출력노드 사이에 연결되고, 상기 다수의 파이프 입력신호 중 대응하는 파이프 입력신호에 응답하여 상기 입력노드의 데이터를 저장하고, 상기 다수의 파이프 출력신호 중 대응하는 출력신호에 응답하여 저장된 데이터를 상기 출력노드로 출력하기 위한 파이프 래치부가 제공된다.

Description

파이프 래치 회로 및 그를 포함하는 데이터 출력 회로{PIPE LATCH CIRCUIT AND DATA OUTPUT CIRCUIT INCLUDING THE SAME}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 리드 동작시 데이터 출력을 제어하는 파이프 래치 회로 및 그를 포함하는 데이터 출력 회로에 관한 것이다.
최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다. 이러한 반도체 메모리 장치는 데이터를 저장하는 다수의 셀로 구성되어 있다.
일반적으로, 동기식 메모리는 연속적인 데이터의 출력을 위하여 파이프래치(Pipe Latch) 회로를 구비한다. 파이프래치 회로는 셀 영역에서 전달된 데이터를 저장하였다가 클럭신호에 동기하여 순차적으로 출력드라이버로 내보내는 역할을 하는 회로이다. 이러한 파이프래치 회로는 입력받아 래치하는 데이터의 수에 따라 구성되는 레지스터의 수가 달라지며, 파이프래치 회로를 구성하는 레지스터의 개수는 메모리 장치의 카스 레이턴시(CAS Latency)등에 의해 결정된다. 또한, 제어하는 방법에 따라 레지스터가 직렬로 연결되어 구성되는 직렬 파이프래치 회로와 레지스터가 병렬로 연결되어 구성되는 병렬 파이프래치 회로 등으로 분류된다.
한편, 병렬 파이프 래치 회로를 사용하는 경우, 카스 레이턴시 설정값이 크면 그만큼 사용되는 파이프 래치의 수가 많아진다. 이와 같은 경우 데이터를 출력하는데 대기시간이 길어 데이터를 안정적으로 출력할 수 있으나, 파이프 래치가 차지하는 면적이 넓어지고, 데이터 출력에 필요한 대기시간이 길어 고속동작에 적합하지 않다. 반대로, 카스 레이턴시 설정값이 작으면 병렬로 쌓인 여러단의 파이프로 인해 출력 데이터의 지연이 발생하는 문제가 발생할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 카스 레이턴시 설정값에 따라 병렬 파이프 래치의 그루핑 제어를 할 수 있는 파이프 래치 회로 및 그를 포함하는 데이터 출력 회로를 제공하는 것이다.
본 발명의 실시예에 따른 파이프 래치 회로는, 레이턴시 설정값에 따라서 다수의 파이프 입력신호 및 다수의 파이프 출력신호를 하나 또는 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화하도록 제어하는 파이프 래치 제어부; 및 입력노드와 출력노드 사이에 연결되고, 상기 다수의 파이프 입력신호 중 대응하는 파이프 입력신호에 응답하여 상기 입력노드의 데이터를 저장하고, 상기 다수의 파이프 출력신호 중 대응하는 출력신호에 응답하여 저장된 데이터를 상기 출력노드로 출력하기 위한 파이프 래치부를 포함할 수 있다.
바람직하게, 상기 파이프 래치 제어부는, 상기 파이프 래치 제어부는, 파이프 입력 클럭신호에 응답하여 상기 파이프 입력신호를 각각 순차적으로 활성화하거나 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화하도록 제어하는 제1 파이프 래치 제어부; 및 파이프 출력 클럭신호에 응답하여 상기 파이프 출력신호를 각각 순차적으로 활성화하거나 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화하도록 제어하는 제2 파이프 래치 제어부를 포함할 수 있다.
바람직하게, 상기 다수의 파이프 입력신호 중 동일 그룹에 포함된 파이프 입력신호들과 상기 다수의 파이프 출력신호 중 동일 그룹에 포함된 파이프 출력신호들은 동시에 활성화될 수 있다.
또한, 본 발명의 실시예에 따른 데이터 출력 회로는, 외부 클럭신호를 레이턴시 정보에 따라 결정되는 지연값만큼 지연시켜 출력하기 위한 지연 고정 루프; 입력노드와 출력노드 사이에 연결되고, 다수의 파이프 입력신호 중 대응하는 파이프 입력신호에 응답하여 입력노드의 데이터를 저장하고, 다수의 파이프 출력신호 중 대응하는 출력신호에 응답하여 저장된 데이터를 상기 출력노드로 출력하기 위한 파이프 래치부; 파이프 입력 클럭신호에 응답하여 상기 다수의 파이프 입력신호를 상기 레이턴시 정보에 따라 결정되는 수의 그룹으로 나누어 순차적으로 활성화하도록 제어하는 제1 파이프 래치 제어부; 및 상기 지연 고정 루프의 출력 클럭신호에 응답하여 생성되는 파이프 출력 클럭신호에 응답하여 상기 다수의 파이프 출력신호를 상기 레이턴시 정보에 따라 결정되는 수의 그룹으로 나누어 순차적으로 활성화하도록 제어하는 제2 파이프 래치 제어부를 포함할 수 있다.
본 발명의 실시예들에 의한 파이프 래치 회로에 의하면, 리드 동작시 레이턴시 설정값에 따라 파이프 레지스터를 그루핑을 제어함으로써 출력 노드의 로딩으로 인한 딜레이를 감소시키는 것이 가능하다.
도 1은 본 발명의 실시예에 따른 파이프 래치 회로를 도시한 구성도이다.
도 2는 도 1에 도시된 파이프 래치 제어부를 도시한 회로도이다.
도 3은 제1 모드에 대응하는 파이프 래치부를 도시한 구성도이다.
도 4는 제1 모드에 따른 파이프 래치 회로의 동작을 나타낸 타이밍도이다.
도 5는 제2 모드에 대응하는 파이프 래치부를 도시한 구성도이다.
도 6은 제2 모드에 따른 파이프 래치 회로의 동작을 나타낸 타이밍도이다.
도 7은 제3 모드에 대응하는 파이프 래치부를 도시한 구성도이다.
도 8은 제3 모드에 따른 파이프 래치 회로의 동작을 나타낸 타이밍도이다.
도 9는 본 발명의 실시예에 따른 데이터 출력 회로를 도시한 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 파이프 래치 회로를 도시한 구성도이다.
도 1을 참조하면, 파이프 래치 회로는 파이프 래치 제어부(110) 및 파이프 래치부(120)를 포함할 수 있다.
파이프 래치 제어부(110)는 제1 내지 제3 모드에 따라 각각 입력되는 다수의 레이턴시 설정신호(LATENCY<J:L>) 및 파이프 입력 클럭신호(PINCLK)에 응답하여 다수의 파이프 입력신호(PIN<0:7>)를 순차적으로 활성화시키거나 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화 시키도록 제어할 수 있고, 다수의 레이턴시 설정신호(LATENCY<J:L>) 및 파이프 출력 클럭신호(POUTCKL)에 응답하여 다수의 파이프 출력신호(POUT<0:7>)를 순차적으로 활성화 시키거나, 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화 시키도록 제어할 수 있다.
먼저, 제1 모드는 데이터의 출력 레이턴시가 큰 경우의 동작모드를 나타내며, 이때 다수의 레이턴시 설정신호(LATENCY<J:L>) 중, 제1 레이턴시 설정신호(LATENCY<J>)가 활성화될 수 있다. 파이프 래치 제어부(110)는 제1 모드시, 제1 레이턴시 설정신호(LATENCY<J>)에 응답하여 다수의 파이프 입력신호(PIN<0:7>) 및 다수의 파이프 출력신호(POUT<0:7>)를 각각 순차적으로 활성화하여 출력할 수 있다.
제2 모드는 데이터의 출력 레이턴시가 제1 모드 및 제3 모드보다 작은 경우의 동작모드를 나타내며, 이때 다수의 레이턴시 설정신호(LATENCY<J:L>) 중, 제2 레이턴시 설정신호(LATENCY<L>)가 활성화될 수 있다. 파이프 래치 제어부(110)는 제2 모드시, 제2 레이턴시 설정신호(LATENCY<L>)에 응답하여 다수의 파이프 입력신호(PIN<0:7>) 및 다수의 파이프 출력신호(POUT<0:7>)를 각각 두 개의 그룹으로 나누어 그룹별로 순차적으로 활성화하여 출력할 수 있다. 예컨대, 다수의 파이프 입력신호(PIN<0:7>)를 제1 내지 제4 파이프 입력신호(PIN<0:3>)와 제5 내지 제8 파이프 입력신호(PIN<4:7>)로 각각 그룹으로 나눌 수 있고, 다수의 파이프 출력신호(POUT<0:7>)도 마찬가지로 제1 내지 제4 파이프 출력신호(POUT<0:3>)와 제5 내지 제8 파이프 출력신호(POUT<4:7>)로 각각 그룹으로 나눌 수 있다.
마지막으로 제3 모드는 데이터의 출력 레이턴시가 제1 모드보다 작고 제2 모드보다 큰 경우의 동작모드를 나타내며, 이때 다수의 레이턴시 설정신호(LATENCY<J:L>) 중 제3 레이턴시 설정신호(LATENCY<K>)가 활성화될 수 있다. 파이프 래치 제어부(110)는 제3 모드시, 제3 레이턴시 설정신호(LATENCY<K>)에 응답하여 다수의 파이프 입력신호(PIN<0:7>) 및 다수의 파이프 출력신호(POUT<0:7>)를 네 개의 그룹으로 나누어 그룹별로 순차적으로 활성화하여 출력할 수 있다. 예컨대, 다수의 파이프 입력신호(PIN<0:7>)를 각각 두 개씩 묶어 총 네 개의 그룹(PIN<0:1>, PIN<2:3>, PIN<4:5>, PIN<6:7>)으로 나눌 수 있고, 다수의 파이프 출력신호(POUT<0:7>)를 각각 두 개씩 묶어 총 네 개의 그룹(POUT<0:1>, POUT<2:3>, POUT<4:5>, POUT<6:7>)으로 나눌 수 있다.
파이프 래치부(120)는 입력노드(DIN)(미도시)와 출력노드(DOUT) 사이에 연결될 수 있으며, 파이프 래치 제어부(110)로부터 순차적으로 출력되는 다수의 파이프 입력신호(PIN<0:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 저장하고, 다수의 파이프 출력신호(POUT<0:7>)에 응답하여 저장된 데이터를 출력노드(DOUT)로 출력할 수 있다. 파이프 래치부(120)는 다수의 파이프 레지스터(미도시)를 포함할 수 있으며, 파이프 래치 제어부(110)로부터 출력되는 다수의 파이프 입력신호(PIN<0:7>) 및 다수의 파이프 출력신호(POUT<0:7>)가 개별적으로 순차적으로 입력되거나, 그루핑되어 그룹별로 순차적으로 입력됨에 따라서 상기 다수의 파이프 레지스터가 개별적으로 데이터의 저장 및 출력 동작을 수행하거나, 그룹별로 데이터의 저장 및 출력 동작을 수행하는 것이 가능하다.
도 2는 도 1에 도시된 파이프 래치 제어부(110)를 도시한 회로도이다.
도 2를 참조하면, 도면에는 도시하지 않았으나, 파이프 래치 제어부는 제1 파이프 래치 제어부(미도시) 및 제2 파이프 래치 제어부(미도시)를 포함하여 구성할 수 있다. 제1 및 제2 파이프 래치 제어부는 서로 동일한 구성 및 동작을 수행하므로, 제1 파이프 래치 제어부를 대표로 설명하기로 한다. 즉, 도 2에 도시된 도면은 파이프 래치 제어부(110)의 구성요소인 제1 파이프 래치 제어부일 수 있다.
제1 파이프 래치 제어부는 쉬프트 레지스터부(210), 파이프 입력 제어부(220) 및 다수의 쉬프팅신호(P<0:7>)와 파이프 입력 클럭신호(PINCLK)에 응답하여 동작하는 다수의 낸드 게이트(ND1~ND8)를 포함할 수 있다.
제2 파이프 래치 제어부는 제1 파이프 래치 제어부와 구성이 동일하되, 파이프 입력 클럭신호(PINCLK) 대신 파이프 출력 클럭신호(POUTCLK)를 수신하여 동작하며, 파이프 입력 제어부(220) 대신 최종적으로 다수의 파이프 출력신호(POUT<0:7>)를 출력하는 파이프 출력 제어부(미도시)를 포함한다는 점에서 차이가 있다.
쉬프트 레지스터부(210)는 제1 내지 제3 초기화신호(RST0, RST1, RST2) 중 한 개의 신호에 응답하여 리셋되고, 파이프 입력 클럭신호(PINCLK)에 응답하여 다수의 쉬프팅신호(P<0:7>)를 출력할 수 있다.
다수의 쉬프팅신호(P<0:7>) 중 제1 및 제2 쉬프팅 신호(P<0>, P<1>)를 출력하는 제1 및 제2 쉬프트 레지스터(211, 212)는 제1 초기화신호(RST0)에 응답하여 리셋되고, 제3 및 제4 쉬프팅 신호(P<2>, P<3>)를 출력하는 제3 및 제4 쉬프트 레지스터(213, 214)는 제2 초기화신호(RST1)에 응답하여 리셋되며, 제5 내지 제8 쉬프팅신호(P<4>, P<5>, P<6>, P<7>)를 출력하는 제5 내지 제8 쉬프트 레지스터(215, 216, 217, 218)는 제3 초기화신호(RST2)에 응답하여 리셋될 수 있다.
다수의 낸드 게이트(ND1~ND8) 각각은 다수의 쉬프팅신호(P<0:7>) 각각과 파이프 입력 클럭신호(PINCLK)를 논리곱 연산하여 쉬프팅 데이터신호(PD<0:7>)를 출력할 수 있다.
한편, 제1 파이프 래치 제어부는 는 제1 내지 제3 스위치(SW1~SW3)를 더 포함할 수 있다. 여기서, 제1 스위치(SW1)는 제1 쉬프트 레지스터(211)의 입력노드와 제7 쉬프트 레지스터(218)의 출력노드 사이에 연결되어 제1 레이턴시 설정신호(LATENCY<J>)에 응답하여 스위칭 온 될 수 있다. 제2 스위치(SW2)는 제1 쉬프트 레지스터(211)의 입력노드와 제4 쉬프트 레지스터(214)의 출력노드 사이에 연결되어 제3 레이턴시 설정신호(LATENCY<K>)에 응답하여 스위칭 온 될 수 있다. 마지막으로 제3 스위치(SW3)는 제1 쉬프트 레지스터(211)의 입력노드와 제2 쉬프터 레지스터(212)의 출력노드 사이에 연결되어 제2 레이턴시 설정신호(LATENCY<L>)에 응답하여 스위칭 온 될 수 있다.
파이프 입력 제어부(220)는 다수의 쉬프팅 데이터신호(PD<0:7>) 및 레이턴시 설정신호(LATENCY<J:L>)에 응답하여 다수의 파이프 입력신호(PIN<0:7>)를 생성할 수 있다. 파이프 입력 제어부(220)는 레이턴시 설정신호(LATENCY<J:L>)에 따라서 다수의 쉬프팅 데이터신호(PD<0:7>)를 선택적으로 출력하는 먹스회로로 구성될 수 있다.
이하, 도 3 내지 도 8을 참조하여 제1 내지 제3 모드에 따른 파이프 래치 회로의 동작을 살펴보기로 한다.
도 3은 제1 모드에 대응하는 파이프 래치부(120)를 도시한 구성도이다.
도 3을 참조하면, 파이프 래치부(120)는 제1 내지 제8 파이프 레지스터(PIPE<0:7>)로 구성될 수 있으며, 제1 내지 제8 파이프 레지스터(PIPE<0:7>)는 다수의 파이프 입력신호(PIN<0:7>) 및 다수의 파이프 출력신호(POUT<0:7>)를 수신할 수 있다.
제1 내지 제8 파이프 레지스터(PIPE<0:7>)는 각각 데이터 입력노드(DIN)와 데이터 출력노드(DOUT) 사이에 연결될 수 있고, 파이프 래치 제어부(110)를 통해 순차적으로 입력되는 다수의 파이프 입력신호(PIN<0:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 제1 내지 제8 파이프(PIPE<0:7>)에 순차적으로 저장할 수 있으며, 순차적으로 입력되는 다수의 파이프 출력신호(POUT<0:7>)에 응답하여 제1 내지 제8 파이프(PIPE<0:7>) 각각에 저장된 데이터를 순차적으로 출력노드(DOUT)로 출력할 수 있다.
한편, 데이터(DATA)는 제1 인버터(IVT1)를 통해 반전되어 데이터 입력노드(DIN)로 전달될 수 있으며, 데이터 출력노드(DOUT)의 데이터는 제2 인버터(IVT2)를 통해 반전되어 최종 출력될 수 있다.
제1 모드에 따른 파이프 래치 회로의 동작을 도 4를 참조하여 설명하기로 한다.
도 4는 제1 모드에 따른 파이프 래치 회로의 동작을 나타낸 타이밍도이다.
도 4를 참조하면, 파이프 래치 제어부(120)는 제1 모드시 제1 레이턴시 설정신호(LATENCY<J>)(미도시)가 활성화되어 제1 스위치(SW1)가 온 될 수 있다. 이에 따라 제1 내지 제8 쉬프트 레지스터(211~218)는 토글링하는 파이프 입력 클럭신호(PINCLK)에 응답하여 순차적으로 활성화되는 다수의 쉬프팅신호(P<0:7>)를 각각 출력할 수 있고, 출력된 다수의 쉬프팅신호(P<0:7>)들은 다수의 낸드 게이트(ND1~ND8) 각각을 통해 파이프 입력 클럭신호(PINCLK)와 논리곱 연산되어 순차적으로 활성화되는 다수의 쉬프팅 데이터신호(PD<0:7>)로써 출력될 수 있다. 파이프 입력 제어부(220)는 제1 레이턴시 설정신호(LATENCY<J>)에 응답하여 순차적으로 활성화되는 다수의 쉬프팅 데이터신호(PD<0:7>)를 다수의 파이프 입력신호(PIN<0:7>)로써 출력할 수 있다.
따라서, 파이프 입력신호(PIN<0:7>)는 순차적으로 활성화되어 파이프 래치부(120)로 입력될 수 있다. 도면에는 도시하지 않았으나, 파이프 출력신호(POUT<0:7>) 또한 파이프 입력신호(PIN<0:7>)와 마찬가지로 순차적으로 활성화되어 파이프 래치부(120)로 입력될 수 있다.
이후, 파이프 래치부(120)는 파이프 래치 제어부(110)를 통해 순차적으로 입력되는 다수의 파이프 입력신호(PIN<0:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 제1 내지 제8 파이프(PIPE<0:7>)에 순차적으로 저장할 수 있으며, 순차적으로 입력되는 다수의 파이프 출력신호(POUT<0:7>)에 응답하여 제1 내지 제8 파이프(PIPE<0:7>) 각각에 저장된 데이터를 순차적으로 출력노드(DOUT)로 출력할 수 있다.
도 5는 제2 모드에 대응하는 파이프 래치부(120)를 도시한 구성도이다.
도 5를 참조하면, 파이프 래치부(120)는 그룹화된 제1 내지 제4 파이프 레지스터(PIPE<0:3>)와 제5 내지 제8 파이프 레지스터(PIPE<0:7>)로 구성될 수 있으며, 제1 내지 제8 파이프 레지스터(PIPE<4:7>)는 다수의 파이프 입력신호(PIN<0:7>) 및 다수의 파이프 출력신호(POUT<0:7>)를 수신할 수 있다. 설명의 편의를 위해 제1 내지 제4 파이프 레지스터(PIPE<0:3>)를 제1 파이프 레지스터 그룹(PIPE<0:3>)이라 하고, 제5 내지 제8 파이프 레지스터(PIPE<4:7>)를 제2 파이프 레지스터 그룹(PIPE<4:7>)이라 칭하기로 한다.
제1 및 제2 파이프 레지스터 그룹(PIPE<0:3>, PIPE<4:7>)은 각각 데이터 입력노드(DIN)와 데이터 출력노드(DOUT) 사이에 연결될 수 있고, 파이프 래치 제어부(110)를 통해 두 개의 그룹으로 나누어 그룹별로 순차적으로 입력되는 다수의 파이프 입력신호(PIN<0:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 제1 및 제2 파이프 레지스터 그룹(PIPE<0:3>, PIPE<4:7>)에 저장할 수 있으며, 그룹별로 순차적으로 입력되는 다수의 파이프 출력신호(POUT<0:7>)에 응답하여 저장된 데이터를 출력노드(DOUT)로 출력할 수 있다.
이때, 다수의 파이프 입력신호(PIN<0:7>)는 제1 파이프 입력신호 그룹(PIN<0:3>) 및 제2 파이프 입력신호 그룹(PIN<4:7>)으로 나뉘어 그룹별로 순차적으로 입력될 수 있다. 다수의 파이프 출력신호(POUT<0:7>)도 마찬가지로 제1 파이프 출력신호 그룹(POUT<0:3>) 및 제2 파이프 출력신호 그룹(POUT<4:7>)으로 나뉘어 그룹별로 순차적으로 입력될 수 있다.
한편, 데이터(DATA)는 제3 인버터(IVT3)를 통해 반전되어 데이터 입력노드(DIN)로 전달될 수 있으며, 데이터 출력노드(DOUT)의 데이터는 제4 인버터(IVT4)를통해 반전되어 최종 출력될 수 있다.
제2 모드에 따른 파이프 래치 회로의 동작을 도 6을 참조하여 설명하기로 한다.
도 6은 제2 모드에 따른 파이프 래치 회로의 동작을 나타낸 타이밍도이다.
도 6을 참조하면, 파이프 래치 제어부(120)는 제2 모드시 제2 레이턴시 설정신호(LATENCY<L>)(미도시)가 활성화되어 제3 스위치(SW3)가 온 될 수 있다. 이에 따라 제3 내지 제8 쉬프트 레지스터(213~218)는 제2 및 제3 초기화신호(RST1, RST2)에 응답하여 리셋될 수 있고, 제1 및 제2 쉬프트 레지스터(211, 212)는 토글링하는 파이프 입력 클럭신호(PINCLK)에 응답하여 순차적으로 활성화되는 제1 및 제2 쉬프팅신호(P<0:1>)를 각각 출력할 수 있다. 출력된 제1 및 제2 쉬프팅신호(P<0:1>)들은 제1 및 제2 낸드 게이트(ND1, ND2) 각각을 통해 파이프 입력 클럭신호(PINCLK)와 논리곱 연산되어 순차적으로 활성화되는 제1 및 제2 쉬프팅 데이터신호(PD<0:1>)로써 출력될 수 있다. 파이프 입력 제어부(220)는 제2 레이턴시 설정신호(LATENCY<L>)에 응답하여 동작하되, 제1 쉬프팅 데이터신호(PD<0>)에 응답하여 동시에 활성화되는 제1 내지 제4 파이프 입력신호(PIN<0:3>)를 출력할 수 있고, 제2 쉬프팅 데이터신호(PD<1>)에 응답하여 동시에 활성화되는 제4 내지 제8 파이프 입력신호(PIN<4:7>)를 출력할 수 있다.
따라서, 제1 및 제2 파이프 입력신호 그룹(PIN<0:3>, PIN<4:7>)은 그룹별로 순차적으로 활성화되어 파이프 래치부(120)로 입력될 수 있다. 도면에는 도시하지 않았으나, 파이프 출력신호(POUT<0:7>) 또한 제1 및 제2 파이프 출력신호 그룹(POUT<0:3>, POUT<4:7>)으로 나뉘어 그룹별로 순차적으로 활성화되어 파이프 래치부(120)로 입력될 수 있다.
이후, 파이프 래치부(120)는 파이프 래치 제어부(110)를 통해 그룹별로 순차적으로 입력되는 제1 및 제2 파이프 입력신호 그룹(PIN<0:3>, PIN<4:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 제1 및 제2 파이프 레지스터 그룹(PIPE<0:3>, PIPE<4:7>)에 순차적으로 저장할 수 있으며, 그룹별로 순차적으로 입력되는 제1 및 제2 파이프 출력신호 그룹(POUT<0:3>, POUT<4:7>)에 응답하여 제1 및 제2 파이프 레지스터 그룹(PIPE<0:3>, PIPE<4:7>) 각각에 저장된 데이터를 순차적으로 출력노드(DOUT)로 출력할 수 있다.
도 7은 제3 모드에 대응하는 파이프 래치부(120)를 도시한 구성도이다.
도 7을 참조하면, 파이프 래치부(120)는 그룹화된 제1 및 제2 파이프 레지스터(PIPE<0:1>), 제3 및 제4 파이프 레지스터(PIPE<2:3>), 제5 및 제6 파이프 레지스터(PIPE<4:5>) 및 제7 및 제8 파이프 레지스터(PIPE<6:7>)로 구성될 수 있다. 설명의 편의를 위하여 제1 및 제2 파이프 레지스터(PIPE<0:1>)는 제1 파이프 레지스터 그룹(PIPE<0:1>), 제3 및 제4 파이프 레지스터(PIPE<2:3>)는 제2 파이프 레지스터 그룹(PIPE<2:3>), 제5 및 제6 파이프 레지스터(PIPE<4:5>)는 제3 파이프 레지스터 그룹(PIPE<4:5>), 제7 및 제8 파이프 레지스터(PIPE<6:7>)는 제4 파이프 레지스터 그룹(PIPE<6:7>)으로 칭하기로 한다.
제1 내지 제4 파이프 레지스터 그룹(PIPE<0:1>, PIPE<2:3>, PIPE<4:5>, PIPE<6:7>)은 다수의 파이프 입력신호(PIN<0:7>) 및 다수의 파이프 출력신호(POUT<0:7>)를 수신할 수 있다.
제1 내지 제4 파이프 레지스터 그룹(PIPE<0:1>, PIPE<2:3>, PIPE<4:5>, PIPE<6:7>)은 각각 데이터 입력노드(DIN)와 데이터 출력노드(DOUT) 사이에 연결될 수 있고, 파이프 래치 제어부(110)를 통해 네 개의 그룹으로 나누어 그룹별로 순차적으로 입력되는 다수의 파이프 입력신호(PIN<0:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 제1 내지 제4 파이프 레지스터 그룹(PIPE<0:1>, PIPE<2:3>, PIPE<4:5>, PIPE<6:7>)에 저장할 수 있으며, 그룹별로 순차적으로 입력되는 다수의 파이프 출력신호(POUT<0:7>)에 응답하여 저장된 데이터를 출력노드(DOUT)로 출력할 수 있다.
이때, 다수의 파이프 입력신호(PIN<0:7>)는 제1 내지 제4 파이프 입력신호 그룹(PIN<0:1>, PIN<2:3>, PIN<4:5>, PIN<6:7>)으로 나뉘어 그룹별로 순차적으로 입력될 수 있다. 다수의 파이프 출력신호(POUT<0:7>)도 마찬가지로 제1 내지 제4 파이프 출력신호 그룹(POUT<0:1>, POUT<2:3>, POUT<4:5>, POUT<6:7>)으로 나뉘어 그룹별로 순차적으로 입력될 수 있다.
한편, 데이터(DATA)는 제5 인버터(IVT5)를 통해 반전되어 데이터 입력노드(DIN)로 전달될 수 있으며, 데이터 출력노드(DOUT)의 데이터는 제6 인버터(IVT6)를 통해 반전되어 최종 출력될 수 있다.
제3 모드에 따른 파이프 래치 회로의 동작을 도 8을 참조하여 설명하기로 한다.
도 8은 제3 모드에 따른 파이프 래치 회로의 동작을 나타낸 타이밍도이다.
도 8을 참조하면, 파이프 래치 제어부(120)는 제3 모드시 제3 레이턴시 설정신호(LATENCY<K>)(미도시)가 활성화되어 제2 스위치(SW2)가 온 될 수 있다. 이에 따라 제5 내지 제8 쉬프트 레지스터(215~218)는 제3 초기화신호(RST2)에 응답하여 리셋될 수 있고, 제1 내지 제4 쉬프트 레지스터(211~214)는 토글링하는 파이프 입력 클럭신호(PINCLK)에 응답하여 순차적으로 활성화되는 제1 내지 제4 쉬프팅신호(P<0:3>)를 각각 출력할 수 있다. 출력된 제1 내지 제4 쉬프팅신호(P<0:3>)들은 제1 내지 제4 낸드 게이트(ND1~ND4) 각각을 통해 파이프 입력 클럽신호(PINCLK)와 논리곱 연산되어 순차적으로 활성화되는 제1 내지 제4 쉬프팅 데이터신호(PD<0:3>)로써 출력될 수 있다. 파이프 입력 제어부(220)는 제3 레이턴시 설정신호(LATENCY<K>)에 응답하여 동작하되, 제1 쉬프팅 데이터신호(PD<0>)에 응답하여 제1 및 제2 파이프 입력신호(PIN<0:1>)를 출력할 수 있고, 제2 쉬프팅 데이터신호(PD<1>)에 응답하여 제3 및 제4 파이프 입력신호(PIN<2:3>)를 출력할 수 있고, 제3 쉬프팅 데이터신호(PD<2>)에 응답하여 제5 및 제6 파이프 입력신호(PIN<4:5>)를 출력할 수 있으며, 제4 쉬프팅 데이터신호(PD<3>)에 응답하여 제6 및 제7 파이프 입력신호(PIN<6:7>)를 출력할 수 있다.
따라서, 제1 내지 제4 파이프 입력신호 그룹(PIN<0:1>, PIN<2:3>, PIN<4:5>, PIN<6:7>)은 그룹별로 순차적으로 활성화되어 파이프 래치부(120)로 입력될 수 있다. 도면에는 도시하지 않았으나, 파이프 출력신호(POT<0:7>) 또한 제1 내지 제4 파이프 출력신호 그룹(POUT<0:1>, POUT<2:3>, POUT<4:5>, POUT<6:7>)으로 나뉘어 그룹별로 순차적으로 활성화되어 파이프 래치부(120)로 입력될 수 있다.
이후, 파이프 래치부(120)는 파이프 래치 제어부(110)를 통해 그룹별로 순차적으로 입력되는 제1 내지 제4 파이프 입력신호 그룹(PIN<0:1>, PIN<2:3>, PIN<4:5>, PIN<6:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 제1 내지 제4 파이프 레지스터 그룹(PIPE<0:1>, PIPE<2:3>, PIPE<4:5>, PIPE<6:7>)에 순차적으로 저장할 수 있으며, 그룹별로 순차적으로 입력되는 제1 내지 제4 파이프 출력신호 그룹(POUT<0:1>, POUT<2:3>, POUT<4:5>, POUT<6:7>)에 응답하여 제1 내지 제4 파이프 레지스터 그룹(PIPE<0:1>, PIPE<2:3>, PIPE<4:5>, PIPE<6:7>) 각각에 저장된 데이터를 순차적으로 출력노드(DOUT)로 출력할 수 있다.
도 9는 본 발명의 실시예에 따른 데이터 출력 회로를 도시한 구성도이다.
도 9를 참조하면, 데이터 출력 회로는 메모리 코어부(910), 레이턴시 설정부(920), 지연 고정 루프(930), 파이프 출력클럭 생성부(940), 파이프 래치 제어부(950) 및 파이프 래치부(960)를 포함할 수 있다.
메모리 코어부(910)는 리드 동작시 외부로부터 입력되는 리드 커맨드(RDCMD_EXT)에 응답하여 리드 동작시 필요한 데이터(DATA) 및 파이프 입력 클럭신호(PINCLK)를 출력할 수 있다. 여기서 파이프 입력 클럭신호(PINCLK)는 데이터(DATA)가 출력되는 지연 시간만큼 리드 커맨드(RDCMD_EXT)가 지연된 신호로써 메모리 코어부(910)에서 출력된 데이터(DATA)를 파이프 래치부(960)에 래치하기 위한 스트로브 신호일 수 있다.
레이턴시 설정부(920)는 모드 레지스터 셋(Mode Register set; MRS, 미도시)으로부터 수신받은 카스 레이턴시 설정값(MRS_CMD)에 응답하여 레이턴시 설정신호(LATENCY<J:L>)를 출력할 수 있으며, 레이턴시 설정신호(LATENCY<J:L>)는 카스 레이턴시에 대한 정보를 포함할 수 있다. 카스 레이턴시가 많은 경우 제1 레이턴시 설정신호(LATENCY<J>)가 출력되고, 카스 레이턴시가 작은 경우 제2 레이턴시 설정신호(LATENCY<L>)가 출력되며, 카스 레이턴시가 제1 레이턴시 설정신호(LATENCY<J>)에 대응하는 레이턴시 값과 제2 레이턴시(LATENCY<L>)에 대응하는 레이턴시 값의 사이값을 갖는 경우 제3 레이턴시 설정신호(LATENCY<K>)가 출력될 수 있다.
지연 고정 루프(930)는 위상 비교부(931), 지연라인 제어부(932), 지연 라인부(933) 및 리플리카 지연부(934)를 포함할 수 있다.
위상 비교부(931)는 기준 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FB)의 위상을 비교하고, 비교된 결과를 위상 비교 신호(PDOUT)로써 출력할 수 있다. 여기서 기준 클럭신호(CLK_EXT)는 외부로부터 입력된 클럭신호일 수 있고, 피드백 클럭신호(CLK_FB)는 추후 설명될 리플리카 지연부(934)를 통해 출력된 클럭신호일 수 있다.
지연라인 제어부(932)는 위상 비교 신호(PDOUT)에 응답하여 지연 제어신호(DCTRL) 생성할 수 있다.
지연 라인부(933)은 지연 제어신호(DCTRL)에 응답하여 지연 시간을 결정하고, 결정된 지연 시간으로 기준 클럭신호(CLK_EXT)를 지연시켜 DLL 클럭신호(CLK_DLL)를 출력할 수 있다.
리플리카 지연부(934)는 레이턴시 설정신호(LATENCY<J:L>)에 응답하여 DLL 클럭신호(CLK_DLL)를 지연시켜 피드백 클럭신호(CLK_FB)를 생성할 수 있다. 기준 클럭신호(CLK_EXT)와 출력노드(DOUT)의 동기를 맞추기 위해 파이프 출력 클럭신호(POUTCLK)의 지연시간을 증가시키는 동작이 필요한데, 파이프 출력 클럭신호(POUTCLK)의 지연 동작을 위해 리플리카 지연부(934)는 레이턴시 설정신호(LATENCY<J:L>)를 수신하여 리플리카 딜레이를 감소시킬 수 있다. 다시 말하면, 카스 레이턴시가 작은 경우, 즉 제2 및 제3 레이턴시 설정신호(LATENCY<L>, LATENCY<K>)를 수신하는 경우 리플리카 딜레이는 감소될 수 있고, 리플리카 딜레이가 감소함에 따라서 DLL 클럭(CLK_DLL)의 딜레이가 증가하여 파이프 출력 클럭신호(POUTCLK)가 지연될 수 있다.
파이프 출력클럭 생성부(940)는 리드 커맨드(RDCMD_EXT) 및 DLL 클럭신호(CLK_DLL)에 응답하여 파이프 출력 클럭신호(POUTCLK)를 생성할 수 있다. 상기에서 설명한 것처럼 파이프 출력클럭 생성부(940)는 레이턴시 설정신호(LATENCY<J:L>)에 따라서 파이프 출력 클럭신호(POTUCLK)의 딜레이 양을 결정하여 출력하는 것이 가능하다.
파이프 래치 제어부(950)는 제1 파이프 래치 제어부(951) 및 제2 파이프 래치 제어부(952)를 포함할 수 있다. 제1 파이프 래치 제어부(951) 및 제2 파이프 래치 제어부(952)는 서로 동일한 구성 및 동작을 수행하므로, 제1 파이프 래치 제어부(952)를 대표로 설명하기로 한다.
제1 파이프 래치 제어부(951)는 파이프 입력 클럭신호(PINCLK)에 응답하여 레이턴시 설정신호(LATENCY<J:L>)에 따라 다수의 파이프 입력신호(PIN<0:7>)를 출력할 수 있다. 파이프 래치 제어부(950)는 도 1에 도시된 파이프 래치 제어부(110)와 동일한 구성 및 동작을 수행하며, 제1 내지 제3 모드에 따라 각각 입력되는 다수의 레이턴시 설정신호(LATENCY<J:L>) 및 파이프 입력 클럭신호(PINCLK)에 응답하여 다수의 파이프 입력신호(PIN<0:7>)를 순차적으로 활성화 시키거나, 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화 시키도록 제어할 수 있고, 다수의 레이턴시 설정신호(LATENCY<J:L>) 및 파이프 출력 클럭신호(POUTCLK)에 응답하여 다수의 파이프 출력신호(POUT<0:7>)를 순차적으로 활성화 시키거나, 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화 시키도록 제어할 수 있다.
제2 파이프 래치 제어부(952)는 파이프 입력 클럭신호(PINCLK) 대신 파이프 출력 클럭신호(POUTCLK)를 수신하고, 다수의 파이프 출력신호(POUT<0:7>)를 생성한다는 점에서 제1 파이프 래치 제어부(952)와 다르며, 내부 구성 및 동작은 모두 동일하다.
파이프 래치부(960)는 도 1에 도시된 파이프 래치부(120)와 동일한 구성 및 동작을 수행하며, 파이프 래치 제어부(110)로부터 순차적으로 출력되는 다수의 파이프 입력신호(PIN<0:7>)에 응답하여 입력노드(DIN)의 데이터(DATA)를 저장하고, 다수의 파이프 출력신호(POUT<0:7>)에 응답하여 저장된 데이터를 출력노드(DOUT)로 출력할 수 있다.
한편, 파이프 래치 제어부(950) 및 파이프 래치부(960)에 대한 상세한 구성 및 동작 설명은 도 1 내지 도 8에 상세히 기재되어 있으므로 생략하기로 한다.
정리하면, 본 발명의 실시예에 따른 파이프 래치 회로 및 데이터 출력 회로는 카스 레이턴시 설정값에 따라서 파이프 레지스터를 개별적으로 사용하거나 그루핑하여 사용할 수 있다. 예컨대, 레이턴시 설정값이 큰 경우, 할당된 파이프 레지스터를 개별적으로 모두 사용하여 순차적으로 데이터를 저장 및 출력하도록 제어하는 것이 가능하며, 레이턴시 설정값이 작은 경우, 할당된 파이프 레지스터를 그루핑하여 그룹별로 순차적으로 데이터를 저장 및 출력하도록 제어하는 것이 가능하다.
따라서 레이턴시 설정값이 작은 경우 출력 노드(DOUT)의 로딩으로 인한 딜레이를 감소시키는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110 : 파이프 래치 제어부
120 : 파이프 래치부

Claims (15)

  1. 레이턴시 설정값에 따라서 다수의 파이프 입력신호 및 다수의 파이프 출력신호를 하나 또는 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화하도록 제어하는 파이프 래치 제어부; 및
    입력노드와 출력노드 사이에 연결되고, 상기 다수의 파이프 입력신호 중 대응하는 파이프 입력신호에 응답하여 상기 입력노드의 데이터를 저장하고, 상기 다수의 파이프 출력신호 중 대응하는 출력신호에 응답하여 저장된 데이터를 상기 출력노드로 출력하기 위한 파이프 래치부
    를 포함하는 파이프 래치 회로.
  2. 제1항에 있어서,
    상기 파이프 래치 제어부는,
    파이프 입력 클럭신호에 응답하여 상기 파이프 입력신호를 각각 순차적으로 활성화하거나 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화하도록 제어하는 제1 파이프 래치 제어부; 및
    파이프 출력 클럭신호에 응답하여 상기 파이프 출력신호를 각각 순차적으로 활성화하거나 둘 이상의 그룹으로 나누어 그룹별로 순차적으로 활성화하도록 제어하는 제2 파이프 래치 제어부
    를 포함하는 파이프 래치 회로.
  3. 제2항에 있어서,
    상기 제1 파이프 래치 제어부는,
    상기 파이프 입력 클럭신호에 응답하여 다수의 쉬프팅신호 각각을 순차적으로 출력하기 위한 다수의 쉬프트 레지스터;
    상기 제1 레이턴시 설정신호에 응답하여 상기 다수의 쉬프트 레지스터를 모두 동작하도록 제어하고, 제2 레이턴시 설정신호에 응답하여 상기 다수의 쉬프트 레지스터 중 일부만 동작하도록 제어하는 스위칭부;
    상기 파이프 입력 클럭신호 및 상기 다수의 쉬프팅 신호 각각을 논리곱 연산하여 쉬프팅 데이터신호를 출력하기 위한 다수의 앤드 게이트; 및
    상기 제1 또는 제2 레이턴시 설정신호에 응답하여 상기 쉬프팅 데이터신호를 상기 다수의 파이프 입력신호로써 출력하는 파이프 입력 제어부
    를 포함하는 파이프 래치 회로.
  4. 제3항에 있어서,
    상기 제1 레이턴시 설정신호는 카스 레이턴시에 대응하는 상기 레이턴시 설정값이 큰 경우에 활성화되고, 상기 제2 레이턴시 설정신호는 상기 레이턴시 설정값이 작은 경우에 활성화되는 파이프 래치 회로.
  5. 제2항에 있어서,
    상기 제2 파이프 래치 제어부는,
    상기 파이프 출력 클럭신호에 응답하여 다수의 쉬프팅신호 각각을 순차적으로 출력하기 위한 다수의 쉬프트 레지스터;
    상기 제1 레이턴시 설정신호에 응답하여 상기 다수의 쉬프트 레지스터를 모두 동작하도록 제어하고, 상기 제2 레이턴시 설정신호에 응답하여 상기 다수의 쉬프트 레지스터 중 일부만 동작하도록 제어하는 스위칭부;
    상기 파이프 출력 클럭신호 및 상기 다수의 쉬프팅 신호 각각을 논리곱 연산하여 쉬프팅 데이터신호를 출력하기 위한 다수의 앤드 게이트; 및
    상기 제1 또는 제2 레이턴시 설정신호에 응답하여 상기 쉬프팅 데이터신호를 상기 다수의 파이프 출력신호로써 출력하는 파이프 출력 제어부
    를 포함하는 파이프 래치 회로.
  6. 제1항에 있어서,
    상기 다수의 파이프 입력신호 중 동일 그룹에 포함된 파이프 입력신호들과 상기 다수의 파이프 출력신호 중 동일 그룹에 포함된 파이프 출력신호들은 동시에 활성화되는 파이프 래치 회로.
  7. 제3항에 있어서,
    상기 파이프 래치부는,
    상기 제1 레이턴시 설정신호에 응답하여 순차적으로 활성화되는 상기 다수의 파이프 입력신호 및 상기 다수의 파이프 출력신호를 수신하여 개별적으로 데이터를 저장 및 출력하고, 상기 제2 레이턴시 설정신호에 응답하여 그룹별로 순차적으로 입력되는 상기 다수의 파이프 입력신호 및 상기 다수의 파이프 출력신호를 수신하여 그룹별로 데이터를 저장 및 출력하는 다수의 파이프 레지스터
    를 포함하는 파이프 래치 회로.
  8. 외부 클럭신호를 레이턴시 정보에 따라 결정되는 지연값만큼 지연시켜 출력하기 위한 지연 고정 루프;
    입력노드와 출력노드 사이에 연결되고, 다수의 파이프 입력신호 중 대응하는 파이프 입력신호에 응답하여 입력노드의 데이터를 저장하고, 다수의 파이프 출력신호 중 대응하는 출력신호에 응답하여 저장된 데이터를 상기 출력노드로 출력하기 위한 파이프 래치부;
    파이프 입력 클럭신호에 응답하여 상기 다수의 파이프 입력신호를 상기 레이턴시 정보에 따라 결정되는 수의 그룹으로 나누어 순차적으로 활성화하도록 제어하는 제1 파이프 래치 제어부; 및
    상기 지연 고정 루프의 출력 클럭신호에 응답하여 생성되는 파이프 출력 클럭신호에 응답하여 상기 다수의 파이프 출력신호를 상기 레이턴시 정보에 따라 결정되는 수의 그룹으로 나누어 순차적으로 활성화하도록 제어하는 제2 파이프 래치 제어부
    를 포함하는 데이터 출력 회로.
  9. 제8항에 있어서,
    상기 레이턴시 정보가 롱 레이턴시에 대응하는 경우가 상기 레이턴시 정보가 숏 레이턴시에 대응하는 경우보다 상기 그룹 수 및 지연값이 더 큰 데이터 출력 회로.
  10. 제9항에 있어서,
    상기 롱 레이턴시는 카스 레이턴시가 큰 경우에 활성화되고, 상기 숏 레이턴시는 상기 카스 레이턴시가 작은 경우에 활성화되는 파이프 래치 회로.
  11. 제9항에 있어서,
    상기 제1 파이프 래치 제어부는,
    상기 파이프 입력 클럭신호에 응답하여 다수의 쉬프팅 신호 각각을 순차적으로 출력하기 위한 다수의 쉬프트 레지스터;
    상기 레이턴시 정보가 상기 롱 레이턴시에 대응하는 경우 상기 다수의 쉬프트 레지스터를 모두 동작하도록 제어하고, 상기 레이턴시 정보가 상기 숏 레이턴시에 대응하는 경우 상기 다수의 쉬프트 레지스터 중 일부만 동작하도록 제어하는 스위칭부;
    상기 파이프 입력 클럭신호 및 상기 다수의 쉬프팅신호 각각을 논리곱 연산하여 쉬프팅 데이터신호를 출력하기 위한 다수의 앤드 게이트; 및
    상기 제1 또는 제2 레이턴시 설정신호에 응답하여 상기 쉬프팅 데이터신호를 상기 다수의 파이프 입력신호로써 출력하는 파이프 입력 제어부
    를 포함하는 데이터 출력 회로.
  12. 제9항에 있어서,
    상기 제2 파이프 래치 제어부는,
    상기 파이프 출력 클럭신호에 응답하여 다수의 쉬프팅 신호 각각을 순차적으로 출력하기 위한 다수의 쉬프트 레지스터;
    상기 레이턴시 정보가 상기 롱 레이턴시에 대응하는 경우 상기 다수의 쉬프트 레지스터를 모두 동작하도록 제어하고, 상기 레이턴시 정보가 상기 숏 레이턴시에 대응하는 경우 상기 다수의 쉬프트 레지스터 중 일부만 동작하도록 제어하는 스위칭부;
    상기 파이프 입력 클럭신호 및 상기 다수의 쉬프팅신호 각각을 논리곱 연산하여 쉬프팅 데이터신호를 출력하기 위한 다수의 앤드 게이트; 및
    상기 제1 또는 제2 레이턴시 설정신호에 응답하여 상기 쉬프팅 데이터신호를 상기 다수의 파이프 출력신호로써 출력하는 파이프 출력 제어부
    를 포함하는 데이터 출력 회로.
  13. 제8항에 있어서,
    상기 다수의 파이프 입력신호 중 동일 그룹에 포함된 파이프 입력신호들과 상기 다수의 파이프 출력신호 중 동일 그룹에 포함된 파이프 출력신호들은 동시에 활성화되는 데이터 출력 회로.
  14. 제8항에 있어서,
    상기 지연 고정 루프는,
    상기 외부 클럭과 피드백 클럭을 비교하여 그 결과값을 위상 비교신호로써 출력하는 위상 비교부;
    상기 위상 비교신호에 응답하여 지연 제어신호를 생성하기 위한 지연라인 제어부;
    상기 지연 제어신호에 응답하여 지연시간을 결정하고, 결정된 지연 시간으로 상기 외부 클럭신호를 지연시켜 DLL 클럭신호를 생성하는 지연라인부; 및
    상기 레이턴시 정보에 응답하여 내부 지연값을 조절하고, 상기 DLL 클럭신호를 상기 지연값에 따라 지연시켜 상기 피드백 클럭신호를 생성하기 위한 리플리카 지연부
    를 포함하는 데이터 출력 회로.
  15. 제14항에 있어서,
    상기 DLL 클럭신호에 응답하여 상기 파이프 출력 클럭신호를 생성하기 위한 파이프 출력클럭 생성부
    를 더 포함하는 데이터 출력 회로.
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