CN1959838A - 半导体存储器装置 - Google Patents
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Abstract
一种半导体存储器装置，其包括具有用于锁存数据的多个管道锁存器的管道锁存单元。输入控制器控制从数据线传输至该管道锁存单元的数据的输入时序。输出控制器控制锁存于该管道锁存单元中的数据的输出时序。初始化控制器响应于在写入操作期间启动的读取/写入标志信号，控制该输入控制器及该输出控制器，由此初始化该管道锁存单元。
Description
技术领域
本发明涉及一种半导体存储器装置，更具体地讲，涉及一种在高频率条件下可靠地操作的半导体存储器装置。
背景技术
一般而言，双数据速率(DDR2)存储器装置能够接收连续指令，然而却不能够立刻处理所有指令。因此，DDR2通过延迟列地址选通(CAS)信号的启动定时，获得用于执行连续指令的时间，响应于该信号执行实际操作。指令的输入时刻与CAS信号的启动时刻之间的延迟称为附加延时AL。CAS信号的启动时刻与有效数据的输出时刻之间的延迟称为CAS延时CL。例如，对于读取操作，DDR2响应于读取指令，将存储在单元阵列块中的数据锁存至管道锁存器，接着继CAS延时CL之后输出锁存于管道锁存器中的数据。因此，当连续输入指令时，可输出数据而无数据冲突。
图1为表明在单元阵列块与数据焊盘(pad)之间的数据路径的方块图。
在读取操作中，存储在单位单元1中的数据载入于位线对BL及/BL处。载入于位线对BL及/BL处的数据通过位线读出放大器2放大，接着由数据读出放大器3再次放大。经放大的数据经由I/O总线存储于管道锁存器块4中且继CAS延迟CL之后输出至输出缓冲器5。在输出缓冲器5中缓冲的数据经由数据焊盘6输出。自数据读出放大器3至输出缓冲器5的上述数据流称为读取路径。
在写入操作中，外部数据经由数据焊盘6输入至输入缓冲器7。在输入缓冲器7中的数据存储于数据输入寄存器8中，接着经由I/O总线传输至写入驱动器9。写入驱动器9放大数据。经放大的数据传输至由列选择信号YI选择的位线读出放大器2中的位线对BL及/BL。在位线对BL及/BL中的数据被存储于相应的单位单元1中。自输入缓冲器7至写入驱动器9的上述数据流称为写入路径。
DDR2包括在读取路径中的管道锁存器块4，以便即使在连续输入多个读取指令的情况下也防止数据冲突。
发明内容
本发明的目的是在半导体存储器装置中提供一种管道锁存器块，该块包括用于当连续输入多个读取指令时防止数据冲突的多个管道锁存器。
根据本发明的一个方面，提供一种半导体存储器装置，其包括：管道锁存单元，其包括用于锁存数据的多个管道锁存器；输入控制器，其用于控制从数据线传输至管道锁存单元的数据的输入时序；输出控制器，其用于控制锁存于管道锁存单元中的数据的输出时序；及初始化控制器，其用于控制输入控制器及输出控制器，由此在写入操作期间初始化管道锁存单元。
根据本发明的另一个方面，提供一种半导体存储器装置，其包括：管道锁存单元，其包括用于锁存数据的多个管道锁存器；输入控制器，其用于控制从数据线传输至管道锁存单元的数据的输入时序；输出控制器，其用于控制锁存于管道锁存单元中的数据的输出时序；及初始化控制器，其用于响应于启动的读取/写入标志信号，控制输入控制器及输出控制器，由此在写入操作期间初始化管道锁存单元。
自写入指令的输入时刻经过(WL-1)个时钟之后，启动读取/写入标志，且自读取指令的输入时刻经过附加延时之后撤消读取/写入标志，其中WL表示写入延时，即写入指令的输入时刻与有效数据的写入时刻之间的时间延迟。
附图说明
根据下面结合附图对各优选实施例的描述，本发明的上面和其他的目的和特征将变得清楚，在附图中：
图1为表明在单元阵列块与数据焊盘之间的数据路径的方块图；
图2为描述根据本发明的实施例的管道锁存器块的方块图；
图3为描述在图2中展示的初始化控制器的示意电路图；
图4为展示在图2中所示的输入控制器的示意电路图；
图5为描述在图2中展示的输出控制器的示意电路图；
图6为描述在图2中展示的管道锁存器单元中的第一管道锁存器的示意电路图；
图7为表明在图3中展示的初始化控制器的操作的时序图；
图8为关于使用在图3中展示的初始化控制器的管道锁存器块的时序图；
图9为描述根据本发明的实施例的管道锁存器块的方块图；
图10为描述在图9中展示的初始化控制器的示意电路图；及
图11为表明在图10中展示的初始化控制器的操作的时序图。
主要元件符号说明
1单位单元 2位线读出放大器 3数据读出放大器
4管道锁存器块 5输出缓冲器 6数据焊盘
7输入缓冲器 8数据输入存储器 9写入驱动器
10初始化控制器 12信号检测器 14信号产生器
16锁存单元 20输入控制器 30输出控制器
40管道锁存单元 42第一管道锁存器 42_2输入块
42_4第一锁存器 42_6输出块 42_8第二锁存器
100初始化控制器 200输入控制器 220反相器链
242锁存器块 244锁存器块 246锁存器块
248锁存器块 262输入控制信号产生器
264输入控制信号产生器 266输入控制信号产生器
268输入控制信号产生器 300输出控制器
400管道锁存单元 420管道锁存器 440管道锁存器
460管道锁存器 480管道锁存器 I1反相器
I2反相器 I3反相器 I4反相器
I5反相器 I6反相器 I7反相器
NM1 NMOS晶体管 NM2 NMOS晶体管 NR1或非门
NR2或非门 OR1或门 OR2或门 OR3或门
PM1 PMOS晶体管 PM2 PMOS晶体管
具体实施方式
在下文中，将参看附图详细描述根据本发明的半导体存储器装置。
图2为描述根据本发明的实施例的管道锁存器块的方块图。
如图2所示，管道锁存器块包括：管道锁存单元40，其具备多个管道锁存器，例如第一管道锁存器42；输入控制器20，其用于控制自数据线GIO传输至管道锁存单元40的数据的输入时序；输出控制器30，其用于控制锁存于管道锁存单元40中的数据的输出时序；及初始化控制器10，其用于初始化输入控制器20及输出控制器30。
在读取操作期间，阻止初始化控制器10初始化输入控制器20及输出控制器30，以启用管道锁存单元40。读取操作终止之后，初始化控制器10初始化输入控制器20及输出控制器30，以重置管道锁存单元40且准备下一个读取操作。
初始化控制器10响应于多个输出使能信号OE00至OE00CL456而检测读取操作区段(sector)，以输出初始化控制信号DOUT_RSTB。输入控制器20接收列时钟信号PINSTB_SUM及初始化控制信号DOUT_RSTB，以顺序启动输入控制信号PINB<0:3>，以便将载入于数据线GIO处的数据传输至管道锁存单元40。输出控制器30接收延迟锁定回路(DLL)时钟DLL_CLK及初始化控制信号DOUT_RSTB，以顺序启动输出控制信号RPOUTB<0:3>或FPOUTB<0:3>，以便输出存储于管道锁存单元40中的数据作为升(rising)数据或降(falling)数据。输入读取指令RD之后，将列时钟信号PINSTB_SUM启动为逻辑低电平。DLL时钟DLL_CLK为低有效信号。
图3为描述在图2中展示的初始化控制器10的示意电路图。
如图3所示，初始化控制器10包括信号检测器12、信号产生器14及锁存单元16。
信号检测器12接收输出使能信号OE00至OE00CL456、检测读取操作区段且输出第一及第二检测信号。信号产生器14响应于第一及第二检测信号，接收上电(power-up)信号PWRUP且输出输出信号。锁存单元16锁存输出信号，由此输出初始化控制信号DOUT_RSTB。
信号检测器12具备三个或门OR1至OR3、第一或非门NR1及三个反相器I3至I5。第一或门OR1接收第一至第三输出使能信号OE00至OE20。第二或门OR2接收第四及第五输出使能信号OE30及OE40。第三或门OR3接收第六及第七输出使能信号OE50及OE00456。第一或非门NR1接收第一至第三或门OR1至OR3的输出。第一反相器I3反转第一或非门NR1的输出，由此输出第一检测信号。第二及第三反相器I4及I5延迟第一输出使能信号OE00，由此输出第二检测信号。
信号产生器14包括两个PMOS晶体管PM1及PM2以及两个NMOS晶体管NM1及NM2。连接于电源电压VDD端子与第一节点NODE1之间的第一PMOS晶体管PM1经由其栅极接收第一检测信号。连接于第一节点NODE1与第二NMOS晶体管NM2之间的第一NMOS晶体管NM1经由其栅极接收第一检测信号。连接于第一NMOS晶体管NM1与接地电压VSS端子之间的第二NMOS晶体管NM2经由其栅极接收第二检测信号。连接于电源电压VDD端子与第一节点NODE1之间的第二PMOS晶体管PM2接收上电信号PWRUP，且输出载入于第一节点NODE1处的电压作为输出信号。内部电压(如电源电压VDD)稳定之后，上电信号PWRUP撤消(inactivate)为逻辑高电平。
锁存单元16具备相互交叉耦合的两个反相器I1及I2，由此将信号产生器14的输出信号反转为初始化控制信号DOUT_RSTB。
图4为展示在图2中所示的输入控制器20的示意电路图。
如图4所示，输入控制器20包括反相器链220、四个锁存器块242至248及四个输入控制信号产生器262至268。
反相器链220延迟列时钟信号PINSTB_SUM。第一至第四锁存器块242至248响应于初始化控制信号DOUT_RSTB及反相器链220的输出，传输锁存信号P<0:3>。第四锁存器块248的输出信号PINEN反馈至第一锁存器块242。第一至第四输入控制信号产生器262至268响应于初始化控制信号DOUT_RSTB及延迟的列时钟信号PIN_PLS，输出锁存信号P<0:3>作为输入控制信号PINB<0:3>。延迟的列时钟信号PIN_PLS通过延迟列时钟信号PINSTB_SUM而产生。
当所有输出使能信号OE00至OE00CL456无效时，将逻辑低电平的初始化控制信号DOUT_RSTB输入至输入控制器20。第四锁存器块248的输出信号PINEN响应于逻辑低电平的初始化控制信号DOUT_RSTB而具有逻辑高电平。因此，输入控制信号PINB<0:3>具有逻辑高电平。响应于读取指令RD的启动而启动列时钟信号PINSTB_SUM为逻辑低电平之后，输入控制信号PINB<0:3>顺序地变为逻辑低电平。接收相应输入控制信号如PIB<0>的管道锁存单元40中的每一管道锁存器如42，响应于逻辑低电平的输入控制信号PINB<0:3>，锁存载入于数据线GIO处的数据。
图5为描述在图2中展示的输出控制器30的示意电路图。
如图5所示，输出控制器30包括类似于在图4中展示的输入控制器20的电路系统的电路系统。然而，输出控制器30接收延迟锁定回路(DLL)时钟DLL_CLK而非列时钟信号PINSTB_SUM，以控制内部锁存器。当初始化控制信号DOUT_RSTB启动为逻辑低电平时，输出控制器30输出逻辑高电平的输出控制信号RPOUTB<0:3>。当DLL时钟DLL_CLK启动为逻辑低电平时，输出控制信号RPOUTB<0:3>顺序地变为逻辑低电平。接收相应输出控制信号如RPOUTB<0>的管道锁存单元40中的每一管道锁存器如42，响应于逻辑低电平的输入控制信号RPOUTB<0>，输出存储于第一管道锁存器42中的数据。
图6为描述在图2中展示的管道锁存单元40中的第一管道锁存器42的示意电路图。
如图6所示，第一管道锁存器42包括输入块42_2、第一锁存器42_4、输出块42_6及第二锁存器42_8。输入块42_2响应于第一输入控制信号PINB<0>，传输载入于数据线GIO处的数据。输出块42_6响应于第一输出控制信号RPOUTB<0>，传输锁存于第一锁存器42_4中的数据。第一及第二锁存器42_4及42_8分别锁存在输入块42_2及输出块42中的数据。第二锁存器42_8的输出为升数据RDO。
虽然并未提及，但是本发明的上述实施例进一步包括用于输出降数据FDO的块。除接收输出控制信号FPOUTB<0:3>而非RPOUTB<0:3>之外，用于输出降数据FDO的块具有与用于输出升数据RDO的结构相同的结构。
图7为表明在图3中展示的初始化控制器10的操作的时序图。
首先，当所有输出使能信号OE00至OE00CL456无效时，信号检测器12输出逻辑低电平的第一及第二检测信号。因此，信号产生器14的输出信号变为逻辑高电平。锁存单元16反转且锁存信号产生器14的输出信号，由此输出逻辑低电平的初始化控制信号DOUT_RSTB。
输入读取指令RD之后，内部读取CAS信号CASP6_RD被启动。因此，输出使能信号OE00至OE00CL456顺序地启动为逻辑高电平。当输出使能信号OE00至OE00CL456之一启动时，初始化控制器10输出逻辑高电平的初始化控制信号DOUT_RSTB。
输出使能信号响应于升DLL时钟RCLK_DLL及降DLL时钟FCLK_DLL而启动。此外，在CAS延时CL为三个时钟的情形下，仅四个输出使能信号OE00、OE10、OE20及OE30被启动。在CAS延时CL为四个时钟的情形下，输出使能信号OE00、OE10、OE20、OE30及OE00CL456被启动。输出使能信号OE00CL456在输出信号OE00与输出信号OE10之间启动，且当CAS延时CL为四个、五个或六个时钟时启动。同时，当CAS延时CL为三个或四个时钟时，输出使能信号OE40及OE50保持逻辑低电平。当CAS延时CL大于四个时钟时，输出使能信号OE40被启动，且当CAS延时CL大于五个时钟时，输出使能信号OE50被启动。输出使能信号OE00至OE50用于产生多个读取控制信号ROUTEN、FOUTEN、QSEN_PRE及QSEN。输出使能信号OE00至OE00CL456的数目由CAS延时CL确定，CAS延时CL已通过模式寄存器设置(MRS)而设置。
当所有输出使能信号OE00至OE00CL456变为逻辑低电平时，根据上述实施例的管道锁存器块开始重置(即初始化)管道锁存单元40。
图8为展示使用在图3中展示的初始化控制器10的管道锁存器块的问题的时序图。
如图8所示，当输入两个连续读取指令RD1及RD2时，在第一读取指令RD1的输出使能信号OE30的启动与第二读取指令RD2的输出使能信号OE00的启动之间的时间延迟A非常短。即，初始化控制信号DOUT_RSTB的启动区段变短。随着管道锁存器块的操作频率变得越高，初始化控制信号DOUT_RSTB的启动区段变得越短。因此，当管道锁存器块的操作频率高时，初始化控制信号DOUT_RSTB可能不被正确识别。管道锁存器块可能不能正确及可靠地操作。
图9为描述根据本发明的实施例的管道锁存器块的方块图，该管道锁存器块避免了上述问题。
如图9所示，管道锁存器块的电路系统类似于图2中所示的管道锁存器的电路系统，除了初始化控制器100接收上电信号PWRUP、时钟使能信号CKE及读取/写入标志信号WT10RBT11之外。内部电压(例如，电源电压VDD)稳定之后，上电信号PWRUP撤消为逻辑高电平。在下电(power down)模式期间，时钟使能信号CKE具有逻辑低电平。即，在下电模式期间，时钟使能信号被启动。响应于写入指令WT而使读取/写入标志信号WT10RBT11启动为逻辑高电平，且响应于读取指令RD而使读取/写入标志信号WT10RBT11撤消为逻辑低电平。
对于DDR2，自写入指令WT的输入时刻经过(WL-1)个时钟之后，读取/写入标志信号WT10RBT11变为逻辑高电平，且自读取指令RD的输入时刻经过附加延时AL之后，读取/写入标志信号WT10RBT11变为逻辑低电平。WL表示写入延时，即写入指令WT的输入时刻与有效数据的写入时刻之间的时间延迟。对于DDR2，WL＝(RL-1)＝(AL+CL-1)。RL表示读取延时，即读取指令RD的输入时刻与有效数据的输出时刻之间的时间延迟。通过将CAS延时CL与附加延时AL相加而获得读取延时RL，即RL＝(AL+CL)。
图10为描述在图9中展示的初始化控制器100的示意电路图。
如图10所示，初始化控制器100包括：第六反相器I6，其用于反转上电PWRUP；第七反相器I7，其用于反转时钟使能信号CLK；及第二或非门NR2，其用于接收第六反相器I6及第七反相器I7的输出及读取/写入标志信号WT10RBT11，由此输出初始化控制信号DOUT_RSTB。当管道锁存器块处于下电模式或执行写入操作时，初始化控制信号DOUT_RSTB变为逻辑低电平，以重置管道锁存单元400。
在图9中展示的其它块(包括输入控制器200、输出控制器300、管道锁存单元400)与在图2中展示的那些块相同且执行相同操作，因此省略关于这些块的详细解释。
图11为表明在图10中展示的初始化控制器100的操作的时序图。
图11展示在CAS延时CL为四个脉冲、附加延时AL为零因此读取延时RL为四个时钟及写入延时WL为三个时钟的情形下的初始化控制器100的操作。
因此，自写入指令WT的输入时序历经约两个时钟之后，读取/写入标志信号WT10RBT11转变为逻辑高电平。初始化控制器100响应于逻辑低电平的读取/写入标志信号WT10RBT11，输出逻辑低电平的初始化控制信号DOUT_RSTB。因此，输入控制器200及输出控制器300分别输出逻辑高电平的输入控制信号PINB<0:3>及输出控制信号RPOUTB<0:3>或FPOUTB<0:3>。因此，包括于管道锁存单元400中的管道锁存器420至480响应于逻辑高电平的输入控制信号PINB<0:3>及输出控制信号RPOUTB<0:3>或FPOUTB<0:3>而关断。
关闭写入操作且输入读取指令RD之后，因为附加延时AL为零，读取/写入标志信号WT10RBT11几乎立刻转变为逻辑低电平。初始化控制器100响应于逻辑低电平的读取/写入标志信号WT10RBT11，输出逻辑高电平的初始化控制信号DOUT_RSTB。在管道锁存单元400中的每一管道锁存器如420，响应于逻辑低电平的输入控制信号PINB<0:3>，锁存载入于数据线GIO处的数据，且响应于逻辑低电平的输入控制信号如RPOUTB<0>，输出存储于每一管道锁存器如420中的数据。
根据本发明的上述实施例的管道锁存器块包括：用于在写入操作期间重置(即初始化)输入控制器及输出控制器的初始化控制器。因此，即使连续输入多个读取指令，管道锁存器也可靠地执行操作。
本申请含有关于分别于2005年9月29日及2005年12月23日在韩国专利局提交的韩国专利申请第2005-090901及2005-128637号的主题。其全文在此以引用的方式并入本文中。
虽然已相对于特定实施例描述了本发明，但是本领域技术人员将明白，在不脱离如在权利要求定义的本发明的精神及范围的情况下，可进行各种改变及修正。
Claims (20)
1.一种半导体存储器装置，其包含：
管道锁存单元，其包括用于锁存数据的多个管道锁存器；
输入控制器，其用于控制从数据线传输至该管道锁存单元的数据的输入时序；
输出控制器，其用于控制锁存于该管道锁存单元中的数据的输出时序；及
初始化控制器，其用于控制该输入控制器及该输出控制器，由此初始化该管道锁存单元。
2.如权利要求1所述的半导体存储器装置，其中当上电信号、时钟使能信号及读取/写入标志信号中的至少一个被启动时，该初始化控制器启动初始化控制信号。
3.如权利要求2所述的半导体存储器装置，其中该初始化控制器在写入操作期间初始化该管道锁存单元。
4.如权利要求2所述的半导体存储器装置，其中该初始化控制器在下电模式期间初始化该管道锁存单元。
5.如权利要求2所述的半导体存储器装置，其中该初始化控制器包括：
第一反相器，其用于反转该上电信号；
第二反相器，其用于反转该时钟使能信号；及
或非门，其用于接收该第一及该第二反相器的输出及该读取/写入标志信号，由此输出该初始化控制信号。
6.如权利要求5所述的半导体存储器装置，其中该上电信号继电源电压稳定之后被撤消。
7.如权利要求5所述的半导体存储器装置，其中该时钟使能信号在下电模式期间被启动。
8.如权利要求5所述的半导体存储器装置，其中响应于写入指令而启动该读取/写入标志信号，且响应于读取指令而撤消该读取/写入标志信号。
9.如权利要求5所述的半导体存储器装置，其中自写入指令的输入时刻经过(WL-1)个时钟之后启动该读取/写入标志信号，且自读取指令的输入时刻经过附加延时之后撤消该读取/写入标志信号，其中WL表示写入延时，即该写入指令的输入时刻与有效数据的写入时刻之间的时间延迟。
10.如权利要求5所述的半导体存储器装置，其中该输入控制器包括：
第一反相器链，其用于延迟列时钟信号，该列时钟信号在输入读取指令之后被启动；
多个输入锁存器块，其每一个响应于该初始化控制信号及该第一反相器链的输出，传输相应的输入锁存信号；及
多个输入控制信号产生器，其每一个响应于该初始化控制信号及延迟的列时钟信号，输出该相应的输入锁存信号作为相应的输入控制信号。
11.如权利要求10所述的半导体存储器装置，其中该输出控制器包括：
第二反相器链，其用于延迟一延迟锁定回路时钟；
多个输出锁存器块，其每一个响应于该初始化控制信号及该第二反相器链的输出，传输相应的输出锁存信号；及
多个输出控制信号产生器，其每一个响应于该初始化控制信号，输出该相应输出锁存信号作为输出控制信号。
12.如权利要求11所述的半导体存储器装置，其中该多个管道锁存器中的每一个包括：
输入块，其用于响应于相应的输入控制信号，传输载入于该数据线处的数据；
第一锁存器，其用于锁存从该输入块传输的数据；
输出块，其用于响应于相应的输出控制信号，传输锁存于该第一锁存器中的数据；及
第二锁存器，其用于锁存并输出从该输出块传输的数据。
13.一种半导体存储器装置，其包含：
管道锁存单元，其包括用于锁存数据的多个管道锁存器；
输入控制器，其用于控制从数据线传输至该管道锁存单元的数据的输入时序；
输出控制器，其用于控制锁存于该管道锁存单元中的数据的输出时序；及
初始化控制器，其用于响应于被启动的读取/写入标志信号，控制该输入控制器及该输出控制器，由此初始化该管道锁存单元。
14.如权利要求13所述的半导体存储器装置，其中在写入操作期间该初始化控制器初始化该管道锁存单元。
15.如权利要求13所述的半导体存储器装置，其中在下电模式期间该初始化控制器初始化该管道锁存单元。
16.如权利要求13所述的半导体存储器装置，其中响应于写入指令而启动该读取/写入标志信号，且响应于读取指令而撤消该读取/写入标志信号。
17.如权利要求16所述的半导体存储器装置，其中自写入指令的输入时刻经过(WL-1)个时钟之后启动该读取/写入标志信号，且自读取指令的输入时刻经过附加延时之后撤消该读取/写入标志信号，其中WL表示写入延时，即该写入指令的该输入时刻与有效数据的写入时刻之间的时间延迟。
18.如权利要求17所述的半导体存储器装置，其中该输入控制器包括：
第一反相器链，其用于延迟列时钟信号，该列时钟信号在输入读取指令之后被启动；
多个输入锁存器块，其每一个响应于该初始化控制信号及该第一反相器链的输出，传输相应的输入锁存信号；及
多个输入控制信号产生器，其每一个响应于该初始化控制信号及延迟的列时钟信号，输出该相应输入锁存信号作为相应的输入控制信号。
19.如权利要求18所述的半导体存储器装置，其中该输出控制器包括：
第二反相器链，其用于延迟一延迟锁定回路时钟；
多个输出锁存器块，其每一个响应于该初始化控制信号及该第二反相器链的输出，传输相应的输出锁存信号；及
多个输出控制信号产生器，其每一个响应于该初始化控制信号，输出该相应的输出锁存信号作为输出控制信号。
20.如权利要求19所述的半导体存储器装置，其中该多个管道锁存器中的每一个包括：
输入块，其用于响应于相应的输入控制信号，传输载入于该数据线处的数据；
第一锁存器，其用于锁存从该输入块传输的数据；
输出块，其用于响应于相应的输出控制信号，传输锁存于该第一锁存器中的数据；及
第二锁存器，其用于锁存并输出从该输出块传输的数据。
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