CN1941191A - 半导体存储装置的管道锁存装置 - Google Patents

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Abstract

本发明提供管道锁存装置，其包括：输出控制器，其基于一DLL时钟信号及驱动信号输出第一及第二输出控制信号群；输入控制器，其用于产生一输入控制信号群；及管道锁存单元，其用于当激活一对应输入控制信号时将数据锁存在数据线上，且当激活一对应输出控制信号时输出经锁存的数据，其中该输出控制器包括：多个移位器，每一移位器用于使输入数据信号延迟半个时钟及一个时钟，以与该DLL时钟信号及该驱动信号同步地输出第一及第二输出信号；及多个输出控制信号驱动器，其基于所述第一及第二输出信号输出所述第一及第二输出控制信号群。

Description

半导体存储装置的管道锁存装置
技术领域
本发明涉及半导体存储装置。更具体地说，本发明涉及半导体存储装置的管道锁存装置，该元件用于减少不必要的电流耗用及其尺寸。
背景技术
通常，双数据速率II同步动态随机存取存储器(在下文中，将其称作DDR II SDRAM)能够接收连续外部输入命令但不能立即处理所述输入命令。举例而言，在读取操作状况下，读取行地址选通信号(在下文中，将其称作读取CAS信号)被激活以执行读取操作，以使得通过延迟读取CAS信号的激活时序来保证用于处理连续输入命令的内部时间成为可能。
将读取命令的输入时刻与读取CAS信号的激活时刻间的延迟称作附加等待时间AL。将读取CAS信号的激活时刻与有效数据的输出时刻间的延迟称作CAS等待时间CL。将读取命令的激活时刻与有效数据的输出时刻间的延迟称作读取等待时间。
如上所述，DDR II SDRAM响应于读取命令将储存在单元阵列区块中的数据锁存在管道锁存中，且然后在CAS等待时间CL之后将锁存在该管道锁存中的数据输出。因此，当连续地输入命令时，在无数据冲突的情况下可将输出数据。
当具有多个位的数据由单一读取命令同时输出时，通过设定模式寄存器集MRS的突发长度(burst length)来确定在输出数据中的位数。另外，输出数据序列亦通过设定模式寄存器集MRS的突发长度来确定，且其经分类为交错模式或顺序模式，由此分别具有不同数据输出次序。
发明内容
因此，本发明的一目标为提供用于减少不必要电流耗用及其尺寸的半导体存储装置。
根据本发明的一个方面，提供一种半导体存储装置，该装置包括：输出控制器，其基于延迟锁定回路(DLL)时钟信号及驱动信号输出第一及第二输出控制信号群；输入控制器，其产生基于行相关时钟信号顺序地激活的输入控制信号群；及管道锁存单元，其包括多个单元管道锁存器，每一单元管道锁存器用于当输入控制信号群的对应输入控制信号经激活时将数据锁存在数据线上，且当所述第一及第二输出控制信号群的对应输出控制信号经激活时将该经锁存的数据输出，其中该输出控制器包括：多个移位器，每一移位器用于当该驱动信号经激活时使输入数据信号延迟半个时钟及一个时钟以将第一及第二输出信号与该DLL时钟信号同步地输出；及多个输出控制信号驱动器，其基于所述第一及第二输出信号输出所述第一及第二输出控制信号群。
根据本发明的另一个方面，提供一种半导体存储装置，该装置包括：输出控制器，其基于下降延迟锁定回路(DLL)时钟信号及驱动信号输出上升及下降输出控制信号群；输入控制器，其产生基于行相关时钟信号顺序地激活的输入控制信号群；及管道锁存单元，其包括多个单元管道锁存器，每一单元管道锁存器用于当该输入控制信号群的对应输入控制信号经激活时将数据锁存在数据线上，及当所述上升及下降输出控制信号群的对应输出控制信号经激活时将该经锁存的数据输出，其中该输出控制器包括：多个移位器，每一移位器用于当该驱动信号经激活时使输入数据信号延迟半个时钟以与该下降DLL时钟信号同步地输出第二输出信号，及使该输入数据信号延迟一个时钟以与该下降DLL时钟信号同步地输出第一输出信号；反馈单元，其用于接收所述多个移位器之一的第一输出信号及提供其输出信号至所述多个移位器中的第一移位器；多个上升输出控制信号驱动器，其基于该第二输出信号输出该上升输出控制信号群；及多个下降输出控制信号驱动器，其基于该第一输出信号输出该下降输出控制信号群。
根据本发明的另一个方面，提供一种半导体存储装置，该装置包括：输出控制器，其基于上升延迟锁定回路(DLL)时钟信号及驱动信号输出上升及下降输出控制信号群；输入控制器，其产生基于行相关时钟信号顺序地激活的输入控制信号群；及管道锁存单元，其包括多个单元管道锁存器，每一单元管道锁存器用于当该输入控制信号群的对应输入控制信号经激活时，将数据锁存在数据线上，且当所述上升及下降输出控制信号群的对应输出控制信号经激活时，输出经锁存的数据，其中该输出控制器包括：多个移位器，每一移位器用于当该驱动信号经激活时使输入数据信号延迟半个时钟以与该上升DLL时钟信号同步地输出第二输出信号，及使该输入数据信号延迟一个时钟以与该上升DLL时钟信号同步地输出第一输出信号；反馈单元，其用于接收所述多个移位器之一的第一输出信号且提供其输出信号至所述多个移位器中的第一移位器；多个上升输出控制信号驱动器，其基于该第一输出信号输出该上升输出控制信号群；及多个下降输出控制信号驱动器，其基于该第二输出信号输出该下降输出控制信号群。
附图说明
图1为说明根据本发明的半导体存储装置的数据路径的方块图；
图2为描述图1所示的管道锁存区块的方块图；
图3为描述根据本发明的第一实施例的输出控制器的示意电路图；
图4为展示图3所示的第一移位器的详细电路图；
图5为描述根据本发明的第二实施例的输出控制器的方块图；
图6为展示图5所示的第一移位器的详细电路图；
图7为展示图5所示的反馈单元的详细电路图；
图8为展示图2所示的输入控制器的详细电路图；及
图9为展示图2所示的第一管道锁存单元的详细电路图。
具体实施方式
在下文中，将参考随附附图详细地描述根据本发明的半导体存储装置的管道锁存装置。
图1为说明根据本发明的半导体存储装置的数据路径的方块图。该数据路径在存储单元阵列区块与数据缓冲器(data pad)之间形成。
假设DDR II SDRAM执行一4位预取，其在读取操作过程中经由单数据插针将4位存储单元数据传送至全局数据线GIO。
首先，如图所示，在读取操作状况下，将储存在单位单元1(在存储单元阵列区块中提供)中的数据载入至位线对BL及/BL。载入该位线对BL及/BL处的数据由位线读出放大器2读出并放大，且然后基于一行选择信号YI(当应用一行地址时被激活)将由位线读出放大器2放大的数据载入至数据总线。在该数据总线处载入的数据再一次由数据读出放大器3放大。该经放大的数据经由输入/输出(I/O)总线储存在管道锁存装置4中，且在CAS延迟CL之后输出至数据输出缓冲器5。在数据输出缓冲器5中经缓冲的数据经由数据缓冲器6输出。将上述自数据读出放大器3至数据输出缓冲器5的数据流称作读取路径。
在写入操作状况下，外部数据经由数据缓冲器6输入至数据输入缓冲器7。将数据输入缓冲器7中的数据储存在数据输入寄存器8中，且然后经由I/O总线将其传输至写入驱动器9。写入驱动器9放大数据且经由该数据总线将数据传送至位线读出放大器2中的位线对BL及/BL，其由行地址激活的行选择信号YI选择。将该位线对BL及/BL中的数据储存在对应单位单元1中。将上述自数据输入缓冲器7至写入驱动器9的数据流称作写入路径。
在下文中，将详细地描述在读取路径中的管道锁存装置4及用于控制管道锁存装置4的控制器。
图2为描述图1所示的管道锁存装置4的方块图。
如图所示，半导体存储装置的管道锁存装置4包括输入控制器10、输出控制器20及管道锁存区块30。
输入控制器10接收行相关时钟信号PINSTB_SUM及初始化信号DOUT_RSTB，且当经由一全局数据线GIO传送的数据输入至管道锁存区块30时控制输入时序。输出控制器20接收延迟锁定回路(DLL)时钟CLL_CLK及该初始化信号DOUT_RSTB，且当储存在管道锁存区块30中的数据被输出时控制输出时序。管道锁存区块30包括多个管道锁存单元32、34、36及38，每管道锁存单元用于将数据锁存在全局数据线GIO上，且输出经锁存的数据。
在下文中，描述管道锁存装置4的操作。
当一读取命令被载入时，所述将行相关时钟信号PINSTB_SUM激活。输入控制器10顺序地激活输入控制信号群PINB<0:3>。相应地，该第一至第四管道锁存单元(32至38)的每一者基于该输入控制信号群PINB<0:3>中的对应输入控制信号将数据储存在该全局数据线GIO上。
输出控制器20接收DLL时钟信号DLL_CLK且顺序地激活上升及下降输出控制信号群RPOUTB<0:3>及FPOUTB<0:3>。相应地，所述第一至第四管道锁存单元(32至38)的每一者基于所述上升及下降输出控制信号群RPOUTB<0:3>及FPOUTB<0:3>中的对应输出控制信号来输出上升输出数据RDO及下降输出数据FDO。
若不存在任何存取该存储单元阵列区决的命令，则该初始化信号DOUT_RSTB被激活。输入控制器10及输出控制器20被初始化且因此管道锁存区块30也被初始化。
作为参考，通过使载入至该存储装置的外部时钟延迟(tCK-tAC)，延迟锁定回路(DLL)产生DLL时钟信号DLL_CLK，使得数据与外部时钟的上升及下降边缘同步输出从而减少tAC。在本文中，“tCK”为一单元时钟且“tAC”为读取等待时间与输出数据的实际时序之间的时间差异。详细地，DLL产生用于将数据与外部时钟的上升及下降边缘同步输出的上升DLL时钟信号RCLKDLL及下降DLL时钟信号FCLKDLL。在本文中，上升DLL时钟信号RCLKDLL及下降DLL时钟信号FCLKDLL具有与外部时钟的相位相同的相位。因此，数据与上升DLL时钟信号RCLKDLL及下降DLL时钟信号FCLKDLL的上升边缘同步地输出。
图3为描述根据本发明的第一实施例的输出控制器20的示意电路图。
如图所示，根据本发明的第一实施例的输出控制器20包括上升输出控制器21及下降输出控制器25。响应于上升驱动信号ROUTEN及该下降DLL时钟信号FCLKDLL，上升输出控制器21顺序地激活较低及较高上升输出控制信号群RPOUTBL<0:3>及RPOUTBU<0:3>。响应于下降驱动信号FOUTEN及该上升DLL时钟信号RCLKDLL，下降输出控制器25顺序地激活较低及较高下降输出控制信号群FPOUTBL<0:3>及FPOUTBU<0:3>。
详细地，上升输出控制器21包括AND门AD1；第一至第四移位器22A、22B、22C及22D；第一至第四上升输出控制信号驱动器23A、23B、23C及23D；及反馈移位器24。
AND门AD1执行下降DLL时钟信号FCLKDLL与上升驱动信号ROUTEN的AND运算。
串联连接的第一至第四移位器(22A至22D)通过接收作为经反转的复位信号RSTB的初始化信号DOUT_RSTB而被初始化，且接收前一移位器的第一输出信号Q10作为数据信号D，以将第一输出信号Q10及第二输出信号Q05与AND门AD1的输出信号(作为时钟信号CLK)同步输出。在图3中，每一移位器的第二输出信号Q05(表示为一中间下降输出控制信号群FPO<0:3>之一)被输入至第一至第四上升输出控制信号驱动器(23A至23D)的对应的一个。
第一至第四上升输出控制信号驱动器(23A至23D)驱动第一至第四移位器(22A至22D)的第二输出信号Q05以输出较低及较高上升输出控制信号群RPOUTBU<0:3>及RPOUTBL<0:3>。反馈移位器24通过接收作为经反转的复位信号RSTB的初始化信号DOUT_RSTB而被初始化，且其接收第三移位器22C的第一输出信号Q10作为数据信号D，以将第一输出信号Q10与AND门AD1的输出信号(作为时钟信号CLK)同步地输出至第一移位器22A的数据信号D处。
除了接收下降驱动信号FOUTEN及上升DLL时钟RCLKDLL，以及输出中间上升输出控制信号群RPO<0:3>及较低及较高下降输出控制信号群(FPOUTBL<0:3>及FPOUTBU<0:3>)之外，下降输出控制器25具有与上升输出控制器21相同的结构。
图4为展示图3所示的第一移位器22A的详细电路图。在上升输出控制器21及下降输出控制器25中的其他移位器具有与第一移位器22A相同的结构。将描述第一移位器22A以作为示范性结构。
如图所示，第一移位器22A包括第一传送门TG1及第二传送门TG2、第一反转器I1及第二反转器I2，及第一锁存单元LAT1及第二锁存单元LAT2。
当以逻辑电平“低”撤销激活时钟信号CLK时，第一传送门TG1传送数据信号D。当以逻辑电平“低”激活经反转的复位信号RSTB时，初始化第一锁存单元LAT1，且当以逻辑电平“高”撤销激活经反转的复位信号RSTB时，第一锁存单元LAT1锁存第一传送门TG1的输出信号。第一反转器I1将第一锁存单元LAT1的输出信号反转，以输出第二输出信号Q05。
当以逻辑电平“高”激活时钟信号CLK时，第二传送门TG2传送第一反转器I1的输出信号。当以逻辑电平“低”激活经反转的复位信号RSTB时，初始化第二锁存单元LAT2，且当以逻辑电平“高”撤销激活经反转的复位信号RSTB时，第二锁存单元LAT2锁存第二传送门TG2的输出信号。第二反转器I2将第二锁存单元LAT2的输出信号反转，以输出第一输出信号Q10。
如上所述，第一移位器22A将数据信号D延迟半个时钟，以将该经延迟的信号作为第二输出信号Q05予以输出，且将该第二输出信号Q05延迟半个时钟以将该经延迟的信号作为第一输出信号Q10予以输出。当以逻辑电平“低”激活经反转的复位信号RSTB时，第一锁存单元LAT1及第二锁存单元LAT2输出具有逻辑电平“高”的数据。因此，所述第一及第二输出信号Q05及Q10以逻辑电平“低”予以撤销激活。
在下文中，将参看图3及图4详细地描述上升输出控制器21的操作。
首先，若初始化信号DOUT_RSTB以逻辑电平“低”激活，则第一移位器22A至第四移位器22D被初始化以输出具有逻辑电平“低”的第一输出信号Q10及第二输出信号Q05，而不管数据信号D的逻辑电平如何。此外，反馈移位器24输出具有逻辑电平“高”的第一输出信号Q10，而不管数据信号D的逻辑电平如何。
另外，若初始化信号DOUT_RSTB以逻辑电平“高”撤销激活且该上升驱动信号ROUTEN以逻辑电平“高”激活，则第一移位器22A与下降DLL时钟FCLKDLL同步，由此在半个时钟后输出第二输出信号Q05且在其后半个时钟后输出第一输出信号Q10。
第一上升输出控制信号驱动器23A基于自第一移位器22A输出的第二输出信号Q05输出第一较高上升输出控制信号RPOUTBU<0>及第一较低上升输出控制信号RPOUTBL<0>。第一移位器22A的第一输出信号Q10输入至第二移位器22B的数据信号D中，移位器22B具有与第一移位器22A相同的操作。
在上升驱动信号ROUTEN经激活之后，所述较低及较高上升输出控制信号群(RPOUTBU<0:3>及RPOUTBL<0:3>)在半个时钟单位内经激活。
下降输出控制器25具有与上升输出控制器21相同的结构及操作，以使得其响应于该下降驱动信号FOUTEN及该上升DLL时钟RCLKDLL而输出较低及较高下降输出控制信号群(FPOUTBL<0:3>及FPOUTBU<0:3>)。在本文中，较低及较高下降输出控制信号群(FPOUTBL<0:3>及FPOUTBU<0:3>)具有与较低及较高上升输出控制信号群(RPOUTBU<0:3>及RPOUTBL<0:3>)相反的相位。
如上所述，该输出控制器不仅包括用于产生上升输出控制信号的上升输出控制器，亦包括用于产生下降输出控制信号(具有与该上升输出控制信号相反的相位)的下降输出控制器。因此，具有该输出控制器的半导体存储装置消耗不必要电流及其尺寸。
图5为描述根据本发明的第二实施例的输出控制器20的方块图。
如图所示，根据本发明的第二实施例的输出控制器20包括AND门AD2、第一至第四移位器(120、140、160及180)、第一至第四上升输出控制信号驱动器(310、320、330及340)、第一至第四下降输出控制信号驱动器(350、360、370及380)及反馈单元200。
该AND门AD2执行下降DLL时钟信号FCLKDLL与上升驱动信号ROUTEN的AND运算。串联连接的第一移位器120至第四移位器180基于AND门AD2的输出信号在半个时钟单位内输出第一输出信号Q10及第二输出信号Q05。反馈单元200接收第三移位器160的第一输出信号Q10，且将所接收的信号输出至第一移位器120的数据信号D处。第一上升输出控制信号驱动器310至第四上升输出控制信号驱动器340驱动第一移位器120至第四移位器180的第二输出信号Q05以将较低及较高上升输出控制信号群(RPOUTBU<0:3>及RPOUTBL<0:3>)输出。第一下降输出控制信号驱动器350至第四下降输出控制信号驱动器380驱动第一移位器120至第四移位器180的第一输出信号Q10以将较低及较高下降输出控制信号群(FPOUTBU<0:3>及FPOUTBL<0:3>)输出。
反馈单元200可通过移位器实施，其接收AND门AD2的输出信号(作为时钟信号CLK)、初始化信号DOUT_RSTB(作为经反转的复位信号RSTB)及第三移位器160的第一输出信号Q10(作为数据信号D)，由此将第一输出信号Q10输出至第一移位器120的数据信号D处。在本文中，反馈单元200使自第三移位器160输入的数据信号D延迟一时钟，且将该经延迟的信号作为第一输出信号Q10输出。
另外，反馈单元200经初始化且将初始数据应用至第一移位器120的数据信号D处。因此，根据数据信号D的来源，反馈单元200的第一输出信号Q10可无需延迟而输出或延迟一个时钟或更多而输出。
第一移位器120至第四移位器180接收初始化信号DOUT_RSTB(作为经反转的复位信号RSTB)及前一移位器的第一输出信号Q10(作为数据信号D)，由此将第一输出信号Q10及第二输出信号Q05与AND门AD2的输出信号(作为时钟信号CLK)同步地输出。在本文中，通过使数据信号D延迟半个时钟而产生第二输出信号Q05，且通过使该第二输出信号Q05延迟半个时钟而产生第一输出信号Q10。
在图5中，每一移位器的第一输出信号Q10(表示为中间上升输出控制信号群RPO<0:3>)被输入至第一下降输出控制信号驱动器350至第四下降输出控制信号驱动器380的对应的一个；且每一移位器的第二输出信号Q05(表示为中间下降输出控制信号FPO<0:3>)被输入至第一上升输出控制信号驱动器310至第四上升输出控制信号驱动器340的对应的一个。特定言之，第一移位器120接收反馈单元200的第一输出信号Q10作为数据信号D。
如上所述，根据本发明的第二实施例的输出控制器包括第一移位器120至第四移位器180，其用于在半个时钟单位内激活第一及第二输出信号(Q05及Q10)，由此产生较低及较高上升输出控制信号群(RPOUTBU<0:3>及RPOUTBL<0:3>)，及具有与较低及较高上升输出控制信号群(RPOUTBU<0:3>及RPOUTBL<0:3>)的相反相位的较低及较高下降输出控制信号群(FPOUTBL<0:3>及FPOUTBU<0:3>)。
另外，根据该第二实施例的输出控制器通过单个移位器产生中间上升输出控制信号及中间下降输出控制信号。举例而言，第一移位器120产生第一中间上升输出控制信号RPO<0>且将其输出至第一下降输出控制信号驱动器350；且其产生第一中间下降输出控制信号FPO<0>且将其输出至第一上升输出控制信号驱动器310。因此，减少不必要的电流耗用及其大小成为可能。
图6为展示图5所示的第一移位器120的详细电路图。在输出控制器中的第二移位器140至第四移位器180具有与第一移位器120相同的结构。将描述第一移位器120以作为示范性结构。
如图所示，第一移位器120包括第一传送门TG3及第二传送门TG4、第一反转器I3，及第一锁存单元122及第二锁存单元124。
当以逻辑电平“低”撤销激活时钟信号CLK时，第一传送门TG3将数据信号D传送。第一锁存单元122基于经反转的复位信号RSTB初始化或锁存第一传送门TG3的输出信号。第一反转器I3将第一锁存单元122的输出信号反转且将该经反转的信号作为第二输出信号Q05输出。
当以逻辑电平“高”激活时钟信号CLK时，该第二传送门TG4将第一锁存单元122的输出信号传送。第二锁存单元124锁存第二传送门TG4的输出信号且将该经锁存信号作为第一输出信号Q10输出。
详细地，该第一锁存单元122包括NAND门ND1及与该NAND门ND1交叉耦接的第二反转器I4。NAND门ND1执行一经反转的复位信号RSTB与第一传送门TG3的输出信号的NAND运算。第二反转器I4使该NAND门ND1的输出信号反转。第二锁存单元124包括彼此交叉耦接的第三反转器I5及第四反转器I6。
如上所述，当以逻辑电平“低”激活经反转的复位信号RSTB时，第一移位器120的第一锁存单元122输出具有逻辑电平“高”的数据，而不管数据信号D的逻辑电平如何。因此，第二输出信号Q05以逻辑电平“低”予以撤销激活。当以逻辑电平“高”撤销激活经反转的复位信号RSTB时，第一移位器120使数据信号D延迟半个时钟(与时钟信号CLK同步)以输出第二输出信号Q05，且使数据信号D延迟一个时钟(与时钟信号CLK同步)以输出第一输出信号Q10。
图7为展示图5所示的反馈单元200的详细电路图。
如图所示，反馈单元200包括第一传送门TG5及第二传送门TG6、第一反转器I7，及第一锁存单元220及第二锁存单元240。
当以逻辑电平“低”撤销激活时钟信号CLK时，第一传送门TG5使数据信号D传送。第一锁存单元220基于经反转的复位信号RSTB初始化或锁存第一传送门TG5的输出信号。第一反转器I7使第一锁存单元220的输出信号反转且将该经反转的信号作为第二输出信号Q05输出。
当以逻辑电平“高”激活时钟信号CLK时，第二传送门TG6将第一锁存单元220的输出信号传送。第二锁存单元240锁存第二传送门TG6的输出信号且将该经锁存的信号作为第一输出信号Q10输出。
详细地，第一锁存单元220包括NOR门NR1及第二反转器I8及第三反转器I9。第二反转器I8使经反转的复位信号RSTB反转。NOR门NR1执行第二反转器I8的输出信号与第一传送门TG5的输出信号的NOR运算。与NOR门NR1交叉耦接的第三反转器I9使该NOR门NR1的输出信号反转。第二锁存单元240包括交叉耦接的反转器。
如上所述，当以逻辑电平“低”激活经反转的复位信号RSTB时，反馈单元200的第一锁存单元220输出具有逻辑电平“低”的数据，而不管数据信号D的逻辑电平如何。因此，第二输出信号Q05为逻辑电平“高”激活。当以逻辑电平“高”撤销激活经反转的复位信号RSTB时，反馈单元200使数据信号D延迟半个时钟(与时钟信号CLK同步)以输出第二输出信号Q05，且使数据信号D延迟一个时钟(与时钟信号CLK同步)以输出第一输出信号Q10。
图8为展示图2所示的输入控制器10的详细电路图。
如图所示，输入控制器10包括反转器链460、第一至第四移位器(422、424、426及428)及第一至第四信号输出单元(442、444、446及448)。
反转器链460包括偶数个反转器以延迟及传送行相关时钟信号PINSTB_SUM。第一移位器422至第四移位器428响应于初始化信号DOUT_RSTB而关闭且响应于反转器链460的输出信号将中间信号群P<0:3>传送至第一信号输出单元442至第四信号输出单元448。第一信号输出单元442至第四信号输出单元448基于该初始化信号DOUT_RSTB及经延迟的行相关时钟信号PIN_PLS来控制该中间信号群P<0:3>，且输出该输入控制信号群PINB<0:3>。
在一初始步骤中，若该初始化信号DOUT_RSTB以逻辑电平“低”激活，则第四信号输出单元428的输出信号PINEN为逻辑电平“高”使得第一移位器422至第四移位器428关闭。第一信号输出单元442至第四信号输出单元448响应于初始化信号DOUT_RSTB而输出该输入控制信号群PINB<0:3>，其为逻辑电平“高”撤销激活。
随后，输入读取命令RD以使得所述行相关时钟信号PINSTB_SUM为逻辑电平“低”激活，第一信号输出单元442至第四信号输出单元448输出该输入控制信号群PINB<0:3>，其为逻辑电平“低”而经顺序激活。
图9为展示图2所示的第一管道锁存单元32的详细电路图。第二管道锁存单元34至第四管道锁存单元38具有与第一管道锁存单元32相同的结构。将描述第一管道锁存单元32以作为示范性结构。详细地描述用于输出上升输出数据RDO的数据路径。
如图所示，第一管道锁存单元32包括输入单元520、输出单元560，及第一锁存单元540及第二锁存单元580。
输入单元520响应于第一输入控制信号PINB<0>接收及传送在全局数据线GIO上的数据。第一锁存单元540锁存输入单元520的输出信号。输出单元560响应于第一上升输出控制信号RPOUTB<0>接收及传送在第一锁存单元540中储存的数据。第二锁存单元580锁存输出单元560的输出信号且输出上升输出数据RDO。
用于输出下降输出数据FDO的数据路径相同于用于输出上升输出数据RDO的数据路径的结构及操作，惟使用第一下降输出控制信号FPOUTB<0>替代该第一上升输出控制信号RPOUTB<0>除外。
另外，在本发明的上述第二实施例中，可基于下降驱动信号FOUTEN及上升DLL时钟RCLKDLL(而非基于上升驱动信号ROUTEN及下降DLL时钟FCLKDLL)，来操作输出控制器20。此时，每一移位器亦输出作为第一输出信号Q10的中间上升输出控制信号群RPO<0:3>及作为第二输出信号Q05的中间下降输出控制信号FPO<0:3>。因此，本发明未限定于上升DLL时钟、下降DLL时钟或其他其操作信号。
此外，本发明的上述第二实施例揭示半导体存储装置在X16输出模式下操作。上升输出控制信号驱动器输出较低及较高上升输出控制信号群(RPOUTBL<0:3>及RPOUTBU<0:3>)，且下降输出控制信号驱动器输出较低及较高下降输出控制信号群(FPOUTBL<0:3>及FPOUTBU<0:3>)。本发明未限定于来自输出控制信号驱动器的输出控制信号的数目。
在本发明的第一及第二实施例中，因为DDR II SDRAM执行将4位存储单元数据传送至该全局数据线GIO的4位预取，所以管道锁存区块包括四个移位器及四个输出控制信号驱动器。本发明不受移位器及上升及下降输出控制信号驱动器的数目的限制。
如上所述，在本发明的半导体存储装置中，输出控制器的上升及下降输出控制信号驱动器自相同移位器处接收中间上升输出控制信号群及中间下降输出控制信号群。因此，输出控制器可减少移位器的数目，由此减少不必要的电流耗用及其尺寸。
本申请含有的发明涉及2005年9月29日及2005年12月23日在韩国专利局(Korean Patent Office)申请的韩国专利申请第KR 2005-90922号及第KR 2005-128589号，所述申请的全文以引用的方式并入本文中。
尽管关于某些特定实施例描述了本发明，但对于熟悉此项技术者而言，在不偏离下述申请专利范围界定的本发明的精神及范畴的情况下可进行各种改变及修改是显而易见的。

Claims (39)

1.一种管道锁存装置，其包含：
输出控制器，其基于延迟锁定回路(DLL)时钟信号及驱动信号输出第一及第二输出控制信号群；
输入控制器，其产生基于行相关时钟信号顺序地激活的输入控制信号群；及
管道锁存单元，其包括多个单元管道锁存器，每一单元管道锁存器用于当激活该输入控制信号群中的对应输入控制信号时将数据锁存在数据线上，且当激活所述第一及第二输出控制信号群中的对应输出控制信号时输出经锁存的数据，
其中该输出控制器包括：
多个移位器，每一移位器将输入数据信号分别延迟半个时钟及一个时钟，以分别与该DLL时钟信号及该驱动信号同步地输出第一及第二输出信号；及
多个输出控制信号驱动器，其基于所述多个移位器的所述第一及第二输出信号输出所述第一及第二输出控制信号群。
2.如权利要求1的管道锁存装置，其中当输入行相关命令时，激活所述行相关时钟信号。
3.如权利要求1的管道锁存装置，其中该输出控制器包括第一逻辑门，该第一逻辑门通过执行该DLL时钟信号与该驱动信号的AND运算而产生时钟信号。
4.如权利要求3的管道锁存装置，其中所述多个移位器串联连接，且每一移位器接收初始化信号作为复位信号并接收其前一移位器的第一输出信号作为输入数据信号，由此通过使该输入数据信号延迟半个时钟以与该时钟信号同步地输出第二输出信号，并通过使该输入数据信号延迟一个时钟以与该时钟信号同步地输出第一输出信号。
5.如权利要求4的管道锁存装置，其中每一移位器包括：
第一传送门，其响应于该时钟信号的第一逻辑电平传送该输入数据信号；
第一锁存单元，其基于该复位信号被初始化或锁存该第一传送门的输出信号；
第一反转器，其用于使该第一锁存单元的输出信号反转且输出第二输出信号；
第二传送门，其响应于该时钟信号的第二逻辑电平传送该第一锁存单元的输出信号；及
第二锁存单元，其用于锁存该第二传送门的输出信号且将该经锁存的信号作为第一输出信号予以输出。
6.如权利要求5的管道锁存装置，其中该每一移位器的第一锁存单元包括：
第二逻辑门，其用于执行该复位信号与该第一传送门的输出信号的NAND运算；及
与该第二逻辑门交叉耦接的第二反转器，其用于使该第二逻辑门的输出信号反转。
7.如权利要求4的管道锁存装置，其中该输出控制器包括反馈单元，该反馈单元接收所述多个移位器之一的第一输出信号，且该反馈单元的输出信号被输入至所述多个移位器中的第一移位器。
8.如权利要求7的管道锁存装置，其中当激活该初始化信号时，复位该反馈单元；且当撤销激活该初始化信号时，该反馈单元使其输入数据信号延迟，以与该第一逻辑门的输出信号同步地提供该经延迟的数据至该第一移位器。
9.如权利要求8的管道锁存装置，其中该反馈单元包括反馈移位器，该反馈移位器接收第一逻辑门的输出信号作为时钟信号、接收初始化信号作为复位信号并接收所述多个移位器中的第二移位器至最后移位器的第一输出信号之一作为输入数据信号，由此通过使该输入数据信号延迟一个时钟来输出第一输出信号。
10.如权利要求9的管道锁存装置，其中该反馈移位器包括：
第一传送门，其响应于该时钟信号的第一逻辑电平传送该输入数据信号；
第一锁存单元，其基于该复位信号被初始化或锁存该第一传送门的输出信号；
第一反转器，其用于使该第一锁存单元的输出信号反转且输出第二输出信号；
第二传送门，其响应于该时钟信号的第二逻辑电平传送该第一锁存单元的输出信号；及
第二锁存单元，其用于锁存该第二传送门的输出信号且将该经锁存的信号作为第一输出信号予以输出。
11.如权利要求10的管道锁存装置，其中该反馈移位器的第一锁存单元包括：
第二反转器，其用于使该复位信号反转；
第二逻辑门，其用于执行该第二反转器的输出信号与该第一传送门的输出信号的NOR运算；及
与该第二逻辑门交叉耦接的第三反转器，其用于使该第二逻辑门的输出信号反转。
12.如权利要求4的管道锁存装置，其中该输入控制器包括：
包括偶数个反转器的延迟单元，其用于延迟及传送所述行相关时钟信号；
多个移位器，其响应于该初始化信号被关闭，且其响应于该延迟单元的输出信号传送中间信号群；及
多个信号输出单元，其响应于该初始化信号及经延迟的行相关时钟信号使该中间信号群延迟，且将该经延迟的中间信号群作为该输入控制信号群予以输出。
13.如权利要求12的管道锁存装置，其中该单元管道锁存器包括：
输入单元，其响应于该输入控制信号群的对应输入控制信号接收及传送该数据线上的数据；
第一锁存单元，其用于锁存该输入单元的输出信号；
输出单元，其响应于所述第一及第二输出控制信号群的对应输出控制信号传送由该第一锁存单元锁存的数据；及
第二锁存单元，其用于锁存及输出该输出单元的输出信号。
14.一种半导体存储装置，其包含：
输出控制器，其基于下降延迟锁定回路(DLL)时钟信号及驱动信号输出上升及下降输出控制信号群；
输入控制器，其产生基于行相关时钟信号顺序地激活的输入控制信号群；及
管道锁存单元，其包括多个单元管道锁存器，每一单元管道锁存器用于当激活该输入控制信号群的对应输入控制信号时将数据锁存在数据线上，且当激活该上升及该下降输出控制信号群中的对应输出控制信号时输出经锁存的数据，
其中该输出控制器包括：
多个移位器，每一移位器用于当激活该驱动信号时使输入数据信号延迟半个时钟以与该下降DLL时钟信号同步地输出第二输出信号，且使该输入数据信号延迟一个时钟以与该下降DLL时钟信号同步地输出第一输出信号；
反馈单元，其用于接收所述多个移位器之一的第一输出信号且提供其输出信号至所述多个移位器中的第一移位器；
多个上升输出控制信号驱动器，其基于所述多个移位器的第二输出信号输出该上升输出控制信号群；及
多个下降输出控制信号驱动器，其基于所述多个移位器的第一输出信号输出该下降输出控制信号群。
15.如权利要求14的半导体存储装置，其中当输入行相关命令时，激活所述行相关时钟信号。
16.如权利要求14的半导体存储装置，其中该输出控制器包括第一逻辑门，该第一逻辑门用于执行该下降DLL时钟信号与该驱动信号的AND运算。
17.如权利要求16的半导体存储装置，其中具有N个移位器的所述多个移位器串联连接，N为一正整数，且每一移位器接收初始化信号作为复位信号、接收第一逻辑门的输出信号作为时钟信号并接收其前一移位器的第一输出信号作为输入数据信号，由此通过使该输入数据信号延迟半个时钟输出第二输出信号，且通过使该输入数据信号延迟一个时钟输出第一输出信号。
18.如权利要求17的半导体存储装置，其中该N个移位器中的第一移位器接收该反馈单元的输出信号作为输入数据信号。
19.如权利要求18的半导体存储装置，其中该每一移位器包括：
第一传送门，其用于响应于该时钟信号的第一逻辑电平传送该输入数据信号；
第一锁存单元，其基于该复位信号被初始化或锁存该第一传送门的输出信号；
第一反转器，其用于使该第一锁存单元的输出信号反转且输出第二输出信号；
第二传送门，其响应于该时钟信号的第二逻辑电平传送该第一锁存单元的输出信号；及
第二锁存单元，其锁存该第二传送门的输出信号且将该经锁存的信号作为第一输出信号予以输出。
20.如权利要求19的半导体存储装置，其中该每一移位器的第一锁存单元包括：
第二逻辑门，其用于执行该复位信号与该第一传送门的输出信号的NAND运算，及
与该第二逻辑门交叉耦接的第二反转器，其用于使该第二逻辑门的输出信号反转。
21.如权利要求17的半导体存储装置，其中当激活该初始化信号时，复位该反馈单元；且当撤销激活该初始化信号时，该反馈单元延迟其输入数据信号，以与该第一逻辑门的输出信号同步地提供该经延迟的数据至该第一移位器。
22.如权利要求21的半导体存储装置，其中该反馈单元包括反馈移位器，该反馈移位器接收第一逻辑门的输出信号作为时钟信号、接收初始化信号作为复位信号并接收来自该N个移位器中的第(N-1)个移位器的第一输出信号作为输入数据信号，由此通过使该输入数据信号延迟一个时钟输出第一输出信号。
23.如权利要求22的半导体存储装置，其中该反馈移位器包括：
第一传送门，其用于响应于该时钟信号的第一逻辑电平传送该输入数据信号；
第一锁存单元，其基于该复位信号被初始化或锁存该第一传送门的输出信号；
第一反转器，其用于使该第一锁存单元的输出信号反转且输出第二输出信号；
第二传送门，其用于响应于该时钟信号的第二逻辑电平传送该第一锁存单元的输出信号；及
第二锁存单元，其用于锁存该第二传送门的输出信号且将该经锁存的信号作为第一输出信号予以输出。
24.如权利要求23的半导体存储装置，其中该反馈移位器的第一锁存单元包括：
第二反转器，其用于使该复位信号反转；
第二逻辑门，其用于执行该第二反转器的输出信号与该第一传送门的输出信号的NOR运算；及
与该第二逻辑门交叉耦接的第三反转器，其用于使该第二逻辑门的输出信号反转。
25.如权利要求17的半导体存储装置，其中该输入控制器包括：
包括偶数个反转器的延迟单元，其用于延迟及传送所述行相关时钟信号；
多个移位器，其响应于该初始化信号被关闭，且在该延迟单元的输出信号的控制下传送中间信号群；及
多个信号输出单元，其响应于该初始化信号及经延迟的行相关时钟信号使该中间信号群延迟，且将该经延迟的中间信号群作为该输入控制信号群予以输出。
26.如权利要求25的半导体存储装置，其中该单元管道锁存器包括：
输入单元，其用于响应于该输入控制信号群的对应输入控制信号接收及传送该数据线上的数据；
第一锁存单元，其用于锁存该输入单元的输出信号；
输出单元，其响应于该上升及该下降输出控制信号群的对应输出控制信号传送由该第一锁存单元锁存的数据；及
第二锁存单元，其用于锁存及输出该输出单元的输出信号。
27.一种半导体存储装置，其包含：
输出控制器，其基于上升延迟锁定回路(DLL)时钟信号及驱动信号输出上升及下降输出控制信号群；
输入控制器，其产生基于行相关时钟信号顺序地激活的输入控制信号群；及
管道锁存单元，其包括多个单元管道锁存器，每一单元管道锁存器用于当激活该输入控制信号群的对应输入控制信号时将数据锁存在数据线上，且当激活该上升及该下降输出控制信号群中的对应输出控制信号时输出该经锁存的数据，
其中该输出控制器包括：
多个移位器，每一移位器用于当激活该驱动信号时使输入数据信号延迟半个时钟以与该上升DLL时钟信号同步地输出第二输出信号，且使该数据延迟一个时钟以与该上升DLL时钟信号同步地输出第一输出信号；
反馈单元，其用于接收所述多个移位器之一的第一输出信号且提供其输出信号至所述多个移位器中的第一移位器；
多个上升输出控制信号驱动器，其基于所述多个移位器的第一输出信号输出该上升输出控制信号群；及
多个下降输出控制信号驱动器，其基于所述多个移位器的第二输出信号输出该下降输出控制信号群。
28.如权利要求27的半导体存储装置，其中当输入行相关命令时，激活所述行相关时钟信号。
29.如权利要求27的半导体存储装置，其中该输出控制器包括第一逻辑门，该第一逻辑门用于执行该下降DLL时钟信号与该驱动信号的AND运算。
30.如权利要求29的半导体存储装置，其中具有N个移位器的所述多个移位器串联连接，N为一正整数，且每一移位器接收初始化信号作为复位信号、接收第一逻辑门的输出信号作为时钟信号并接收其前一移位器的第一输出信号作为输入数据信号，由此通过使该输入数据信号延迟该半个时钟输出第二输出信号，且通过使该输入数据信号延迟一个时钟而输出该第一输出信号。
31.如权利要求30的半导体存储装置，其中该N个移位器中的第一移位器接收该反馈单元的输出信号作为输入数据信号。
32.如权利要求31的半导体存储装置，其中每一移位器包括：
第一传送门，其响应于该时钟信号的第一逻辑电平传送该输入数据信号；
第一锁存单元，其基于该复位信号被初始化或锁存该第一传送门的输出信号；
第一反转器，其用于使该第一锁存单元的输出信号反转且输出第二输出信号；
第二传送门，其响应于该时钟信号的第二逻辑电平传送该第一锁存单元的输出信号；及
第二锁存单元，其用于锁存该第二传送门的输出信号且将该经锁存的信号作为第一输出信号予以输出。
33.如权利要求32的半导体存储装置，其中该每一移位器的第一锁存单元包括：
第二逻辑门，其用于执行该复位信号与该第一传送门的输出信号的NAND运算；及
与该第二逻辑门交叉耦接的第二反转器，其用于使该第二逻辑门的输出信号反转。
34.如权利要求30的半导体存储装置，其中当激活该初始化信号时，复位该反馈单元；且当撤销激活该初始化信号时，该反馈单元使其输入数据信号延迟，以与该第一逻辑门的输出信号同步地提供该经延迟的数据至该第一移位器。
35.如权利要求34的半导体存储装置，其中该反馈单元包括反馈移位器，其接收第一逻辑门的输出信号作为时钟信号、接收初始化信号作为复位信号并接收来自该N个移位器中的第(N-1)个移位器的第一输出信号作为输入数据信号，由此通过使该输入数据信号延迟一个时钟输出第一输出信号。
36.如权利要求35的半导体存储装置，其中该反馈移位器包括：
第一传送门，其用于响应于该时钟信号的第一逻辑电平传送该输入数据信号；
第一锁存单元，其基于该复位信号被初始化或锁存该第一传送门的输出信号；
第一反转器，其用于使该第一锁存单元的输出信号反转且输出第二输出信号；
第二传送门，其用于响应于该时钟信号的第二逻辑电平传送该第一锁存单元的输出信号；及
第二锁存单元，其用于锁存该第二传送门的输出信号且将该经锁存的信号作为第一输出信号予以输出。
37.如权利要求36的半导体存储装置，其中反馈移位器的第一锁存单元包括：
第二反转器，其用于使该复位信号反转；
第二逻辑门，其用于执行该第二反转器的输出信号与该第一传送门的输出信号的NOR运算；及
与该第二逻辑门交叉耦接的第三反转器，其用于使该第二逻辑门的输出信号反转。
38.如权利要求30的半导体存储装置，其中该输入控制器包括：
包括偶数个反转器的延迟单元，其用于延迟及传送所述行相关时钟信号；
多个移位器，其响应于该初始化信号被关闭，且响应于该延迟单元的输出信号传送中间信号群；及
多个信号输出单元，其响应于该初始化信号及经延迟的行相关时钟信号使该中间信号群延迟，且将该经延迟的中间信号群作为该输入控制信号群予以输出。
39.如权利要求38的半导体存储装置，其中该单元管道锁存器包括：
输入单元，其用于响应于该输入控制信号群的对应输入控制信号接收及传送该数据线上的数据；
第一锁存单元，其用于锁存该输入单元的输出信号；
输出单元，其响应于该上升及该下降输出控制信号群的对应输出控制信号传送由该第一锁存单元锁存的数据；及
第二锁存单元，其用于锁存及输出该输出单元的输出信号。
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