JPH0224279Y2 - - Google Patents
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- Publication number
- JPH0224279Y2 JPH0224279Y2 JP1982003256U JP325682U JPH0224279Y2 JP H0224279 Y2 JPH0224279 Y2 JP H0224279Y2 JP 1982003256 U JP1982003256 U JP 1982003256U JP 325682 U JP325682 U JP 325682U JP H0224279 Y2 JPH0224279 Y2 JP H0224279Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- delayed
- power supply
- Prior art date
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- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 8
- 239000000872 buffer Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は、出力回路に関する。
従来の出力回路としては、第１図に示す如き、
プシユプル型出力バツフアーを用いた出力回路が
用いられて来た。しかし、第１図のインバータ１
−１の遅延時間が有る為、その遅延時間のみ出力
バツフアー１−２が高電位側、低電位側共に、導
通状態と成り得る状態が有り、その場合は、大き
な貫通電流が流れる。従つて、RAM，ROM等
のLSIに従来の出力回路を用いると、出力信号の
変化時に、出力バツフアーに大電流が流れる為、
電源ラインに、ノイズとして重乗し、センスアン
プ係の誤動作を誘引する原因と成る。特に最近の
RAM，ROM等は、高速化されている為、高感
度のセンスアツプを用いており、電源等のノイズ
に敏感に成つている。
プシユプル型出力バツフアーを用いた出力回路が
用いられて来た。しかし、第１図のインバータ１
−１の遅延時間が有る為、その遅延時間のみ出力
バツフアー１−２が高電位側、低電位側共に、導
通状態と成り得る状態が有り、その場合は、大き
な貫通電流が流れる。従つて、RAM，ROM等
のLSIに従来の出力回路を用いると、出力信号の
変化時に、出力バツフアーに大電流が流れる為、
電源ラインに、ノイズとして重乗し、センスアン
プ係の誤動作を誘引する原因と成る。特に最近の
RAM，ROM等は、高速化されている為、高感
度のセンスアツプを用いており、電源等のノイズ
に敏感に成つている。
本考案は従来の問題点を鑑み、出力信号が変化
しても、電源ラインにノイズが重乗しない出力回
路を、提供する事を、目的とするものである。
しても、電源ラインにノイズが重乗しない出力回
路を、提供する事を、目的とするものである。
即ち本考案はプシユプル型出力バツフアーを有
する出力回路に於いて、出力回路へ入力される入
力信号の変化時に、一定時間パルス信号を発生せ
しめるパルス発生回路と、前記パルス信号により
前記プシユプル型出力バツフアーを、一定時間非
導通状態、即ち高電位側も、低電位側も、非導通
状態とせしめる制御回路を、具備し出力バツフア
ーが非導通状態と成つている間に、出力バツフア
ーの入力信号を変化させるものである。
する出力回路に於いて、出力回路へ入力される入
力信号の変化時に、一定時間パルス信号を発生せ
しめるパルス発生回路と、前記パルス信号により
前記プシユプル型出力バツフアーを、一定時間非
導通状態、即ち高電位側も、低電位側も、非導通
状態とせしめる制御回路を、具備し出力バツフア
ーが非導通状態と成つている間に、出力バツフア
ーの入力信号を変化させるものである。
本考案によれば、出力バツフアーに、貫通電流
が流れる事は無く、従つて、出力信号が変化して
も、電源にノイズが重乗する事は無い。
が流れる事は無く、従つて、出力信号が変化して
も、電源にノイズが重乗する事は無い。
次に、実施例を用いて説明する。第２図は、本
実施例の出力回路を示すものであり、Ｎチヤンネ
ル型MOS回路を用いたROMLSIに適用したもの
である。
実施例の出力回路を示すものであり、Ｎチヤンネ
ル型MOS回路を用いたROMLSIに適用したもの
である。
出力回路への入力信号Sinが変化すると、イン
バーターから成る遅延回路２−３の出力信号が遅
れて変化する為、排他的論理和回路２−４の出力
には、２−３の遅延時間のみ、パルスが発生す
る。２−４の出力パルスをインバータから成る遅
延回路２．５で、遅延させ、NOR回路２−６，
２−７に入力する。すると、２−４，２−５の出
力パルスが出ている間、２−６，２−７は、禁止
状態と成り、信号Ａに拘わらず、出力バツフアー
２−２は、非導通状態と成る。
バーターから成る遅延回路２−３の出力信号が遅
れて変化する為、排他的論理和回路２−４の出力
には、２−３の遅延時間のみ、パルスが発生す
る。２−４の出力パルスをインバータから成る遅
延回路２．５で、遅延させ、NOR回路２−６，
２−７に入力する。すると、２−４，２−５の出
力パルスが出ている間、２−６，２−７は、禁止
状態と成り、信号Ａに拘わらず、出力バツフアー
２−２は、非導通状態と成る。
２−４，２−５の出力信号が出ている間に、信
号Ａは、変化が終つている為、２−６，２−７が
導通状態と成ると、出力バツフアー２−２は、高
電位側か、低電位側かのいずれかのみが、導通状
態と成る。
号Ａは、変化が終つている為、２−６，２−７が
導通状態と成ると、出力バツフアー２−２は、高
電位側か、低電位側かのいずれかのみが、導通状
態と成る。
以上の信号波形の関係を、第３図に示す。第３
図に於いて、出力Outの信号は、Ｃ，Ｄの範囲
で、非導通状態と成つている。従つて、出力Cut
の変化は、必ず非導通状態を、経由して変化する
為、出力バツフアー２−２に貫通電流が流れる事
は無い。従つて、出力信号が変化しても、電源に
ノイズが重乗する事も無く、高感度のセンスアン
プを用いても、誤動作を起こす事も無く成る。
図に於いて、出力Outの信号は、Ｃ，Ｄの範囲
で、非導通状態と成つている。従つて、出力Cut
の変化は、必ず非導通状態を、経由して変化する
為、出力バツフアー２−２に貫通電流が流れる事
は無い。従つて、出力信号が変化しても、電源に
ノイズが重乗する事も無く、高感度のセンスアン
プを用いても、誤動作を起こす事も無く成る。
第１図は、従来の出力回路図であり、第２図
は、本実施例の出力回路図である。第３図は、第
２図の信号波形の関係を示す図である。 ここに、１−１，２−１……インバータ、１−
２，２−２……出力バツフアー、２−３，２−５
……遅延回路、２−４……排他的論理和回路、２
−６，２−７……NOR回路、である。
は、本実施例の出力回路図である。第３図は、第
２図の信号波形の関係を示す図である。 ここに、１−１，２−１……インバータ、１−
２，２−２……出力バツフアー、２−３，２−５
……遅延回路、２−４……排他的論理和回路、２
−６，２−７……NOR回路、である。
Claims (1)
- 入力信号を第１の時間遅延させ、第１の遅延信
号を生成する手段と、前記入力信号と前記第１の
遅延信号が互いに逆相を呈するときのみ所定のパ
ルス信号を発生する第１の論理回路と、前記パル
ス信号を第２の時間遅延させ、第２の遅延信号を
生成する手段と、前記第１および第２の遅延信号
が共に存在しないときのみ第１の信号を出力する
第２の論理回路と、前記第１の遅延信号の逆相信
号と前記第２の遅延信号が共に存在しないときの
み第２の信号を出力する第３の論理回路と、第１
の電源端子と出力端子間に接続され、前記第１の
信号に応答して導通する第１のトランジスタと、
第２の電源端子と前記出力端子間に接続され、前
記第２の信号に応答して導通する第２のトランジ
スタとを有することを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP325682U JPS58107633U (ja) | 1982-01-14 | 1982-01-14 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP325682U JPS58107633U (ja) | 1982-01-14 | 1982-01-14 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107633U JPS58107633U (ja) | 1983-07-22 |
| JPH0224279Y2 true JPH0224279Y2 (ja) | 1990-07-03 |
Family
ID=30016199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP325682U Granted JPS58107633U (ja) | 1982-01-14 | 1982-01-14 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107633U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324717A (ja) * | 1986-07-16 | 1988-02-02 | Nec Corp | 出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012352Y2 (ja) * | 1978-05-10 | 1985-04-22 | 日本電気株式会社 | プッシュプル型ゲ−ト回路 |
-
1982
- 1982-01-14 JP JP325682U patent/JPS58107633U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58107633U (ja) | 1983-07-22 |
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