JP2578874B2 - パルス回路 - Google Patents
パルス回路Info
- Publication number
- JP2578874B2 JP2578874B2 JP63011353A JP1135388A JP2578874B2 JP 2578874 B2 JP2578874 B2 JP 2578874B2 JP 63011353 A JP63011353 A JP 63011353A JP 1135388 A JP1135388 A JP 1135388A JP 2578874 B2 JP2578874 B2 JP 2578874B2
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- Japan
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- output
- flip
- flop
- detection circuit
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス回路に関し、特に半導体集積回路とし
て構成した場合、抵抗、容量による影響を除去するため
の回路に関する。
て構成した場合、抵抗、容量による影響を除去するため
の回路に関する。
従来複数の信号特定の論理になったことを記憶させる
ためには、第５図に示す形式の論理回路が用いられてい
る。第５図の回路においては２つの信号が同時に論理値
１（以下「１」とする）となったことを記憶させるため
のものである。
ためには、第５図に示す形式の論理回路が用いられてい
る。第５図の回路においては２つの信号が同時に論理値
１（以下「１」とする）となったことを記憶させるため
のものである。
この回路の論理動作を第６図に示す。
併し乍らこの回路を半導体集積回路に実現する場合２
つの信号が同時に「１」となったことを検出するナンド
ゲート300とこの出力に論理値０（以下「０」とする）
が現れたことを記憶するためにノアゲート320,330で構
成するフリップフロップ（以下F/Fとする）が物理的に
離れた場所に配置されることが多い。従って第７図に見
られる如くC7,R7,C8,R8等の抵抗、容量が生じる。この
場合の動作を第８図に示す。信号A,Bが同時に「１」で
ある時刻T1からT2に亘ってナンドゲート400の出力は
「０」となるが、400の出力はC7,R7によって波形歪みを
受けインバータ410の入力410iとなる。410iが410の論理
閾値以下となる期間に410の出力は「１」となる。この
インバータ410の出力がC8,R8によって更に遅延を生じる
が、410の出力パルス幅がC8,R8によって生じるが、410
の出力パルス幅がC8,R8によって生じる遅れより小さく
なっている場合、ノアゲート420の入力420iは420の論理
閾値に達しない。従って、420,430で構成されるF/Fの出
力は変化しないので、このF/Fを含む論理回路は誤動作
する。
つの信号が同時に「１」となったことを検出するナンド
ゲート300とこの出力に論理値０（以下「０」とする）
が現れたことを記憶するためにノアゲート320,330で構
成するフリップフロップ（以下F/Fとする）が物理的に
離れた場所に配置されることが多い。従って第７図に見
られる如くC7,R7,C8,R8等の抵抗、容量が生じる。この
場合の動作を第８図に示す。信号A,Bが同時に「１」で
ある時刻T1からT2に亘ってナンドゲート400の出力は
「０」となるが、400の出力はC7,R7によって波形歪みを
受けインバータ410の入力410iとなる。410iが410の論理
閾値以下となる期間に410の出力は「１」となる。この
インバータ410の出力がC8,R8によって更に遅延を生じる
が、410の出力パルス幅がC8,R8によって生じるが、410
の出力パルス幅がC8,R8によって生じる遅れより小さく
なっている場合、ノアゲート420の入力420iは420の論理
閾値に達しない。従って、420,430で構成されるF/Fの出
力は変化しないので、このF/Fを含む論理回路は誤動作
する。
上述した従来の回路は、半導体集積回路に実現した場
合に生ずる抵抗、容量による影響によって誤動作すると
いう欠点がある。
合に生ずる抵抗、容量による影響によって誤動作すると
いう欠点がある。
本発明のパルス回路は、複数の信号が特定の論理とな
ったことを検出する検出回路と、該検出回路の出力に基
づいて特定の論理となったことを記憶するための第１の
フリップフロップと、前記検出回路の出力をセット信号
として入力し、前記第１のフリップフロップの出力を直
接リセット信号として入力する第２のフリップフロップ
とを具備し、該第２のフリップフロップの出力を前記第
１のフリップフロップのセット信号として与え、かつ前
記複数の信号とは異なる信号をリセット信号として第１
のフリップフロップに与えることにより、前記検出回路
及び前記第２のフリップフロップから離間した前記第１
のフリップフロップが前記検出回路の出力に基づいて特
定の論理となったことを記憶するまで前記第２のフリッ
プフロップが前記検出回路の出力を保持することを特徴
とする。
ったことを検出する検出回路と、該検出回路の出力に基
づいて特定の論理となったことを記憶するための第１の
フリップフロップと、前記検出回路の出力をセット信号
として入力し、前記第１のフリップフロップの出力を直
接リセット信号として入力する第２のフリップフロップ
とを具備し、該第２のフリップフロップの出力を前記第
１のフリップフロップのセット信号として与え、かつ前
記複数の信号とは異なる信号をリセット信号として第１
のフリップフロップに与えることにより、前記検出回路
及び前記第２のフリップフロップから離間した前記第１
のフリップフロップが前記検出回路の出力に基づいて特
定の論理となったことを記憶するまで前記第２のフリッ
プフロップが前記検出回路の出力を保持することを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図が本発明の一実施例である。第２図は第１図に
示す回路の動作タイミング図である。信号A,Bが「１」
である期間t1,t2に亘り、ナンドゲート100の出力は
「０」となる。100の出力はナンドゲート110,120で構成
するF/Fに導入されているので時刻t1に於いて110,120は
夫々「１」，「０」となる。120の出力に現れた「０」
はインバータ130の入力に導入されるがその際、C1,R1に
よってい遅れが生じ130iが130の論理域値に達する時刻
に130の出力は「１」となる。更に130の出力に現れた信
号がC2,R2によって遅延を生じ、ノアゲート140の入力14
0iに現れる。140iが140の論理閾値に達した時刻に140の
出力は「０」となりノアゲート150の出力は「１」とな
る。従って信号A,Bが同時に「１」となったことがノア
ゲート140,150で構成されるF/Fに記憶される。ここで14
0の出力は前記ナンドゲート120の他方の入力となってい
る。140の出力が「０」となり120の入力120iが論理閾値
に達した時点で120の出力は「１」となるので110,120で
構成されるF/Fは初期状態に戻る。以上みた様に120の出
力は140,150で構成するF/Fが変化するまで「０」を保っ
ているので半導体集積回路に生じる抵抗、容量による遅
延により信号A,Bが同時に「１」となっても140,150で構
成するF/Fが変化しないという従来例に見られる動作不
良は除去できる。
示す回路の動作タイミング図である。信号A,Bが「１」
である期間t1,t2に亘り、ナンドゲート100の出力は
「０」となる。100の出力はナンドゲート110,120で構成
するF/Fに導入されているので時刻t1に於いて110,120は
夫々「１」，「０」となる。120の出力に現れた「０」
はインバータ130の入力に導入されるがその際、C1,R1に
よってい遅れが生じ130iが130の論理域値に達する時刻
に130の出力は「１」となる。更に130の出力に現れた信
号がC2,R2によって遅延を生じ、ノアゲート140の入力14
0iに現れる。140iが140の論理閾値に達した時刻に140の
出力は「０」となりノアゲート150の出力は「１」とな
る。従って信号A,Bが同時に「１」となったことがノア
ゲート140,150で構成されるF/Fに記憶される。ここで14
0の出力は前記ナンドゲート120の他方の入力となってい
る。140の出力が「０」となり120の入力120iが論理閾値
に達した時点で120の出力は「１」となるので110,120で
構成されるF/Fは初期状態に戻る。以上みた様に120の出
力は140,150で構成するF/Fが変化するまで「０」を保っ
ているので半導体集積回路に生じる抵抗、容量による遅
延により信号A,Bが同時に「１」となっても140,150で構
成するF/Fが変化しないという従来例に見られる動作不
良は除去できる。
第３図は本発明のもう一つの実施例である。第１図と
の相違点は抵抗、容量によって生じる遅れの影響を除去
するためのF/Fをノアゲート220,230で構成していること
である。第３図の回路の動作タイミング図を第４図に示
す。
の相違点は抵抗、容量によって生じる遅れの影響を除去
するためのF/Fをノアゲート220,230で構成していること
である。第３図の回路の動作タイミング図を第４図に示
す。
以上の如く、半導体集積回路を設計する際に生じる抵
抗、容量の影響を除去できるという利点を有し半導体集
積回路上の物理的配置に注意を払うことなく設計できる
ので、設計時間の短縮、安定した動作特性を実現でき、
本発明のもたらす効果は大である。
抗、容量の影響を除去できるという利点を有し半導体集
積回路上の物理的配置に注意を払うことなく設計できる
ので、設計時間の短縮、安定した動作特性を実現でき、
本発明のもたらす効果は大である。
第１図は本発明の実施例１、第２図は第１図の動作タイ
ミング図、第３図は本発明の実施例２第４図は第３図の
動作タイミング図、第５図は従来の論理回路、第６図は
第５図の動作タイミング図、第７図は第５図の論理回路
を半導体集積回路に実現した例、第８図は第７図の動作
タイミング図である。 100,110,120……NANDゲート。
ミング図、第３図は本発明の実施例２第４図は第３図の
動作タイミング図、第５図は従来の論理回路、第６図は
第５図の動作タイミング図、第７図は第５図の論理回路
を半導体集積回路に実現した例、第８図は第７図の動作
タイミング図である。 100,110,120……NANDゲート。
Claims (1)
- 【請求項１】複数の信号が特定の論理となったことを検
出する検出回路と、該検出回路の出力に基づいて特定の
論理となったことを記憶するための第１のフリップフロ
ップと、前記検出回路の出力をセット信号として入力
し、前記第１のフリップフロップの出力を直接リセット
信号として入力する第２のフリップフロップとを具備
し、該第２のフリップフロップの出力を前記第１のフリ
ップフロップのセット信号として与え、かつ前記複数の
信号とは異なる信号をリセット信号として第１のフリッ
プフロップに与えることにより、前記検出回路及び前記
第２のフリップフロップから離間した前記第１のフリッ
プフロップが前記検出回路の出力に基づいて特定の論理
となったことを記憶するまで前記第２のフリップフロッ
プが前記検出回路の出力を保持することを特徴とするパ
ルス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011353A JP2578874B2 (ja) | 1988-01-19 | 1988-01-19 | パルス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011353A JP2578874B2 (ja) | 1988-01-19 | 1988-01-19 | パルス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185012A JPH01185012A (ja) | 1989-07-24 |
| JP2578874B2 true JP2578874B2 (ja) | 1997-02-05 |
Family
ID=11775670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011353A Expired - Lifetime JP2578874B2 (ja) | 1988-01-19 | 1988-01-19 | パルス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578874B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870625A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 単安定マルチバイブレ−タ回路 |
-
1988
- 1988-01-19 JP JP63011353A patent/JP2578874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185012A (ja) | 1989-07-24 |
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