KR19980018484A - 메모리 장치 및 그 제어 방법 - Google Patents

Abstract

메모리는 입력 판독 어드레스 신호와 입력 기입 어드레스 신호사이의 차분 값에 대응하는 신호를 출력하기 위한 차분회로, 차분 회로의 출력에 응답하여 판정 신호를 출력하기 위한 판정 회로, 및 입력 판독 어드레스 신호, 입력 기입 어드레스 신호 및 판정 회로에 근거하여, 부여되거나 또는 보다 큰 차분 신호 값을 갖는 생성된 기입 어드레스 및 생성된 판독 어드레스를 출력하기 위한 어드레스 생성 회로로 이루어진다.

Description

메모리 장치 및 그 제어 방법

본 발명은 비디오 시스템 또는 이와 같은 데이터 지연 회로에 사용되는 다중 포트를 제어하는 방법에 관한 것이다.

종래 다중 포트 메모리의 하나의 실시예를 나타내는 다중 포트 메모리 (이하, 2 포트 메모리 라 칭함) 는 판독 디코더 및 배선 디코더를 갖고, 동일 사이클 동안 판독 처리 및 기입 처리 실행이 가능하다.

본 발명의 목적은 메모리에 공급된 판독 어드레스 및 기입 어드레스 사이클이 서로 상이한 경우, 판독될 데이터는 판독 어드레스와 기입 어드레스가 일치하거나 또는 판독과 동시에 기입하는 것에 기인하여 손상되는 문제를 회피하는데 있다.

도 1 은 본 발명의 실시예를 도시한 2 포트 메모리의 개략적인 블록도.

도 2 는 기입 어드레스 생성 회로의 블록도.

도 3 은 판독 어드레스 생성 회로의 블록도.

도 4 는 어드레스 일치 검출 회로 (8) 의 회로도.

도 5 는 어드레스 일치 검출 회로 (15) 의 회로도.

도 6 은 본 발명의 실시예를 도시한 2 포트 메모리의 동작을 표시한 타이밍 차트.

*도면의주요부분에대한부호의설명*

1 : 차분 회로

2 : 판정 회로

3 : 어드레스 생성 회로

4 : 판독 어드레스 디코더

5 : 기입 어드레스 디코더

6 : 입출력 회로

7 : 메모리

본 발명의 일 면에 따르면, 상기 목적을 획득하기 위해서,

입력 판독 어드레스 신호와 입력 기입 어드레스 신호사이의 차분 값에 대응하는 값을 갖는 신호를 출력하기 위한 차분 회로,

차분 회로로부터 출력된 신호 값이 소정의 값 내에 있는 경우 제 1 레벨을 갖는 판정 신호를 출력하고 상기 값이 소정의 값을 초과한 경우 제 2 레벨를 갖는 판정 신호를 출력하기 위한 판정 회로,

입력 기입 어드레스 신호, 입력 판독 회로 어드레스 신호 및 판정 신호를 수신하고, 입력 기입 어드레스 신호와 입력 판독 어드레스 신호사이의 차분 값에 무관한 소정의 값을 적어도 초과하는 신호값의 차를 갖는 생성된 기입 및 판독 어드레스를 출력하기 위한 어드레스 생성 회로,

생성된 기입 어드레스를 디코딩하기 위한 기입 어드레스 디코더,

생성된 판독 어드레스를 디코딩하기 위한 판독 어드레스 디코더, 및

기입 어드레스 디코더로부터 생성된 출력에 대응하는 어드레스에 입력 데이터를 저장하고 판독 어드레스 디코더로부터 생성된 출력에 대응하는 어드레스로부터 출력 데이터를 출력하기 위한 메모리로 이루어진다.

이하, 발명을 적용한 다양한 발명중에 전형적인 하나를 간략히 설명한다. 그러나, 본 의 다양한 발명 및 이들 발명의 특정 구성은 이하 설명으로부터 이해되어질 것이다.

명세서는 본 발명으로 간주되는 개념 내용을 특정하게 지적하고 명백히 주장하는 청구항을 포함하고, 발명의 목적 및 형태 와 다른 목적 및 이점은 첨부된 도면을 참조로하여 이하 상세한 설명으로부터 명백해질 것이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조로하여 설명한다.

도 1 은 본 발명의 실시예를 도시한 2 포트 메모리의 개략적인 블록도이다.

2 포트 메모리는 차분 회로 (1), 판정 회로 (2), 어드레스 생성 회로 (3), 판독 어드레스 디코더 (4), 기입 어드레스 디코더 (5), 입력/출력 회로 (6) 및 메모리 또는 저장부 (7) 로 이루어진다.

차분 회로 (1) 는 입력 판독 어드레스와 입력 기입 어드레스사이의 차의 절대값을 지시하는 차분 신호를 출력하는 회로로서 제공된다. 판정회로 (2) 는 차분 신호의 값이 소정의 값 (현 실시예에서는 2) 을 초과하는 지의 여부를 지시하는 판정신호를 출력하는 회로로서 제공된다. 특정한 경우를 설명하면, 판정 회로 (2) 는 차분 신호 값이 2 보다 큰 경우 로우 레벨 판정 신호를 출력하고 차분 신호 값이 2 이하인 경우 하이 레벨 판정 신호를 출력한다. 어드레스 생성 회로 (3) 는 판독 어드레스 생성 회로 및 기입 어드레스 생성 회로로 이루어진다. 어드레스 생성 회로 (3) 는 입력 판독 어드레스, 입력 기입 어드레스, 판정 신호 및 차분 신호에 근거하여 생성된 판독 어드레스 및 생성된 기입 어드레스를 출력하는 회로로서 제공된다. 입력/출력 회로 (6) 는 외부로부터 데이터를 입력하고 메모리 (7) 에 데이터를 출력하고, 메모리 (7) 로부터 출력된 데이터를 입력하고 외부로 데이터를 출력하는 회로로서 제공된다. 판독 어드레스 디코더 (4) 는 생성된 판독 어드레스를 디코딩하는 회로로서 제공된다. 기입 어드레스 디코더 (5) 는 생성된 기입 어드레스를 디코딩하는 회로이다. 메모리 (7) 는 입력/출력 회로 (6) 로부터 출력된 데이터를 기입 어드레스 디코더 (5) 에 의해서 특정화된 어드레스에 기입하고, 판독 어드레스 디코더 (4) 에 의해서 특정화된 어드레스에 저장된 데이터를 출력하는 회로로서 제공된다.

도 2 는 기입 어드레스 생성 회로의 회로도이다.

기입 어드레스 생성 회로는 어드레스 일치 검출 회로 (8), NOR 회로 (9), 카운터 (10), D 타입 플립플롭 (12 내지 13), 래치 회로 (14) 및 선택기 (11) 로 이루어진다. 어드레스 일치 검출 회로 (8) 는 차분 신호 값이 소정의 값 2 와 일치하는지를 지시하는 신호 (A) 를 출력하는 회로로서 제공된다. 특정한 경우를 설명하면, 어드레스 일치 검출 회로 (8) 는 판정 회로 (2) 의 출력이 설정 값 2 와 일치하는 경우 로우 레벨 신호 (A) 를 출력하고, 판정 회로 (2) 의 출력이 설정 값 2 와 일치하지 않는 경우 하이 레벨 신호 (A) 를 출력한다. D 타입 플립플롭 (12) 은 판정 신호 및 기입 클록을 수신하여 기입 클록중 하나의 클록에 의해서 판정 신호를 지연시킴으로서 획득된 신호 (B) 를 출력하는 회로이다. NOR 회로 (9) 는 신호 (A) 와 신호 (B) 를 논리 OR 하여 논리 NOT 을 실행하여 신호 (C) 를 출력하는 회로로서 제공된다. 하이 레벨 신호 (C) 가 카운터 (10) 에 입력되는 경우, 카운터 (10) 는 후속하는 기입 클록의 상승 에지에서 카운터 값 16 으로서 미리 설정된 점프 어드레스 16 를 출력한다. 연속적으로, 카운터 (10) 는 기입 클록의 리딩 에지에 응답하여 이전에 출력된 카운터 값을 증가시키고 증가한 결과를 출력한다. D 타입 플립 플롭 (13) 은 입력 기입 어드레스 및 기입 클록을 수신하고 기입 클록중 하나의 클록에 의해서 입력 기입 어드레스를 지연시키므로서 획득되는 신호를 출력하는 회로로서 제공된다. 선택기 (11) 는 카운터 (10) 의 출력 및 그 내에 있는 D 타입 플립 플롭 (12 내지 13) 의 출력을 수신하고, D 타입 플립 플롭 (12) 의 출력에 대응하는 신호 (B) 에 응답하여 생성된 기입 어드레스로서 카운터 (10) 및 D 타입 플립 플롭 (13) 의 출력중 하나를 출력한다. 특정한 경우를 설명하면, 선택기 (11) 는 로우 레벨 신호 (B) 가 선택기 (11) 에 입력된 경우 D 타입 플립플롭 (13) 의 출력을 출력하고, 하이 레벨 신호 (B) 는 선택기 (11) 에 입력된 경우 카운터 (10) 의 출력을 출력한다. 생성된 기입 어드레스 단자 (19) 는 생성된 기입 어드레스를 공급하도록 선택기 (11) 에 전기적으로 접속된다. 래치 회로 (14) 는 생성된 기입 어드레스 및 그내의 신호 (C) 를 수신한다. 하이 레벨 신호 (C) 가 래치 회로 (14) 에 입력되는 경우, 이때 래치 회로 (14) 는 입력되어 생성된 기입 어드레스를 래치하고 신호 (J) 로서 래치되어 생성된 기입 어드레스를 출력한다.

도 4 는 어드레스 일치 검출 회로 (8) 를 도시한 회로도이다.

어드레스 일치 검출 회로 (8) 는 8 개의 EXOR 회로 (81), 2 개의 NOR 회로 (82) 및 1 개의 NAND 회로 (83) 로 이루어진다. 8 개의 EXOR 회로 (81) 중 한 개의 입력 (A7, A6, A5, A4, A3, A2, A1 및 A0) 은 (00000010) 의 형태로 대표되는 이진 표기 신호로서 2 설정 값이 공급된다. 반면에, 8 개의 EXOR 회로 (81) 의 다른 입력 (B7, B6, B5, B4, B3, B2, B1 및 B0) 은 이진 표기로 대표된 신호로서 차분신호가 공급된다.

도 3 은 판독 어드레스 생성 회로를 도시한 회로도이다. 판독 어드레스 생성 회로는 어드레스 일치 검출 회로 (15), 카운터 (16), 선택기 (17) 및 T 타입 플립 플롭 (18) 으로 이루어진다.

어드레스 일치 검출회로 (15) 는 신호 (J) 및 입력 판독 어드레스가 입력된다. 어드레스 일치 검출 회로 (15) 는 신호 (J) 및 입력 판독 어드레스 값이 서로 일치하지 않는 경우 로우 레벨 신호 (a) 를 출력하고, 신호 (J) 및 입력 판독 어드레스의 값이 서로 일치하는 경우 하이 레벨 신호 (a) 를 출력하는 회로로서 공급된다.

카운터 (16) 는 하일 레벨 신호 (a) 가 카운터 (16) 에 입력된 경우 카운터 값 (16) 으로서 후속 판독 클록의 상승 에지에서 소정의 점프 어드레스 (이경우에는 16) 를 출력한다. 따라서, 카운터 (16) 는 판독 클록의 리딩 에지에 응답하여 이전에 출력된 카운터 값을 증가시키고 증가 결과를 출력한다. T 타입 플립플롭 (18) 은 신호 (a) 를 수신하고 신호 (b) 를 출력하는 회로로서 제공한다. 특별한 경우를 설명하면, T 타입 플립 플롭 (18) 은 이전에 출력된 신호 (b) 의 레벨을 인버팅하고 하이 레벨로부터 로우 레벨로 신호의 트레일링 (trailing) 에지에 응답하여 레벨 인버트된 신호를 출력한다. 선택기 (17) 는 카운터 (16) 의 출력, 그내에 있는 신호 (b) 및 입력 판독 어드레스를 수신한다. 선택기 (17) 는 입력 판독 어드레스중 어느 하나 및 신호 (b) 레벨에 응답하여 생성된 판독 어드레스로서 카운터 (16) 의 출력을 출력하는 회로로서 제공된다. 특정한 경우를 설명하면, 선택기 (17) 는 로우 레벨 신호 (b) 가 입력되는 경우 입력 판독 어드레스를 출력하고 하이 레벨 신호 (b) 가 입력된 경우 카운터 (16) 의 출력을 출력한다. 생성된 판독 어드레스 단자 (20) 는 선택기 (17) 에 전기적으로 접속되고 생성된 판독 어드레스가 공급된다.

도 5 는 어드레스 일치 검출 회로 (15) 를 도시한 회로도이다.

어드레스 일치 검출 회로 (15) 는 8 개의 EXNOR 회로 (151), 2 개의 NAND 회로 (152) 및 1 개의 NOR 회로 (153) 으로 이루어진다. 8 개의 EXNOR 회로 (151) 중 한 개의 입력 (A7, A6, A5, A4, A3, A2, A1 및 A0) 은 이진 표기로 대표되는 신호로서 J 가 공급된다. 반면에, 8 개의 EXNOR 회로 (151) 의 다른 입력 (B7, B6, B5, B4, B3, B2, B1 및 B0) 은 이진 표기로 대표되는 신호로서 입력 판독 어드레스가 공급된다.

이하, 본 발명에 따른 실시예의 동작을 도 6 을 참조로하여 설명한다.

도 6 은 본 발명에 따른 실시예를 도시한 2 포트 메모리의 동작을 설명한 타이밍 차트이다.

타이밍 차트에 따르면, T 사이클을 갖는 2 포트 메모리에 입력된 데이터 10, 12, 13, … 는 지연되고, 사이클 T 의 2 배에 대응하는 사이클 2T 로 출력된다. 또한, 타이밍 차트에 따르면, 기입 어드레스는 표시되지않은 기입 어드레스 카운터에 의해서 각 사이클 (8T) 동안 반복된다.

우선, 제 1 주기 동안 2 포트 메모리의 동작을 설명한다.

이 주기는 입력 판독 어드레스와 입력 기입 어드레스사이 값의 절대값이 2 보다 큰 동안의 주기에 대응한다. 차분 회로 (1) 는 2 보다 큰 값을 지시하는 차분 신호를 출력한다. 판정 회로 (2) 는 차분 신호 값이 2 보다 크기 때문에 로우 레벨 판정 신호를 출력한다. 기입 어드레스 생성 회로의 D 타입 플립 플롭 (12) 이 이 주기 동안 로우 레벨 신호 (B) 를 출력하기 때문에, 선택기 (11) 는 D 타입 플립플롭 (13) 의 출력을 출력한다. 즉, 어드레스 생성 회로 (3) 는 생성된 기입 어드레스로서 기입 클록중 하나의 클록에 의해서 입력 기입 어드레스를 지연시킴으로서 획득된 신호를 출력한다. 더욱이, 판독 어드레스 생성 회로의 T 타입 플립 플롭 (18) 이 로우 레벨 신호 (b) 를 출력하도록 리세트되기 때문에, 선택기 (17) 는 입력 판독 어드레스를 출력한다. 즉, 어드레스 생성 회로 (3) 는 생성된 판독 어드레스로서 입력 판독 어드레스를 출력한다.

다음으로, 제 2 주기 동안 2 포트 메모리의 동작을 설명한다.

차분 회로 (1) 는 입력 판독 어드레스 2 및 입력 기입 어드레스 0 입력과 입력 판독 어드레스 5 및 입력 기입 어드레스 7 입력사이의 시간 간격동안 2 이하의 값을 지시하는 차분 신호를 출력한다. 차분 회로 (1) 가 2 이하의 차분 신호를 출력하는 동안, 판정 회로는 하이 레벨 판정 신호를 출력한다. 우선, 차분 회로 (1) 로부터 출력된 차분 신호 값이 제 2 주기동안 2 에 도달한 경우, NOR 회로 (9) 는 로우 레벨 신호 (A) 및 로우 레벨 신호 (B) 를 수신하고 하이 레벨 신호 (C) 를 출력한다. 하이 레벨 신호 (C) 에 응답하여, 래치 회로 (14) 는 그때에 입력되어 생성된 기입 어드레스 7 을 래치한다. 래치 회로 (14) 는 신호 (J) 로서 래치되어 생성된 기입 어드레스 7 를 출력한다. 하이 레벨 신호 (C) 에 응답하여, 카운터 (10) 는 후속하는 기입 클록의 상승 에지에서 카운터 값 16 으로서 미리 설정된 점프 어드레스 16 를 출력한다. 연속해서, 카운터 (10) 는 기입 클록의 리딩 에지에 응답하여 이전에 입력된 카운터 값을 증가 시키고 증가 값을 출력한다. 선택기 (11) 가 로우 레벨 신호 (B) 를 수신하는 경우, 선택기 (11) 는 생성된 기입 어드레스로서 D 타입 플립 플롭 (13) 의 출력을 출력한다. 반면에, 선택기 (11) 가 하이 레벨 신호 (B) 를 수신하는 경우, 선택기 (11) 는 생성된 기입 어드레스로서 카운터 (10) 의 출력을 출력한다. 다음으로, 차분 회로 (1) 는 입력 판독 어드레스 6 를 수신하고 입력 기입 어드레스 0 를 수신한다. 더욱이, 차분 회로 (1) 는 값이 6 인 차분 신호를 출력한다. 이때에, 판정 회로 (2) 는 차분 신호 값이 2 보다 크기 때문에 로우 레벨 판정 신호를 출력한다. D 타입 플립플롭 (12) 이 기입 트레인 클록중 하나의 클록에 의해서 지연된 판정 신호를 출력하기 때문에, D 타입 플립플롭 (12) 은 레벨이 로우가 되게 하는 판정 신호 후에 기입 클록중 하나의 클록에 의해서 지연된 로우 레벨 신호 (B) 를 출력한다. 선택기 (11) 가 로우 레벨 신호 (B)를 수신하는 경우, 선택기 (11) 는 플립 플롭 (13) 의 출력을 출력한다. 즉, 어드레스 생성 회로 (3) 는 생성된 기입 어드레스로서 기입 클록의 하나의 클록에 의해서 입력 기입 어드레스를 지연시켜 획득된 신호를 출력한다. 입력 판독 어드레스의 값이 제 2 주기 동안 신호 (J) 의 값 7 과 일치하지 않기 때문에, 어드레스 일치 검출 회로 (15) 는 로우 레벨 신호를 출력한다. T 타입 플립플롭 (18) 은 로우 레벨 신호 (b) 를 출력하기 때문에, 선택기 (17) 는 입력 판독 어드레스를 출력한다. 즉, 어드레스 생성 회로 (3) 는 제 2 주기 동안 입력 판독 어드레스를 출력한다.

다음으로, 제 3 주기 동안의 2 포트 메모리의 동작을 설명한다.

이 주기는 입력 판독 어드레스와 입력 기입 어드레스사이의 차분 절대값이 2 보다 큰동안의 주기에 대응한다. 차분 회로 (1) 는 2 보다 큰 차분 신호 지시값을 출력한다. 차분 신호 값이 2 이상이기 때문에, 판정 회로 (2) 는 로우 레벨 판정 신호를 출력한다. 기입 어드레스 생성 회로의 D 타입 플립 플롭 (12) 이 이 주기 동안 로우 레벨 신호 (B) 를 출력하기 때문에, 선택기 (11) 는 D 타입 플립 플롭 (13) 의 출력을 출력한다. 즉, 어드레스 생성 회로 (3) 는 생성된 기입 어드레스로서 기입 클록의 하나의 클록으로 입력 기입 어드레스를 지연 시킴으로서 획득된 신호를 출력한다. 판독 어드레스 생성 회로의 어드레스 일치 검출 회로 (15) 가 입력 판독 어드레스 7 을 수신하는 경우, 어드레스 일치 검출 회로 (15) 는 하이 레벨 신호를 출력한다. 그후, 입력 판독 어드레스 값이 7 과 다른 값이 되는 경우, 어드레스 일치 검출 회로 (15) 는 로우 레벨 신호를 출력한다. 어드레스 일치 검출 회로 (15) 로부터 출력된 하이 레벨 신호 (a) 에 응답하여, 카운터 (16) 는 카운터 (16) 에 대한 하이 레벨 신호의 입력에 연속되는 후속 판독 클록의 상승 에지에서의 카운터 값 (16) 으로서 소정의 점프 (jump) 어드레스 (이 경우에는 16) 를 출력한다. 이 후에, 카운터 (16) 는 판독 클록의 리딩 에지에 응답하여 미리 출력된 카운터 값을 증가시키고 증가 결과를 출력한다. 신호 (a) 의 로우 레벨에 대한 하이 레벨의 천이에 응답하여, T 타입 플립 플롭 (18) 은 하이 레벨 신호 (b) 를 출력한다. 선택기 (17) 는 하이 레벨 신호 (b) 가 입력되는 동안 카운터 (16) 의 출력을 출력한다.

다음으로, 제 4 주기 동안의 2 포트 메모리 동작을 설명한다.

입력 판독 어드레스 2 및 입력 기입 어드레스 0 의 입력과 입력 판독 어드레스 5 및 입력 기입 어드레스 7 의 입력 사이의 시간 간격동안, 차분 회로 (1) 는 2 이하의 차분 신호 지시값을 출력한다. 차분 회로 (1) 가 2 미만의 차분 신호 지시 값을 출력하고, 차분 회로 (2) 는 하이 레벨 판정 신호를 출력한다. 우선 차분 회로 (1) 로부터 출력된 차분 신호값이 제 4 주기동안 2 에 도달되고, NOR 회로 (9) 는 로우 레벨 신호 (A) 및 로우 레벨 신호 (B) 를 수신하고 하이 베렐 신호 (C) 를 출력한다. 하이 레벨 신호 (C) 에 응답하여, 이때에 래치 회로 (14) 는 입력된 생성 기입 어드레스 7 를 래치하고 신호 (J) 로서 이를 출력한다. 하이 레벨 신호 (C) 가 카운터 (10) 에 입력된 후에, 카운터 (10) 는 후속하는 기입 클록의 상승 에지에서 카운터 값 16 으로서 소정의 점프 어드레스 (이 경우 16) 를 출력한다. 계속해서, 카운터 (10) 는 기입 클록의 리딩 에지에 응답하여 미리 출력된 카운터 값을 증가시키고 증가 결과를 출력한다. 선택기 (11) 는 로우 레벨 신호 (B) 를 수신하는 동안, 선택기 (11) 는 생성된 기입 어드레스로서 D 타입 플립 플롭 (13) 의 출력을 출력한다. 반면에, 선택기 (11) 는 선택된 기입 어드레스로서 카운터 (10) 의 출력을 출력한다. 다음으로, 차분 회로 (1) 는 입력 판독 어드레스 6 를 수신하고 입력 기입 어드레스 0 을 수신하는 경우, 이때에 차분 회로 (1) 는 값이 6 인 차분 신호를 출력하고, 차분 신호 값이 2 보다 크기 때문에 판정 회로 (2) 는 로우 레벨 판정 신호를 출력한다. D 타입 플립 플롭 (12) 이 기입 클록의 하나의 클록으로 지연된 판정 신호를 출력하기 때문에, D 타입 플립 플롭 (12) 은 판정 시호가 로우 레벨이 된 후에, 기입 클록의 하나의 클록으로서 지연된 로우 레벨 신호 (B) 를 출력한다. 선택기 (11) 가 로우 레벨 신호 (B) 를 출력하는 경우 선택기 (11) 는 플립 플롭 (13) 의 출력을 출력한다. T 타입 플립 플롭 (18) 은 제 4 주기 동안 하이 레벨 신호 (b) 를 출력하고, 선택기 (17) 는 카운터 (16) 의 출력을 출력한다.

다음으로, 제 5 주기 동안 2 포트 메모리의 동작을 설명한다.

입력 판독 어드레스와 입력 기입 어드레스사이의 차분 절대값이 2 보다 큰동안의 주기에 대응한다. 차분 회로 (1) 는 2 보다 큰 값을 지시하는 차분 신호를 출력한다. 판정 회로 (2) 는 차분 신호 값이 2 보다 크기 때문에 로우 레벨 판정 신호를 출력한다. 이 주기동안, 기입 어드레스 생성 회로의 D 타입 플립 플롭 (12) 은 로우 레벨 신호 (B) 를 출력하고, 선택기 (11) 는 D 타입 플립 플롭 (13) 의 출력을 출력한다. 즉, 어드레스 생성 회로 (3) 는 생성된 기입 어드레스로서 기입 클록의 하나의 클록으로 입력 기입 어드레스를 지연 시키므로서 획득된 신호를 출력한다. 어드레스 일치 검출 회로 (15) 가 입력 판독 어드레스의 값 7 을 수신하는 경우, 어드레스 일치 검출 회로 (15) 는 하이 레벨 신호를 출력한다. 이후에, 입력 판독 어드레스 값이 7 과 다른 값이 되는 경우, 어드레스 일치 검출 회로 (15) 는 로우 레벨 신호를 출력한다. 하이 레벨 신호 (a) 에 응답하여, 카운터 (16) 는 카운터 (16) 에 대한 하이 레벨 신호 (a) 의 입력에 연속하는 후속하는 판독 클록의 상승 에지에서 카운터 값 (16) 으로서 소정의 점프 어드레스 (이 경우에는 16) 를 출력한다. 이후에, 카운터 (16) 는 판독 클록의 리딩 에지에 응답하여 미리 출력된 카운터 값을 증가시키고 증가 결과를 출력한다. 신호 (a) 에서 로우 레벨에 대한 하이레벨 천이에 응답하여, T 타입 플립 플립 (18) 은 로우 레벨 신호 (b) 를 출력한다. 로우 레벨 신호 (b) 는 선택기 (17) 에 입력되는 경우, 선택기 (17) 는 생성된 판독 어드레스로서 입력 판독 어드레스를 출력한다.

제 1 내지 제 5 주기동안, 기입 어드레스 디코더 (5) 는 생성된 기입 어드레스를 디코드하고 판독 어드레스 디코더 (4) 는 생성된 기입 어드레스를 디코드한다. 더욱이, 메모리 (7) 는 기입 어드레스 디코더 (5) 의 출력에 대응하는 어드레스에 입력 데이터를 저장하고 판독 어드레스 디코더 (4) 의 출력에 대응하는 어드레스로부터 데이터를 출력한다.

상술한 바와 같이, 본 발명의 실시예에 따른 2 포트 메모리는 입력 판독 어드레스와 입력 기입 어드레스사이의 차가 소정의 값을 초과하는 경우 메모리에 대한 희망하는 차를 갖는 2 개의 어드레스를 공급한다. 또한, 메모리에 공급된 어드레스사이의 충돌이 회피될 수 있기 때문에, 메모리 장치는 기능 고장으로부터 방지될 수 있다. 2 포트 메모리의 사용에 있어서 어드레스 제어를 검토할 필요성이 없기 때문에, 시스템의 간략한 구조가 가능하다.

본 발명은 예시적인 실시예를 참조하여 설명했지만, 이 설명은 제한된 의미로 해석되지 않는 것을 의도로한다.

예시적인 실시예 뿐만 아니라 본 발명의 다른 실시예도 현 설명을 참조로하여 당해 기술 분야에 숙력된자에게 다양한 변경이 가능한 것은 명백하다. 따라서, 첨부된 청구항은 발명의 실질적인 범주내에서 임의의 변경을 커버하는 것으로 이해되어져야 한다.

이상 상술한 설명에 따르면, 본 발명은 메모리에 공급된 판독 어드레스 및 기입 어드레스 사이클이 서로 상이한 경우, 판독될 데이터는 판독 어드레스와 기입 어드레스가 일치하거나 또는 판독과 동시에 기입하는 것에 기인하여 손상되는 문제를 회피하는 것이 가능한 효과가 있다.

Claims (5)

1. 입력 판독 어드레스 신호와 입력 기입 어드레스 신호사이의 차분 값에 대응하는 값을 갖는 신호를 출력하기 위한 차분 회로,

   상기 차분 회로로부터 출력된 신호 값이 소정의 값 내에 있는 경우 제 1 레벨을 갖는 판정 신호를 출력하고 상기 값이 소정의 값을 초과한 경우 제 2 레벨를 갖는 판정 신호를 출력하기 위한 판정 회로,

   입력 기입 어드레스 신호, 입력 판독 회로 어드레스 신호 및 판정 신호를 수신하고, 입력 기입 어드레스 신호와 입력 판독 어드레스 신호사이의 차분 값에 무관한 소정의 값을 적어도 초과하는 신호값의 차를 갖는 생성된 기입 및 판독 어드레스를 출력하기 위한 어드레스 생성 회로,

   생성된 기입 어드레스를 디코딩하기 위한 기입 어드레스 디코더,

   생성된 판독 어드레스를 디코딩하기 위한 판독 어드레스 디코더, 및

   상기 기입 어드레스 디코더로부터 생성된 출력에 대응하는 어드레스에 입력 데이터를 저장하고 상기 판독 어드레스 디코더로부터 생성된 출력에 대응하는 어드레스로부터 출력 데이터를 출력하기 위한 메모리로 이루어지는 것을 특징으로 하는 메모리 장치.
2. 입력 판독 어드레스 신호와 입력 기입 어드레스 신호사이의 차분 값에 대응하는 값을 갖는 신호를 출력하기 위한 차분 회로,

   상기 차분 회로로부터 출력된 신호 값이 소정의 값 내에 있는 경우 제 1 레벨을 갖는 판정 신호를 출력하고 상기 값이 소정의 값을 초과한 경우 제 2 레벨를 갖는 판정 신호를 출력하기 위한 판정 회로,

   입력 기입 어드레스 신호, 입력 판독 회로 어드레스 신호 및 판정 신호를 수신하고, 생성된 판독 어드레스 단자로부터 생성된 판독 어드레스 신호를 출력하고, 입력 기입 어드레스 신호와 제 1 레벨을 갖는 판정 신호에 응답하여 생성된 기입 어드레스 단자로부터 적어도 소정의 값이 초과된 제 1 값을 갖는 신호 사이의 차분 값으로 설정된 제 1 값을 갖는 신호를 출력하고, 제 2 레벨을 갖는 판정 신호에 응답하여 생성된 기입 어드레스 단자로부터 입력 기입 어드레스에 대응하는 신호를 출력하기 위한 어드레스 생성회로,

   생성된 기입 어드레스단자로부터 획득된 출력을 디코딩하기 위한 기입 어드레스 디코더,

   생성된 판독 어드레스 단자로부터 획득된 출력을 디코딩하기 위한 판독 어드레스 디코더, 및

   상기 기입 어드레스 디코더로부터 생성된 출력에 대응하는 어드레스에 입력 데이터를 저장하고 상기 판독 어드레스 디코더로부터 생성된 출력에 대응하는 어드레스에 저장된 입력 데이터를 출력하기 위한 메모리로 이루어지는 것을 특징으로 하는 메모리 장치.
3. 제 2 항에 있어서, 생성된 기입 어드레스 단자로부터 출력된 입력 기입 어드레스 신호에 대응하는 신호는 입력 기입 어드레스 신호를 지연시키므로서 획득된 신호인 것을 특징으로 하는 메모리 장치.
4. 제 2 또는 3 항에 있어서, 상기 어드레스 생성 회로는 상기 어드레스 생성 회로가 출력하기 직전에 생성된 기입 어드레스 단자로부터 출력된 입력 기입 어드레스 신호에 대응하는 신호값을 유지하고, 제 1 레벨을 갖는 판정 신호에 응답하여, 신호는 입력 기입 어드레스 신호와 적어도 소정의 값을 초과하는 제 1 값을 갖는 신호사이의 차분 값으로 설정된 제 1 값을 갖고, 입력 판독 어드레스 신호값과 입력 기입 어드레스 신호에 대응하는 신호의 유지 값 사이의 일치에 응답하여 생성된 판독 어드레스로서 생성 판독 어드레스 단자로부터 제 1 값을 갖는 신호를 출력하도록 제공되는 것을 특징으로 하는 메모리 장치.
5. 입력 판독 어드레스 신호와 입력 판독 어드레스 신호로부터 사이클 차가 나는 입력 기입 어드레스 신호 사이의 차분 값이 소정의 값을 초과할 때의 시간에 응답하여 입력 기입 어드레스 신호에 대응하는 신호를 공급하는 단계, 및

   적어도 소정의 값을 초과하는 신호 차분 값을 가지며, 상기 메모리로부터 및 상기 메모리에 데이터를 판독하고 기입하기 위해 이용되는 생성된 판독 어드레스 및 생성된 기입 어드레스를 차분 값이 소정의 값내에 있는 시간에 응답하여 상기 메모리에 공급하는 단계로 이루어지는 것을 특징으로 하는 메모리 장치 제어 방법.