DE19834190C2 - Ausgabeverzögerungsschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgabeverzö­ gerungsschaltung gemäß dem Oberbegriff des Patentanspruchs 1.

Als Beispiele für eine bekannte Ausgabeverzögerungsschaltung wurde die in den Fig. 4 und 5 gezeigte bekannte Ausgabeverzö­ gerungsschaltung vorgeschlagen. Bei dieser Ausgabeverzöge­ rungsschaltung handelt es sich um ein Filter F mit einem Wi­ derstand R und einem Kondensator C, das ein von einem Mikro­ prozessor Mi ausgegebenes, in Fig. 5 gezeigtes Steuersignal I zum Zugreifen auf eine Speichervorrichtung Me bei dessen Emp­ fang mit einer Zeitverzögerung verzögert und als Steuersignal II gemäß Fig. 5 ausgibt. Eine ähnliche Schaltung ist bei­ spielsweise offenbart auf den Seiten 52 und 53 des japani­ schen Buches "Entwurf digitaler IC-Schaltungen" von Toshio Yuyama, CQ-Verlag, Tokio, 1986.

Wie vorstehend beschrieben, verzögert die bekannte Ausgabe­ verzögerungsschaltung das eingegebene Steuersignal um eine vorgegebene Verzögerungszeitdauer und gibt das so verzögerte Steuersignal aus. Erfolgt dementsprechend die Eingabe eines weiteren Steuersignals wie beispielsweise ein in Fig. 5 ge­ zeigtes Adreßsignal in die Speichervorrichtung zeitgleich mit der Eingabe des Steuersignals I gemäß Fig. 5 in die Ausgabe­ verzögerungsschaltung, so wird eine vorbestimmte Steuerung (in diesem Fall eine Adressierung der Speichervorrichtung durch das Adreßsignal) während der vorgegebenen Verzögerungs­ zeitdauer durch das andere Steuersignal (Adreßsignal) ausge­ führt. Somit wird das Steuersignal II gemäß Fig. 5 nach Ab­ lauf der vorgegebenen Verzögerungszeitdauer an die Speicher­ vorrichtung angelegt, um dadurch eine vorbestimmte Steuerung durchzuführen.

Die bekannte Ausgabeverzögerungsschaltung weist allerdings ein Problem dahingehend auf, daß eine gewünschte Verzöge­ rungszeitdauer nicht immer erhalten werden kann, da die Ver­ zögerungszeitdauer durch die physikalischen Werte des Wider­ stands und des Kondensators bestimmt wird.

Die Druckschrift DE 33 02 774 A1 zeigt einen taktgesteuerten Impulsgenerator mit einem Zähler zum Zählen der von einem Os­ zillator zugeführten Takte, wobei vorgeschlagen wird, eine Ausgabeverzögerung durch Bereitstellen eines monostabilen Flip-Flops oder einer auf einer Widerstand/Kondensator- Kombination basierenden programmierbaren Verzögerungsleitung zu erzeugen.

Ferner offenbart die Druckschrift US 5 638 017 eine Impuls­ breitenmodulationsschaltung, bei der ein Zähler ein Taktsig­ nal empfängt und einen Zählwert erzeugt, der mit dem Takt synchronisiert ist. Ein Impulssignal wird erzeugt, sobald ein Taktsignal an die Schaltung angelegt wird, wobei die Impuls­ breite über einen Vergleich des Zählwerts mit einem von einem Datenregister erhaltenen Datenwert steuerbar ist.

Des weiteren offenbart die Druckschrift DE 29 34 890 C3 eine in einem Funkempfänger verwendete Ausgabeverzögerungsschal­ tung gemäß dem Oberbegriff des Patentanspruchs 1, wobei die Ausgabezeitpunkte eines Kanalauswahlanzeigesignals durch ein UND-Gatter gesteuert werden, dem ein Ausgangssignal eines auf Grundlage von Eingangssignalen zurückgesetzten Zählers zuge­ führt wird. Dabei wird der Zähler bei einer vorbestimmten Kombination der Eingangssignale zurückgesetzt, und zählt an­ dernfalls aufwärts. Während der Zähloperation wird ein Flip- Flop gesetzt, so dass das Ausgangssignal einen niedrigen Pe­ gel aufweist und somit das UND-Gatter gesperrt wird. Wird das Flip-Flop nach zwei Zähloperationen gesetzt, so geht das Aus­ gangssignal auf den logisch hohen Pegel über und das UND- Gatter wird geöffnet. Somit wird die Kanalauswahl für zwei Taktperioden gesperrt.

Es ist Aufgabe der vorliegenden Erfindung, eine Ausgabeverzö­ gerungsschaltung bereitzustellen, die ein Eingangssignal ver­ zögern und nach Ablauf einer gewünschten Verzögerungszeitdau­ er nach dem Empfang des Eingangssignals ausgeben kann.

Diese Aufgabe wird gelöst durch eine Ausgabeverzögerungs­ schaltung nach Patentanspruch 1.

Bei dem Eingangssignal kann es sich um ein von einem Mikro­ prozessor ausgegebenes Steuersignal zum Steuern einer Zugriffsoperation auf eine Speichervorrichtung handeln, in die das Ausgangssignal eingegeben wird.

Weiterhin kann es sich bei dem vorgenannten Steuersignal um ein Schreibsignal zum Steuern einer Schreiboperation der Speichervorrichtung oder um ein Lesesignal zum Steuern einer Leseoperation der Speichervorrichtung handeln.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.

Nachfolgend wird die Erfindung anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Diagramm eines Aufbaus einer Ausgabeverzögerungs­ schaltung nach einem erfindungsgemäßen Ausführungsbeispiel;

Fig. 2 ein Zeitdiagramm der Funktionsweise der Ausgabeverzö­ gerungsschaltung gemäß dem Ausführungsbeispiel;

Fig. 3 ein Diagramm eines Gesamtaufbaus, wobei die Ausgabe­ verzögerungsschaltung gemäß dem Ausführungsbeispiel zwischen einen Mikroprozessor und eine Speichervorrichtung geschaltet ist;

Fig. 4 ein Diagramm eines Aufbaus eines Beispiels für eine bekannte Ausgabeverzögerungsschaltung; und

Fig. 5 ein Zeitdiagramm mit Signalen zum Erläutern der Funk­ tionsweise der in Fig. 4 gezeigten Schaltung.

Es folgt eine Beschreibung eines Ausführungsbeispiels der vorliegenden Erfindung unter Bezugnahme auf Fig. 1 bis 3. Ei­ ne Ausgabeverzögerungsschaltung 10 stellt eine Schaltung dar, die bei der Eingabe eines von einem Mikroprozessor Mi ausge­ gebenen Schreibsignals zum Steuern der Schreiboperation einer Speichervorrichtung Me das eingegebene Signal nach Ablauf ei­ ner vorbestimmten Verzögerungszeitdauer nach dessen Empfang als Ausgangssignal ausgeben kann. Dabei besteht die Ausgabe­ verzögerungsschaltung 10 aus einem Zähler (Taktzähleinrich­ tung) 1, einem Komparator (Vergleichseinrichtung) 2, einem Zwischenspeicher 3, einer ersten Logikschaltung 4, einer zweiten Logikschaltung 5, einer dritten Logikschaltung (Aus­ gabeteil) 6, einem ersten Invertierer 7 und einem zweiten In­ vertierer 8.

Der Zähler (Taktzähleinrichtung) 1 zählt Takte, die in dessen CK-Anschluß eingegeben werden, mit jeder ansteigenden Flanke des Takts und gibt den Zählwert oder aufaddierten Zählwert des Takts an dessen Q-Anschluß aus. Weist ein in einen R- Anschluß des Zählers 1 eingegebenes R-Signal einen niedrigen Pegel (L) auf, so setzt der Zähler 1 den aufaddierten Zähl­ wert zurück und gibt einen Wert "0" an seinem Q-Anschluß aus.

Der Komparator (Vergleichseinrichtung) 2 vergleicht ein an dem Q-Anschluß des Zählers 1 ausgegebenes A-seitiges Signal, das in seinen A-Anschluß eingegeben wird, mit einem an einem Q-Anschluß des Zwischenspeichers 3 ausgegebenen B-seitigen Signal, das in seinen B-Anschluß eingegeben wird. Stimmt das A-seitige Signal mit dem B-seitigen Signal überein, so gibt der Komparator ein die Übereinstimmung kennzeichnendes Signal mit "L"-Pegel (low, niedrig) an dessen Ausgangsanschluß CO aus.

Der Zwischenspeicher 3 empfängt ein Einstellwert-Schreib­ signal an dessen CK-Anschluß und des weiteren in seinen D- Anschluß über einen an diesem angeschlossenen Datenbus einge­ gebene Daten, wobei die Daten in den Zwischenspeicher 3 ein­ geschrieben und danach an dessen Q-Anschluß ausgegeben wer­ den.

Die erste Logikschaltung 4 empfängt die Takte an einem ihrer Eingangsanschlüsse und empfängt darüber hinaus ein Eingangs­ signal für die Ausgabeverzögerungsschaltung 10 an ihrem ande­ ren Anschluß, wobei die erste Logikschaltung 4 ein Signal mit "H"-Pegel (high, hoch) an ihrem Ausgangsanschluß ausgibt, wenn zumindest einer der an ihrem einen oder anderen Ein­ gangsanschluß anliegenden Eingangswerte einen "H"-Pegel auf­ weist.

Die zweite Logikschaltung 5 empfängt an ihrem einen Eingangs­ anschluß den Ausgangswert des Ausgangsanschlusses der ersten Logikschaltung 4 und empfängt darüber hinaus an ihrem anderen Eingangsanschluß einen Ausgangswert des zweiten Invertierers 8, wobei die zweite Logikschaltung ein Signal mit "H"-Pegel an ihrem Ausgangsanschluß ausgibt, wenn zumindest einer der an ihrem einen oder anderen Eingangsanschluß anliegenden Ein­ gangswerte einen "H"-Pegel aufweist.

Die dritte Logikschaltung (Ausgabeteil) 6 empfängt an ihrem einen Eingangsanschluß den Ausgangswert des Übereinstimmungs­ ausgangsanschlusses CO des Komparators 2 und empfängt darüber hinaus an ihrem anderen Eingangsanschluß das Eingangssignal der Ausgabeverzögerungsschaltung 10, wobei die dritte Logik­ schaltung 6 ein Signal mit "H"-Pegel an ihrem Ausgangsan­ schluß ausgibt, wenn zumindest einer der an ihrem einen oder anderen Eingangsanschluß anliegenden Eingangswerte einen "H"- Pegel aufweist.

Der erste Invertierer 7 empfängt das Eingangssignal der Aus­ gabeverzögerungsschaltung 10 an seinem Eingangsanschluß, in­ vertiert danach den Signalzustand des Eingangssignals und gibt das invertierte Eingangssignal über seinen Ausgangsan­ schluß an den R-Anschluß des Zählers 1 aus.

Der zweite Invertierer 8 empfängt den Ausgangswert des Über­ einstimmungsausgabeanschlusses CO des Komparators 2 an seinem Eingangsanschluß, invertiert danach den Signalzustand des Ausgangswerts und gibt den invertierten Ausgangswert über seinen Ausgangsanschluß an den anderen Eingangsanschluß der zweiten Logikschaltung 5 aus.

Es folgt eine Erläuterung der Funktionsweise der Ausgabever­ zögerungsschaltung 10. Die Erläuterung erfolgt für den Fall, daß die Daten auf dem Datenbus, d. h. eine durch die Daten des Datenbusses dargestellte vorbestimmte Anzahl der Takte gleich "0" ist. Sind die Daten auf dem Datenbus gleich "0", so wird ein Wert "0" in den B-Anschluß des Komparators 2 ausgehend von dem Q-Anschluß des Zwischenspeichers 3 eingegeben. Wenn das in die Ausgabeverzögerungsschaltung 10 eingegebene Signal einen "H"-Pegel aufweist, bei dem es sich um einen einen Nichtfreigabezustand darstellenden ersten Signalzustand han­ delt, so wird das Eingangssignal mit dem H-Pegel durch den ersten Invertierer 7 invertiert und danach als "L"-Pegel an den R-Anschluß des Zählers 1 angelegt. Somit setzt der Zähler seinen aufaddierten Zählwert zurück und gibt einen Wert "0" über seinen Q-Anschluß an den A-Anschluß des Komparators 2 aus.

In diesem Fall gibt der Komparator ein die Übereinstimmung darstellendes Signal mit "L"-Pegel an seinem Übereinstim­ mungsausgabeanschluß CO aus, da sowohl das A-seitige Signal als auch das B-seitige Signal, die an dem Komparator 2 anlie­ gen, "0" sind. Somit wird das Signal mit "L"-Pegel des Über­ einstimmungsausgabeanschlusses CO durch den zweiten Invertie­ rer 8 invertiert und an den anderen Eingabeanschluß der zwei­ ten Logikschaltung 5 als ein "H"-Pegel angelegt. Folglich geht der Ausgangswert des Ausgangsanschlusses der zweiten Lo­ gikschaltung 5, d. h. der Eingangswert des CK-Anschlusses des Zählers 1, unabhängig von den Eingangswerten mit "L"- und "H"-Pegel des einen Eingangsanschlusses der zweiten Logik­ schaltung 5 auf "H"-Pegel, so daß die Zähloperation des Zäh­ lers 1 angehalten wird. Zu diesem Zeitpunkt weist das Aus­ gangssignal der Ausgabeverzögerungsschaltung 10 einen "H"- Pegel auf.

Unter der Bedingung, daß die Zähloperation des Zählers 1 selbst dann angehalten wird, wenn das in die Ausgabeverzöge­ rungsschaltung 10 eingegebene Eingangssignal auf einen "L"- Pegel wechselt, der ein einen Freigabezustand repräsentieren­ den zweiten Signalzustand darstellt, ändert sich der "L"- Pegel des Ausgangswerts des Übereinstimmungsausgabeanschlus­ ses CO des Komparators 2 nicht. D. h., der Zähler 1 hat den aufaddierten Zählwert zurückgesetzt, so daß die Zähloperation nicht durchgeführt wird. Daher erfolgt selbst bei der Eingabe eines Signals mit "H"-Pegel in den R-Anschluß des Zählers 1 kein Zählen. Somit wird der Wert des "L"-Pegels weiterhin in den einen Eingangsanschluß der dritten Logigschaltung 6 ein­ gegeben. Da auch der den zweiten Signalzustand repräsentie­ rende Wert eines "L"-Pegels an den anderen Eingangsanschluß der dritten Logikschaltung 6 angelegt wird, empfängt die dritte Logikschaltung 6 den Wert des "L"-Pegels an ihren bei­ den Eingangsanschlüssen. Dementsprechend gibt die dritte Lo­ gikschaltung 6 an ihrem Ausgangsanschluß ein Ausgangssignal mit "L"-Pegel aus, das denselben Signalzustand repräsentiert wie das Eingangssignal. Mit anderen Worten wird das Eingangs­ signal in seiner ursprünglichen Form ohne Verzögerung als Ausgangssignal an dem Ausgangsanschluß ausgegeben.

Es folgt eine Erläuterung für den Fall, daß es sich bei den Daten auf dem Datenbus, d. h. bei der vorbestimmten Zahl von Takten, um eine natürliche Zahl handelt. Handelt es sich bei den Daten auf dem Datenbus um eine natürliche Zahl, so wird die natürliche Zahl über den Q-Anschluß des Zwischenspeichers 3 in den B-Anschluß des Komparators 2 eingegeben. Befindet sich das in die Ausgabeverzögerungsschaltung 10 eingegebene Eingangssignal auf einem den ersten Signalzustand darstellen­ den "H"-Pegel, so wird das Eingangssignal mit dem "H"-Pegel durch den ersten Invertierer 7 invertiert und danach als "L"- Pegel an den R-Anschluß des Zählers 1 angelegt. Somit setzt der Zähler seinen aufaddierten Zählwert zurück und gibt einen Wert "0" über seinen Q-Anschluß an den A-Anschluß des Kompa­ rators 2 aus.

Da in diesem Fall das A-seitige Signal und das B-seitige Si­ gnal, die an dem Komparator 2 anliegen, nicht übereinstimmen, gibt der Komparator an seinen Übereinstimmungsausgabeanschluß CO ein die Nichtübereinstimmung repräsentierendes Signal mit "H"-Pegel aus. In diesem Fall gibt die erste Logikschaltung 4 unabhängig von den Pegeln "H" und "L" der in ihren einen Ein­ gangsanschluß eingegebenen Takte fortlaufend einen Wert mit einem "H"-Pegel aus, da die erste Logikschaltung 4 an ihren anderen Eingangsanschluß ein Eingangssignal mit einem "H"- Pegel empfängt. Mit anderen Worten stoppt die erste Logik­ schaltung 4 die Ausgabe der Eingangstakte, so daß danach kein Eingangstakt über die zweite Logikschaltung 5 an dem CK- Anschluß des Zählers 1 angelegt wird. In diesem Fall gibt die zweite Logikschaltung 5 an ihrem Ausgangsanschluß ein Aus­ gangssignal mit "H"-Pegel aus, wobei es sich unabhängig von den Pegeln "H" und "L" des in ihren einen Eingangsanschluß eingegebenen Eingangssignals um denselben Signalzustand wie das Eingangssignal handelt, da die zweite Logikschaltung 5 an ihrem anderen Eingangsanschluß ein Eingangssignal mit "H"- Pegel empfängt. D. h., das Eingangssignal wird in seiner ur­ sprünglichen Form ohne Verzögerung an dem Ausgangsanschluß ausgegeben.

Ändert sich das in die Ausgabeverzögerungsschaltung 10 einge­ gebene Eingangssignal auf einen den zweiten Signalzustand darstellenden "L"-Pegel, so ändert sich auch das in den ande­ ren Eingangsanschluß der ersten Logikschaltung 4 eingegebene Eingangssignal auf einen "L"-Pegel. Somit werden die in den einen Eingangsanschluß der ersten Logikschaltung 4 eingegebe­ nen Takte in ihrer ursprünglichen Form an ihrem Ausgangsan­ schluß ausgegeben und an den einen Eingangsanschluß der zwei­ ten Logikschaltung 5 angelegt. Des weiteren wird bei einem Eingangssignal mit "L"-Pegel ein Wert mit einem "H"-Pegel an dem Übereinstimmungsausgabeanschluß CO des Komparators 2 aus­ gegeben und an den zweiten Invertierer 8 angelegt, der dar­ aufhin einen invertierten Pegel "L" ausgibt. Somit gibt die zweite Logikschaltung 5 die in ihren einen Eingangsanschluß eingegebenen Takte in ihrer ursprünglichen Form an ihrem Aus­ gangsanschluß aus und legt sie an den CK-Anschluß des Zählers 1 an, da die zweite Logikschaltung 5 an ihrem anderen Ein­ gangsanschluß den invertierten Eingangspegel "L" des zweiten Invertierers 8 empfängt, so daß der Zähler 1 mit der Zählope­ ration der eingegebenen Takte beginnt. Somit gibt der Zähler 1 über seinen Q-Anschluß ein aufaddiertes Zählergebnis an den A-Anschluß des Komparators 2 aus.

Die dritte Logikschaltung 6 gibt einen Wert eines den ersten Signalzustand des Ausgangssignals repräsentierenden "H"- Pegels unabhängig von den Pegeln "H" und "L" des in ihren an­ deren Eingangsanschluß eingegebenen Eingangssignals aus, wäh­ rend der Komparator 2 einen Wert eines "H"-Pegels über seinen Übereinstimmungsausgabeanschluß CO an den einen Eingangsan­ schluß der dritten Logikschaltung 6 ausgibt. Mit anderen Wor­ ten wird das Ausgangssignal auf dem ersten Signalzustand bei­ behalten, selbst wenn sich das Eingangssignal von dem ersten Signalzustand auf den zweiten Signalzustand ändert.

Der Zähler 1 führt die Zähloperation der Takte in dieser Wei­ se fort, und der Komparator 2 gibt einen die Übereinstimmung repräsentierenden Wert eines "L"-Pegels an seinem Überein­ stimmungsausgabeanschluß CO aus, wenn das in den A-Anschluß des Komparators 2 eingegebene aufaddierte Zählergebnis mit dem in den B-Anschluß des Komparators 2 eingegebenen vorbe­ stimmten Zählergebnis übereinstimmt, da das A-seitige Signal mit dem B-seitigen Signal übereinstimmt. Somit empfängt die zweite Logigschaltung 5 an ihrem anderen Eingangsanschluß den invertierten Pegel "H" des zweiten Invertierers 8. Folglich geht der Ausgangswert des Ausgangsanschlusses der zweiten Lo­ gikschaltung 5, d. h. der Eingangswert des CK-Anschlusses des Zählers 1, unabhängig von den an dem einen Eingangsanschluß der zweiten Logigschaltung 5 anliegenden Eingangspegeln "H" und "L" auf einen "H"-Pegel über, wodurch der Zähler 1 seine Zähloperation stoppt.

Wird die Zähloperation des Zählers 1 auf diese Weise ge­ stoppt, so behält der Ausgangswert des Übereinstimmungsaus­ gangsanschlusses CO des Komparators 2 den "L"-Pegel bei, selbst wenn sich das in die Ausgabeverzögerungsschaltung 10 eingegebene Eingangssignal auf einen den zweiten Signalzu­ stand repräsentierenden "L"-Pegel ändert. Somit wird der Wert des "L"-Pegels weiterhin in den einen Eingangsanschluß der dritten Logikschaltung 6 eingegeben. Da der Wert des den zweiten Signalzustand repräsentierenden "L"-Pegels auch an den anderen Eingangsanschluß der dritten Logikschaltung 6 an­ gelegt wird, empfängt die dritte Logikschaltung 6 den Wert des "L"-Pegels an ihren beiden Eingangsanschlüssen. Dement­ sprechend gibt die dritte Logikschaltung 6 an ihrem Ausgangs­ anschluß ein Ausgangssignal mit einem denselben Signalzustand wie das Eingangssignal repräsentierenden "L"-Pegel aus. Mit anderen Worten wird das Eingangssignal ohne Verzögerung in seiner ursprünglichen Form als Ausgangssignal an dem Aus­ gangsanschluß ausgegeben.

Ändert sich das in die Ausgabeverzögerungsschaltung 10 einge­ gebene Eingangssignal danach auf einen den ersten Signalzu­ stand repräsentierenden "H"-Pegel, so empfängt die dritte Lo­ gikschaltung 6 den Wert eines "H"-Pegels an ihrem einen Ein­ gangsanschluß. Somit gibt die dritte Logikschaltung 6 unab­ hängig von den Eingangspegeln "H" und "L" des anderen Ein­ gangsanschlusses einen Wert mit einem "H"-Pegel als Ausgangs­ signal an ihrem Ausgangsanschluß aus. D. h., das Eingangs­ signal wird in seiner ursprünglichen Form ohne Verzögerung als Ausgangssignal an dem Ausgangsanschluß ausgegeben.

In diesem Fall wird dem Zähler 1 an seinem R-Anschluß ein in­ vertierter Pegel "L" des ersten Invertierers 7 zugeführt, so daß der Zähler 1 seinen bis dahin aufaddierten Zählwert zu­ rücksetzt und die vorgenannte Operation wiederholt.

Gemäß einer solchen Ausgabeverzögerungsschaltung 10 wird der Zähler 1 im Ansprechen auf das den ersten Signalzustand auf­ weisende Eingangssignal zurückgesetzt und zählt die in diesen eingegebenen Takte, während sich das Eingangssignal in dem zweiten Signalzustand befindet. Der Komparator 2 vergleicht den aufaddierten Zählwert des Zählers 1 mit der zuvor einge­ stellten vorbestimmten Taktzahl. Die dritte Logikschaltung 6 gibt das Ausgangssignal mit einem mit dem ersten Signalzu­ stand übereinstimmenden Signalzustand aus, wenn die aufad­ dierte Taktzahl kleiner ist als die vorbestimmte Taktzahl, während sie das Ausgangssignal mit einem mit dem zweiten Si­ gnalzustand übereinstimmenden Signalzustand ausgibt, wenn die aufaddierte Taktzahl die vorbestimmte Taktzahl erreicht. So­ mit wurde die vorbestimmte Zahl von Takten in die Ausgabever­ zögerungsschaltung eingegeben, bis das Ausgangssignal mit ei­ nem mit dem zweiten Signalzustand übereinstimmenden Signalzu­ stand ausgegeben wird, nachdem das Eingangssignal mit dem zweiten Signalzustand in die Ausgabeverzögerungsschaltung eingegeben wurde. Mit anderen Worten wird das Eingangssignal nach Ablauf einer der vorbestimmten Taktzahl entsprechenden Verzögerungszeit als das Ausgangssignal ausgegeben.

Dementsprechend kann das Eingangssignal durch geeignetes Ein­ stellen der vorgenannten vorbestimmten Taktzahl nach Ablauf einer gewünschten Verzögerungszeit nach dem Empfang des Ein­ gangssignals als das Ausgangssignal ausgegeben werden.

Das als Schreibsignal dienende Steuersignal wird in einem Zu­ stand in die Speichervorrichtung Me eingegeben, bei dem ein weiteres Steuersignal wie beispielsweise ein CS-Signal zum Bestimmen eines Zugriffziels, das zeitgleich mit dem Steuer­ signal ausgegeben und ohne Durchlaufen der Ausgabeverzöge­ rungsschaltung direkt in die Speichervorrichtung Me eingege­ ben wurde, ein Zugriffsziel während der Verzögerungszeit des Eingangssignals bestimmt hat. Dementsprechend wird beim Be­ schreiben der Speichervorrichtung ein Einschreiben von Daten in ein anderes Zugriffsziel vermieden.

Obwohl das Eingangssignal bei dem Ausführungsbeispiel durch das von dem Mikroprozessor Mi ausgegebene Steuersignal zum Steuern des Zugriffs des Ausgangssignals auf die Speichervor­ richtung Me gebildet wird, ist die vorliegende Erfindung nicht darauf beschränkt, sondern es können auch von einem solchen Steuersignal abweichende Eingangssignale verwendet werden.

Obwohl das als das Steuersignal dienende Eingangssignal in dem Ausführungsbeispiel ein Schreibsignal ist, ist die vor­ liegende Erfindung nicht darauf beschränkt, sondern das Ein­ gangssignal kann auch ein Lesesignal zum Steuern der Leseope­ ration der Speichervorrichtung Me sein. In diesem Fall wird beim Lesen der Speichervorrichtung ein Lesen von Daten aus einem anderen Zugriffsziel vermieden.

Selbst wenn es sich bei dem Eingangssignal weder um ein Schreibsignal noch um ein Lesesignal handelt, können durch die vorliegende Erfindung die nachfolgenden Vorteile erzielt werden. D. h., falls die Speichervorrichtung Me eine Bedingung zum Empfangen eines Steuersignals erfordert, um eine Steue­ rung des Zugriffs auf die Speichervorrichtung Me durch den Mikroprozessor Mi anhand des Steuersignals zu ermöglichen, so wird zeitgleich mit dem Steuersignal ein weiteres Steuersi­ gnal zum Vorbereiten der Bedingung ausgegeben und ohne Durch­ laufen der Verzögerungsschaltung 10 in die Speichervorrich­ tung Me eingegeben. Somit wird die Bedingung der Speichervor­ richtung während der Verzögerungszeit des die Ausgabeverzöge­ rungsschaltung durchlaufenden Steuersignals durch das andere Steuersignal vorbereitet, so daß das die Ausgabeverzögerungs­ schaltung 10 durchlaufende Steuersignal in die Speichervor­ richtung mit vorbereiteter Bedingung eingegeben wird, wodurch die Zugriffssteuerung der Speichervorrichtung Me erzielt wird.

Obwohl es sich in dem Ausführungsbeispiel bei dem ersten Si­ gnalzustand um einen "H"-Pegel und bei dem zweiten Signalzu­ stand um einen "L"-Pegel handelt, ist die vorliegende Erfin­ dung nicht darauf beschränkt, sondern derselbe technische Vorteil kann bei der vorliegenden Erfindung selbst dann er­ zielt werden, wenn der erste Signalzustand ein "L"-Pegel und der zweite Signalzustand ein "H"-Pegel ist.

Obwohl in dem Ausführungsbeispiel der den Nichtfreigabezu­ stand repräsentierende Signalzustand ein "H"-Pegel ist und der den Freigabezustand repräsentierende Signalzustand ein "L"-Pegel, ist die vorliegende Erfindung nicht darauf be­ schränkt, sondern es können dieselben technischen Vorteile auch dann erzielt werden, wenn der den Nichtfreigabezustand repräsentierende Signalzustand ein "L"-Pegel ist und der den Freigabezustand repräsentierende Signalzustand ein "H"-Pegel.

Obwohl der Zähler 1 bei dem vorliegenden Ausführungsbeispiel die Takte mit jeder ansteigenden Flanke zählt, ist die vor­ liegende Erfindung nicht darauf beschränkt, sondern es können dieselben technischen Vorteile auch dann erzielt werden, wenn der Zähler 1 die Takte mit jeder abfallenden Flanke zählt.

Obwohl das einen mit den ersten Signalzustand übereinstimmen­ den Signalzustand aufweisende Ausgangssignal bei dem Ausfüh­ rungsbeispiel ausgegeben wird, wenn das aufaddierte Zähler­ gebnis mit der vorbestimmten Taktzahl übereinstimmt, ist die vorliegende Erfindung nicht darauf beschränkt. Falls der Zäh­ ler beispielsweise so ausgestaltet ist, daß die Zähloperation der Eingangstakte bis zum Zurücksetzen fortgeführt wird, selbst wenn die aufaddierte Taktzahl die vorbestimmte Takt­ zahl überschreitet, kann die vorliegende Erfindung so ausge­ staltet sein, daß das Ausgangssignal mit einem mit dem ersten Signalzustand übereinstimmenden Signalzustand ausgegeben wird, wenn die aufaddierte Taktzahl die vorbestimmte Taktzahl überschreitet.

Wie vorstehend beschrieben, wird die Taktzähleinrichtung er­ findungsgemäß im Ansprechen auf das Eingangssignal mit dem ersten Signalzustand zurückgesetzt und führt das Zählen der Eingabetakte zum Erhalten einer aufaddierten Taktzahl fort, während das Eingangssignal mit dem zweiten Signalzustand ein­ gegeben wird, vergleicht die Vergleichseinrichtung die aufad­ dierte Taktzahl mit der zuvor eingestellten vorbestimmten Taktzahl, und gibt der Ausgabeteil das Ausgangssignal mit ei­ nem mit dem ersten Signalzustand des Eingangssignals überein­ stimmenden Signalzustand aus, wenn die aufaddierte Zahl der Eingangstakte kleiner ist als die vorbestimmte Taktzahl, wäh­ rend das Ausgangssignal mit einem mit dem zweiten Signalzu­ stand des Eingangssignals übereinstimmenden Signalzustand ausgegeben wird, wenn die aufaddierte Zahl der Eingangstakte nicht kleiner ist als die vorbestimmte Taktzahl. Dementspre­ chend ist eine vorbestimmte Zahl von Takten vorhanden, bis das Ausgangssignal mit einem mit dem zweiten Signalzustand übereinstimmenden Signalzustand nach der Eingabe des Ein­ gangssignals mit dem zweiten Signalzustand in die Ausgabever­ zögerungsschaltung ausgegeben wird. Dementsprechend kann das Eingangssignal durch geeignetes Einstellen der vorgenannten vorbestimmten Taktzahl nach Ablauf einer gewünschten Verzöge­ rungszeit nach dem Empfang des Eingangssignals als das Aus­ gangssignal ausgegeben werden.

Des weiteren wird darüber hinaus ein Steuersignal zum Vorbe­ reiten der Bedingung zeitgleich mit dem Steuersignal ausgege­ ben und direkt ohne Durchlaufen der Verzögerungsschaltung in die Speichervorrichtung eingegeben, für den Fall, daß die Speichervorrichtung eine Bedingung zum Empfangen eines Steu­ ersignals zum Steuern des Zugriffs auf die Speichervorrich­ tung mittels des Steuersignals durch den Mikroprozessor er­ fordert. Somit wird die Bedingung der Speichervorrichtung während der Verzögerungszeit des die Ausgabeverzögerungs­ schaltung durchlaufenden Steuersignals durch das andere Steu­ ersignal vorbereitet, so daß das die Ausgabeverzögerungs­ schaltung durchlaufende Steuersignal in die Speichervorrich­ tung eingegeben wird, deren Bedingung dadurch vorbereitet wurde, um die Zugriffssteuerung der Speichervorrichtung durchzuführen.

Des weiteren wird das als das Schreibsignal oder das Lesesi­ gnal dienende Steuersignal in die Speichervorrichtung einge­ geben in einem Zustand, in dem ein zeitgleich mit dem Steuer­ signal ausgegebenes und direkt ohne Durchlaufen der Ausgabe­ verzögerungsschaltung in die Steuervorrichtung eingegebenes weiteres Steuersignal, wie beispielsweise ein CS-Signal zum Bestimmen eines Zugriffsziels, ein Zugriffsziel während der Verzögerungszeit des Eingangssignals bestimmt hat. Dement­ sprechend wird verhindert, daß Daten beim Schreiben in die Speichervorrichtung in ein anderes Zugriffsziel geschrieben werden oder das die Daten beim Lesen der Speichervorrichtung aus einem anderen Zugriffsziel gelesen werden.

Zusammenfassend weist eine Ausgabeverzögerungsschaltung einen Zähler auf, der bei jeder Eingabe eines einen ersten Signal­ zustand aufweisenden Eingangssignals zurückgesetzt wird und Eingangstakte zählt, während das Eingangssignal mit einem zweiten Signalzustand in diesen eingegeben wird, einen Kompa­ rator zum Vergleichen einer aufaddierten Zahl der durch den Zähler gezählten Eingangstakte mit einer vorab eingestellten vorbestimmten Taktzahl, und einer Logikschaltung zum Ausgeben eines Ausgangssignals mit einem mit dem ersten Signalzustand des Eingangssignals übereinstimmenden Signalzustand, wenn durch den Komparator festgestellt wird, daß die aufaddierte Zahl der Eingangstakte kleiner ist als die vorbestimmte Takt­ zahl, und zum Ausgeben eines Ausgangssignals mit einem mit dem zweiten Signalzustand des Eingangssignals übereinstimmen­ den Signalzustand, wenn durch den Komparator festgestellt wird, daß die aufaddierte Zahl der Eingangstakte nicht klei­ ner ist als die vorbestimmte Taktzahl.

Claims (8)

1. Ausgabeverzögerungsschaltung mit:

• a) einer Taktzähleinrichtung (1), die bei jeder Eingabe ei­ nes einen ersten Signalzustand aufweisenden Eingangssignals zurückgesetzt wird und die während der Eingabe des Ein­ gangssignals mit einem zweiten Signalzustand Eingangstakte zählt, und
• b) einer Ausgabeeinrichtung (6) zum Ausgeben eines Aus­ gangssignals mit einem ersten Signalzustand, wenn die auf­ addierte Zahl der Eingangstakte kleiner ist als eine vorbe­ stimmte Taktzahl, und zum Ausgeben eines Ausgangssignals mit einem zweiten Signalzustand, wenn die aufaddierte Zahl der Eingangstakte nicht kleiner ist als die vorbestimmte Taktzahl,

gekennzeichnet durch

• a) eine Vergleichseinrichtung (2) zum Vergleichen einer aufaddierten Zahl der durch die Taktzähleinrichtung (1) ge­ zählten Eingangstakte mit einer vorab eingestellten vorbe­ stimmten Taktzahl,
• b) wobei der erste Signalzustand und der zweite Signalzu­ stand des Eingangssignals dem ersten Signalzustand bzw. dem zweiten Signalzustand des Ausgangssignals entsprechen; und
• c) wobei die Ausgabeeinrichtung (6) das Ausgangssignal im Ansprechen auf das Vergleichsergebnis der Vergleichsein­ richtung (2) ausgibt.

2. Ausgabeverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Eingangssignal ein von einem Mikroprozessor (Mi) ausge­ gebenes Steuersignal zum Steuern einer Zugriffsoperation auf eine Speichervorrichtung (Me) ist, in die das Ausgangs­ signal eingegeben wird.

3. Ausgabeverzögerungsschaltung nach Anspruch 2, dadurch gekennzeichnet, dass das Steuersignal ein Schreibsignal zum Steuern einer Schreiboperation der Speichervorrichtung (Me) oder ein Le­ sesignal zum Steuern einer Leseoperation der Speichervor­ richtung (Me) ist.

4. Ausgabeverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Taktzähleinrichtung einen Zähler (1) aufweist, in den das Eingangssignal und die Eingangstakte eingegeben werden, und dass die Vergleichseinrichtung einen Komparator (2) aufweist, der mit dem Zähler (1) verbunden ist, um eine aufaddierte Zahl der durch den Zähler (1) gezählten Ein­ gangstakte mit der vorab eingestellten und von außen einge­ gebenen vorbestimmten Taktzahl zu vergleichen.

5. Ausgabeverzögerungsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Ausgabeverzögerungsschaltung zwischen einen Mikropro­ zessor (Mi) und eine Speichervorrichtung (Me) geschaltet ist, und wobei der Mikroprozessor (Mi) das Eingangssignal ausgibt, um eine Zugriffsoperation auf die Speichervorrich­ tung (Me) zu steuern, in die das Ausgangssignal eingegeben wird.

6. Ausgabeverzögerungsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Ausgabeeinrichtung eine Logikschaltung (6) aufweist, in die ein Vergleichsergebnis des Komparators (2) und das Ein­ gangssignal eingegeben werden.

7. Ausgabeverzögerungsschaltung nach Anspruch 4, gekennzeichnet durch einen mit dem Komparator (2) verbundenen Zwischenspeicher (3) zum Einstellen der vorbestimmten Taktzahl und zum Aus­ geben der vorbestimmten Taktzahl an den Komparator (2).

8. Ausgabeverzögerungsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Komparator (2) ein Signal zum Stoppen einer Zählopera­ tion des Zählers (1) ausgibt, wenn die aufaddierte Zahl der Eingangstakte und die vorbestimmte Taktzahl miteinander übereinstimmen.